JPH06510637A - トンネル特性を改善したｅｅｐｒｏｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 トンネル特性を政庁したＥＥＰＲＯＭセル発明の分野 本発明は一般に不揮発性メモリに係り、より詳細には、電気的に消去可能なプロ グラマブルリードオンリメモリ（即ち、ＥＥＰＲＯＭ又はＥ”　ＰＲＯＭ）に係 る。

先行技術 リードオンリメモリ（ＲＯＭ）は、その内容が通常は製造中にプログラムされる 不揮発性のメモリ装置である。いったんプログラムされると、標準的なＲＯＭは 消去したり再プログラムしたりすることはできない。ＲＯＭは、オペレーティン グコードや参照データ等の情報を記憶するのにａ川であると分かっている。不揮 発性のＲＯＭは、装置から電力を除去しても記憶された情報が消去されないとい う利点がある。

最近、電気的にプログラムＩＩＪ能なＲＯＭ　（ＥＦＲＯＭ）が開発されている 。このＥＰＲＯＭは、ホットエレクトロン注入として知られている技術を用いて データを電ｒ的に古き込むことのできるメモリ装置である。ホットエレクトロン 注入では、キャリア電ｒ−を高エネルギーレベルに付勢することによりフローテ ィングゲートが充電される。このとき、高エネルギーの電子は絶縁材を貫通して フローティングゲートに入ることができる。

しかしながら、ＥＰＲＯＭは、通常、記憶されたデータを消去するのに紫外線（ ＵＶ）を使用している。従って、ＥＰＲＯＭの内容を消去するには、ＥＰＲＯＭ を回路板から取り外すことが必要である。このような手順は不便であり、時間が かかる。

電気的に消去１１能なＰＲＯＭ　（ＥＥＰＲＯＭ又はＥ”　ＰＲＯＭ）は、既知 のメモリ装置の別の態様である。Ｓ、Ｋ、ライ、Ｖ、Ｋ、ダム及びり、ゲターマ ン品の［今［１の１：、流Ｅ２技術の比較と傾向（Ｃｏｍｐａｒｉｓｏｎ　ａｎ ｄ　Ｔｒｅｎｄｓ　ｉｎ　Ｔｏｄａｙ’　ｓ　ｒ）ｏｍｉｎａｎｔ　Ｅ”　Ｔｅ ｃｈｎｏｌｏｇｉｅｓ）と題する文献には、薄いトンネル酸化物を経てＥ’　Ｆ ＲＯＭのフローティングゲートを充電するだめの２つの解決策が一般的に述べら れている。

Ｅ’　ＦＲＯＭは、消去にＵＶ光源を必要とせず、しかも、メモリ装置を再プロ グラミングのために回路板から取り外すことを必ずしも必要としない。通常は、 Ｅ”　ＦＲＯＭセルは、米国特許第４．４７７．８８３号に示されたように、金 属酸化物゛Ｉ６導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いて製造される 。本明細盲の図１に示したように、Ｅ”　ＦＲＯＭメモリセルは、ポリシリコン の二重層と、互いに電気的に分離された３つの電極とで形成される。Ｅ”　ＰＲ ＯＭは、この構成を用いて、プログラミング及び消去中に既知の電子トンネル現 象を利用するものである。

図１を参照すれば、第１の電極２は、第１のポリシリコン層から、酸化物絶縁層 に完全にカプセル封入された７０−ティングゲートとして形成される。典型的に 、ゲートのドの酸化物の領域の厚みが減少されて、トンネルウィンドウ領域が薄 いトンネル酸化物層として形成される。この］・ンネルウインドウ領域は、薄い ゲート酸化物層１０（例えば、３００−４００人）に画成されるか、又は図１に フィールド酸化物層５（例えば、８５００人）として示されたフィールドの特別 に厚いデカップリング酸化物層（例えば、３０００人）に画成される。

通常の作動電圧（例えば、５Ｖ）の間には、トンネル酸化物が７０−ティングゲ ートを効果的に分離して、フローティングゲートへの又は該ゲートからの電荷の 移動を防止する。１．かじながら、比較的高い電圧（例えば、２０■）を受けた ときには、電子が上記トンネルウィンドウ領域内の薄い酸化物絶縁層をトンネル 効果で貫通する。従って、高電圧状態を用いて７０−ティングゲートをプログラ ム又は消去することができる。フローティングポリシリコンが正に荷電されたと きには、メモリセルがオンに切り換わり、読み取り動作中に電流を導通する。フ ローティングポリシリコンが負に荷電されたときには、メモリセルはオフに切り 換わり、読み取り動作中に電流を導通しない。

図１に示されたように、第２電極４は、基体１のｎ−注入部（インブラント）か らトンネルゲートとして形成される。電子は、電極２と４との間に挿入されたデ カップリング酸化物層７のトンネルウィンドウ領域に形成された薄いトンネル酸 化物層６（例えば、１００人）を経て電極２と４との間をトンネル貫通する。

第３の電極８は、第２のポリシリコン層からカップリングゲートとして形成され る。

トンネルゲート４は、カップリングゲート８の場合と同様に、７０−ティングゲ ート２に８偵的に結合される。従って、カップリングゲート８．７０−ティング ゲート２及びトンネルゲート４の組合体は、直列接続された２つのキャパシタに よって概略的に表すことができる。トンネルゲート４及びカップリングゲート８ は、７０−ティングゲート２における多数キャリア（即ち、電子）の充電及び放 電（プログラミング及び消去）を制御する。

図１に示すように、基体１には選択トランジスタ１２が形成される。この選択ト ランジスタは、トンネルゲート４の一部分と、ゲート選択接点１４を表すｎ　− 注入部と、薄いゲート酸化物層１０の一部分と、第１のポリシリコン層の一部分 １６とで形成される。

図１のメモリセルにデータが書き込まれるときには、低い電圧（例えば、アース ）が選択トランジスタ（例えば、ゲート選択接点１４）を経てトンネルゲート４ に供給される。更に、カップリングゲート８は高い電位（例えば、２０ｖ）に置 かれる。従って、電子は、ゲート選択接点１４から基体１を横切ってトンネルゲ ート４へと通過する。このトンネルゲート４から、これらの電子は、薄いトンネ ル酸化物層６を経て７０−ティングゲート２へ通過し、ここに負の電荷が蓄積さ れる。トンネルゲート４及びフローティングゲート２が重畳する領域では薄いト ンネル酸化物層６を経てトンネル電流が流れる。従って、電子が７０−ティング ゲート２に注入されて、論理低、即ち「０」を書き込む。この状態では、読み取 り動作中にこのセルに電流は流れない。

論理レベル１を書き込むためには、フローティングゲート２に関連したカップリ ングゲート８が接地されるーｌｊ、ゲート選択接点１４及びトンネルゲート４ｂ ＜高い電位（例えば、２０Ｖ）に」１昇される。その結果、薄い酸化物層６を経 て電源にトンネル電子を放射することにより７０−ティングゲート２は高い論理 レベル、即ち「１」に復帰する。これにより、７０−ティングゲートは正に荷電 された状態に保たれ、セルは読み取り動作中に電流を導通する。別の実施例では 、ポリシリコン対ポリシリコンのトンネル効果を用いて、消去モード中にフロー ティングゲートから７０−ティングゲート電子を除去することができる。

図２　Ａ　−２Ｄは、図１に示すようなＥ’　ＦＲＯＭのメモリセルを製造する 方法を示しＣいる。図２Ａは、図１のＥ’））ＲＯＭセルの形成を、フィールド 酸化物層５及び基体１にホトレジスト層１７を被覆した後の点から示している。

ホトレジスト層１７のウィンドウが１８で一般的に示されており、これは、フィ ールド酸化物層５の一部分及び薄いゲート酸化物層１０を包囲し、砒素（Ａｓ） の注入部を用いて図１のトンネルゲート４を形成できるようにする。次いで、厚 いデカップリング酸化物７が砒素注入領域のＬに成長される。

図２Ｂは、トンネルゲート４として注入された砒素を示している。図２Ｂに示す ように、フィールド酸化物層５は約８５００人であり、デカップリング酸化物層 ７は、約３０００人となるように示されている。

図２０においては、ホトレジスト層２２の被覆及びエツチングプロセスに続いて デカップリング酸化物層７にトンネルウィンドウ２０が形成される。エツチング プロセスは、トンネルウィンドウ２０内に配置されるデカップリング酸化物層７ の一部分を除去するのに使用される。デカップリング酸化物層のこの部分は、基 体１まで除去される。

図２Ｄにおいては、ホトレジスト層２２が剥離され、そして約１００人の厚みの トンネルウィンドウ酸化物層６が成長される。その後、第１のポリシリコン層２ が付着され、そして図１のＥ’　ＦＲＯＭの残り部分の形成が公知の形態で続け られる。

図１のＥ”ＦＲＯＭの前記の製造プロセスには、多数の重大な欠点がある。例え ば、図２Ｃのエツチングプロセスに重大な欠点がある。一般的に述べると、エツ チングには２つの形式がある。即ち、プラズマを用いて表面をエツチングするド ライエツチング：及び液体化学薬品を用いてウェハ表面上の物質を溶解するウェ ットエツチングである。

ドライエツチングを用いて図２Ｃのエツチングプロセスを実行する場合は、デカ ップリング酸化物を基体１まて除去する間にシリコンの表面に著しくダメージを 及ばずことになる。これは、トンネル領域に成長されるトンネル酸化物層の品質 を低ドする。一方、ウェットエツチングプロセスは、厚いデカップリング酸化物 層７を経て制御するのが困難である。例えば、エツチング用の化学薬品がトンネ ルウィンドウ２０内の領域全体を濡らさないことがあり、不完全なエツチングプ ロセスになると共に、トンネルウィンドウ酸化物層の品質が著しく低下すること なる。史に、ウェット化学薬品は、ＩＣチップ上の全てのトンネルウィンドウ（ これは数千の数に及ぶ）を濡らさないことがあり、あるウィンドウを非エツチン グ状態又は部分的にエツチングされた状態で残し、不良のメモリセル及び低い正 味収率をもたらす。

或いは又、ウェットエツチングに使用される化学薬品がトンネルウィンドウ２０ 内の領域を過剰エツチングすることもあり、この場合も、そのサイズを増大する と共に、動作中の漏れ電流のおそれを増大することにより、トンネルウィンドウ 酸化物層の性能を低下させる。又、トンネルウィンドウのこのサイズの増大はト ンネル酸化物の電気的容量に影響し、その電気的性能に悪影響を及ぼす。最終的 に、液体の濡れ効率は、濡らされる穴のサイズによって左右され、穴のサイズが 減少するにつれて困難なものとなる。これは、トランジスタのサイズが減少しそ してＩＣの密度が増加するにつれて、トンネルウィンドウのウェットエツチング にはほとんど依存できないものにする。

図２Ａないし２Ｄのプロセスは、トンネルゲート４に対して単一のｎ−注入部を 使用するので、トンネルゲートの設計上の融通性も限定される。ある性能特性を 妥協してトンネルゲートの他の特性を最適なものにしなければならない。例えば 、基体１が非常に強くドープ又はインプランチーシランされる場合には、成長す る酸化物（例えば、トンネル酸化物６）の品質が妥協され、トンネル酸化物層６ に大きな漏れが生じることが知られている。単一の注入部を用いてトンネルゲー ト４を形成するので、領域全体のドーズは、通常の動作中にトンネル酸化物層６ を横切る漏れ電流を防止するに充分なほど低くなければならない。しかしながら 、このように低いドーズは、高抵抗のトンネルゲートを形成し、これは、ゲート 選択接点１４を経てトンネルゲートに出入りする電子の移動を妨げ、プログラミ ング及び消去中の作動効率を低下させる。

そこで、」１記欠点を解消するような半導体メモリ装置及びその製造方法を提供 することが要望される。

本発明は、゛１−導体メモリ装置、特にＥ’　ＦＲＯＭであって、電子がそのＥ ”ＰＲＯＭセルの７０−ティングゲートへ送られそして該ゲートから送られるよ うな改良されたトンネル領域を有する半導体メモリ装置及びその製造方法に係る 。本発明によって構成されたＥ”　ＰＲＯＭセルは、２つの注入（インブラント ）段階により形成されたトンネルゲートを備えている。これらの２つの段階は、 互いに別々であるから、トンネル領域の特性を改簿するように各々の注入段階が 独立して最適化される。これらの特性は、メモリ装置の作動効率を向上し、メモ リ装置の作動寿命を延長する。更に、注入領域を画成するのに使用されるウィン ドウは容易に形成され、エツチングを容易に制御できるようにする。

より詳細には、２つの別々の注入領域は、異なる材料を２つの別々のドーズでト ンネルゲートに注入できるようにする。例えば、トンネルゲートの第１の外側の 注入領域では、抵抗値を減少するようにドーズを」−げることができる。一方、 薄いトンネル酸化物層のドにあるトンネルゲートの第２の領域は、メモリセルの 通常の動作中にトンネル酸化物の漏れを減少するために低いドーズで形成するこ とができる。

注入領域を画成するウィンドウを確立する際には、周囲のトランジスタ（例えば 、選択トランジスタ）の活性領域を製造するのに使用した同じマスクを使用して 、第１の注入領域を画成することができる。更に、比較的大きなウィンドウを使 用して、第２の注入領域を確立することができる。この比較的大きなウィンドウ は、過剰エツチングにより基体を損傷する問題のない広い裕度で画成することが できる。

好ましい実施例によれば、Ｅ’））ＲＯＭのような半導体メモリ装置にイイ用な セルを製造する方法は、変化する厚みの第１の酸化物層を半導体基体］−に形成 する段階を備え、この酸化物層は、第１の厚みで形成された第１の部分と、この 第１の厚みよりも大きい第２の厚みで形成された第２の部分とを有する。第２の 厚い酸化物が成長されるときには、第１の酸化物１−の窒化シリコン層が第１の 酸化物のそれ以」二の成長を防止する。１４体の第１の注入領域は、ホトレジス ト材料を窒化シリコン層」−にマスクとして被覆しそしてトンネルウィンドウ領 域のまわりの（そのドではない）トンネルゲート領域を露出することにより、酸 化物層の第１部分の下に画成される。窒化シリコンはこのトンネルゲート領域に おいてエツチングされ、第１の注入領域内に第１ドーズの導電性材料が注入され る。次いで、ホトレジストマスクが除去される。第１の酸化物層のトンネル領域 の−１−に窒化物層か置かれた状態で第１の酸化物層上に第３の酸化物層が成長 される。従って、トンネル酸化物の領域の薄い酸化物のみをエツチング除去すれ ばよい。この酸化物は、相当に厚いデカップリング酸化物によって取り巻かれ、 従って、これは、トンネルウィンドウの縁を画成する。

基体の第２の注入領域は、窒化シリコン層を除去しそして第２のホトレジストマ スクを第３の酸化物層−ヒに被覆することによって酸化物層のトンネル領域の下 に画成される。第２ドーズの導電性材料が第２の注入領域に注入される。第１の 酸化物層は、第２のホトレジストマスクと同様にトンネル領域から除去される。

トンネルウィンドウ酸化物層が基体ｌ―に成長される。次いで、少なくとも第１ のポリシリコン層がトンネルウィンドウ酸化物層の−Ｌに付着され、半導体メモ リセルの導電性領域か形成される。

図面の簡単な説明 本発明の他の目的及び効果は、同じ素子が同じ番号で示された添付図面を参照し た以下の詳細な説明から明らかとなろう。

図１は、Ｅ’　ＰＲＯＭメモリセル及びゲート選択トランジスタの図である。

図２Ａ−Ｄは、図１の右側に示された従来のＥ”　ＰＲＯＭメモリセルを形成す る従来の製造方法を示す図である。

図３Ａ　Ｄは、図１の右側に示されたＥ”　ＰＲＯＭメモリセルを本発明に基づ いて形成する製造方法の実施例を示すもので、図２及び３は、図１のＡ’　−Ａ ’線に沿ったトンネルウィンドウの断面図である。

好ましい実施例の詳細な説Ｉ 図３　Ａ　−Ｄは、本発明によりＥ″Ｉ）　ＲＯＭメモリ装置セルを形成する例 示的な製造技術を示している。図３Ａに示されたように、メモリセルは基体３０ に形成される。上記した従来のメモリセルに用いられたものと同様の既知の製造 技術を使用して、可変厚みのフィールド酸化物層３２が基体３０上に成長される 。このｉｉＪ変厚みのフィールド酸化物層は、第１厚みの第１部分３４と、第２ 厚みの第２部分３６とを備えている。例えば、第１部分３４は約８５００人の厚 みであり、そして第２部分は、８５００人よりも相当に小さな厚み（例えば、数 百入）である。

好ましい実施例では、第１の注入領域は、基体１−において、フィールド酸化物 層の比較的薄い第２部分の丁に画成される。第１注入領域を画成する段階は、ト ンネルウィンドウ酸化物層を後で形成すべき場所であるｉＩ変厚みのフィールド 酸化物層３２のにに窒化シリコンの保護層３８を付着する段階を含む。このよう にして、図示されたメモリ装置セルのトンネル領域を形成するのに使用される可 変厚みのフィールド酸化物層３２の部分」二に窒化シリコン層３８が形成される 。この窒化シリコン層の［−にホトレジスト材料４０が被覆され、窒化シリコン 層がエツチングされて縁４２が画成される。従って、ホトレジスト材料４０及び エツチングされた窒化シリコン層３８は、可変厚みのフィールド酸化物層３２の トで、窒化シリコン層３８の両側に配置された第１及び第２の開口３７及び３９ をｆ丁する第１ウインドウの境界を画成する。

ｉｉＪ変厚みのフィールド酸化物層３２の上に一１二記ウィンドウを画成する際 には、第１及び第２の開ＩＩ　３７及び３９のＦに位置した基体３０の第１の注 入領域内に第１ドーズの導電性材料が注入される。ここに示す実施例では、この 第１の注入に使用される導電性材料は砒素である。砒素は、図３Ｂに点線４４及 び４６で示された第１領域に注入される。

その後、図３Ｂに示すように、第１酸化物層の七に第２のフィールド酸化物層が 成長される。この第２の酸化物層は、窒化シリコン層３８の下の領域を除いて可 変厚みのフィールド酸化物層３２の全長に沿って成長される（若干の酸化物が窒 化シリコン層の縁付近に成長し、従って、窒化シリコン層を変形することに注意 されたい）。第２の酸化物層は、窒化シリコン層に隣接した可変厚みのフィール ド酸化物層が約３０００人の厚みになるまで、可変厚みのフィールド酸化物層の １−に成長される。

次いで、Ｊ、（体３０の第２の注入領域が画成される。図３０に示すように、第 ２の酸化物層の成長により図３Ｂにおいて変形された窒化シリコン層は、ｉｊＪ 変厚みのフィールド酸化物層３２の表面から化学的にエツチングされる。窒化シ リコン層のこの化学的なエツチングは、高温の燐酸を用いて行うのが好ましい。

その後に、ｉｊＪ変厚みのフィールド酸化物層３２の１宋第２のホトレジストマ スク４８カ（被覆され、第２の注入領域を画成するウィンドウ５ｏが確立される 。す変厚みのフィールド酸化物層３２は、エツチングされた窒化シリコン層の下 に残っている第１の酸化物層の厚みより相当に大きな厚み（例えば、３０００人 ）まで成長されているので、第２のホトレジストマスク４８によって画成される ウィンドウ５０のＩｌ＋は正確である必要がない。むしろ、トンネルウィンドウ 領域の巾は、窒化シリコンの大きさく即ち、層３８）によって定められる。

ウィンドウ５０が画成されると、図３０のトンネル領域５２内に位置した基体の 第２の注入領域に第２ドーズの導電性材料が注入される。ここに示す実施例では 、この第２ドーズに使用される導電性材料は燐である。燐の注入に続いて、図３ Ｄに示すように、第２の注入領域５４が第１の注入領域４４と４６との間に確立 される。その後の処理中の熱拡散の後に、第２の注入領域５４は第１の注入領域 ４４及び４６と若干重畳し、図３Ｄに示すような連続的なトンネルゲートを画成 する。

図３０に戻ると、燐の注入が完ｒしたときに、窒化シリコン層３８によりそれま で保護されていた酸化物の第１層が基体３ｏがらエツチングされる。好ましい実 施例では、窒化シリコン層３８のＦにそれまであった第１酸化物層は、化学的な プロセスを用いてエツチングされる。第１酸化物層のエツチングは、図３０に示 すように、トンネル領域５２において基体が露出するまで行われる。

第１及び第２の酸化物層は、比較的厚い（例えば、３０００人）トンネル領域５ ２にすぐ隣接した可変厚みのフィールド酸化物層を形成するので、窒化シリコン 層によってそれまで保護されていた基体の領域から第１の酸化物層をエツチング することは、それほど正確でなくてよい。むしろ、トンネル領域が過剰エツチン グされると、ウィンドウ５ｏ内に位置した可変厚みのフィールド酸化物層３２の 厚みが減少され、トンネルウィンドウのサイズを増加しないことになる。薄い酸 化物（即ち、３０００人ではなくて数百λ）がエツチングされるだけであるから 、プラズマエツチングを使用することができ、基体にほとんど損傷をすえること がなく、これにより、トンネル酸化物における漏れの傾向を低減することができ る。このため、第２のホトレジストマスク４８は高い精度で画成する必要がなく 、製造プロセスが部用化される。

基体がトンネル領域において露出されると、正確な厚みを有するトンネルウィン ドウ酸化物層５６をトンネル領域５２上に成長することができる。好ましい実施 例では、トンネルウィンドウ酸化物層５６は、約１００人まで成長される。その 後、図３Ｄに示すように、可変厚みのフィールド酸化物層３２及びトンネルウィ ンドウ酸化物層５６１−に第１のポリシリコン層５８が付着される。次いで、図 １に示すＥ″ＦＲＯＭメモリ装置セルの残りの製造段階が従来の形態で行われ、 例えば、７０−ティングゲート２及びカップリングゲート８が形成される。

上記の好ましい製造プロセスにより、図３Ｄに第１及び第２の注入領域４４．４ ６及び５４で一般的に表されたトンネルゲートを、２つの異なる材料から２つの 異なるドーズを用いて形成することができる。従って、第１の注入領域４４．４ ６は、選択トランジスタに最も接近した領域における抵抗値を減少するために比 較的高いドーズで形成することができる。しかしながら、第２の注入領域５４を 形成するのに使用される材料のドーズは比較的低くして、フローティングゲート からトンネルウィンドウ酸化物５６を通る漏れ電流を低減することができる。

これにより、比較的多数のプログラミングサイクルにわたって高品質のプログラ ミング及び消去制御を果たすことのできる改良された特性をもつＥ’　ＦＲＯＭ メモリ装置セルを形成することができる。

Ｊ―記の好ましい実施例では、互いに独立した２つの別々の注入部が使用された が、図２Ａ−Ｄの場合と同様に２つのマスキング段階が使用されるだけである。

これは、選択トランジスタ（図１の選択トランジスタ１２のような）の活性領域 を形成するのに使用されるマスキング段階を用いて、図３Ａについて述べたよう に第１の注入領域の形成中に第１のウィンドウが画成されるためである。

更に、２つの注入領域を用いてトンネルゲートが画成されたが、上記した好まし い製造技術は、実際には部用である。より詳細には、図２０において従来の製造 技術について説明したホトレジストマスクは、非常に正確な寸法をもつ比較的正 確に配置されたウィンドウを必要とする。これに対し、本発明によれば、ウィン ドウ５０を画成するのに使用されるホトレジストマスクは、相当に大きな裕度を もつ寸法で形成することができる。これら寸法に関連した実際の裕度は、トンネ ル領域５２の各側における可変のフィールド酸化物層の長さによって限定される だけである。

トンネルゲートの注入領域を形成するためのマスクを確立するのに用いられるホ トレジスト層はフィールド酸化物層と正確に整列する必要がないので、比較的大 きなウィンドウを使用して、トンネル領域形成中のエツチング制御を改善するこ とができる。例えば、比較的広いウィンドウ５０は、窒化シリコン層３８によっ てそれまで保護されていた酸化物層を容易に濡らすことができ、しかも、過剰エ ツチングによりトンネル領域に隣接した基体上の領域から酸化物が除去されると いう問題もない。

従って、従来のＥ”　ＦＲＯＭメモリセルを製造するためにこれまで必要とされ た精度は、本発明の好ましい製造技術では必要とされない。しかしながら、本発 明により構成されたメモリセルは、従来では実現し得なかった改良されたトンネ ル特性を有する。これらの特性は、プログラミング及び消去動作の改善及びメモ リセルの寿命の延長を含む。

」１記の製造技術を用いると、図１について上記したものと同様の本発明による 構成の半導体メモリ装置セルが形成される。しかしながら、２つの重要な相違が ある。先ず第１に、厚いデカップリング酸化物に対して制御不能なウェットエツ チングや基体を損傷し得るプラズマエツチングを行うのではなくて、数百人厚み の酸化物に対してウェットエツチングを行うことにより、トンネルウィンドウが 容易に画成される。それ故、成長したトンネル酸化物は、良好に定められたサイ ズを有し、漏れがほとんどなく、従って、メモリセルとして長い寿命を発揮する ものである。第２に、トンネルゲート４は、もはや単一のｎ−材料では形成され ず、むしろ、図３Ｄについて上記したように同じ又は異なる注入材料の２つの異 なるドーズで形成される。第１及び第２の注入領域で形成されたトンネルゲート は、改良された動作特性をもたらすと共に、メモリ装置セルの寿命を延長するも のである。

本発明の精神又は本質的な特徴から逸脱することなく本発明を他の特定の形態で 実施できることが当業者に明らかであろう。それ故、ここに開示する実施例は全 ての点で川なる説明に過ぎず、本発明をこれに限定するものではない。本発明の 範囲は請求の範囲に規定され、それと同等の意味及び範囲内に入る全ての変形は ここに網羅されるものとする。

Claims (20)

【特許請求の範囲】
1. １．半導体メモリ装置に使用するセルを製造する方法において、変化する厚みの 第１酸化物層を半導体基体上に形成し、この酸化物層は、第１の厚みで形成され た第１部分と、上記第１の厚みより大きな第２の厚みで形成された第２部分とを 有し、 上記酸化物層の上記第１部分の下に上記基体の第１注入領域を画成し、この画成 段階は、更に、上記第１部分のトンネル領域に窒化物層を付着し、この窒化物層 の上にマスクとしてホトレジスト材料を被覆し、そしてこの窒化物層をエッチン グして窒化物層の縁を画成することを含み、上記第１注入領域内に第１ドーズの 導電性材料を注入し、上記ホトレジストマスクを除去し、 上記第１酸化物層の上記トンネル領域上に上記窒化物層が置かれた状態で上記第 １酸化物層上に第２酸化物層を成長させ、上記第１酸化物層のトンネル領域の下 に上記基体の第２注入領域を画成し、この第２注入領域を画成する段階は、更に 、上記窒化物層を除去しそして上記第２酸化物層上に第２のホトレジストマスク を被覆する段階を含み、上記第２注入領域内に第２ドーズの導電性材料を注入し 、上記トンネル領域から上記第１酸化物層を除去すると共に、上記第２のホトレ ジストマスクを除去し、 上記基体上にトンネルウインドウ酸化物層を成長させ、そして上記トンネルウイ ンドウ酸化物層上に少なくとも第１のポリシリコン層を付着して、上記半導体メ モリセルの導電性領域を形成する、という段階を備えたことを特徴とする方法。
2. ２．上記の第１及び第２の注入には異なる材料が使用される請求項１に記載の方 法。
3. ３．上記第１の注入には砒素が使用され、そして上記第２の注入には燐が使用さ れる請求項２に記載の方法。
4. ４．上記第１ドーズの量は、第２ドーズの量とは異なり、上記第１ドーズは、第 ２ドーズより多い請求項１に記載の方法。
5. ５．窒化物層を除去する上記段階は、上記窒化物層を高温燐酸で化学的にエッチ ングする段階を含む請求項１に記載の方法。
6. ６．上記トンネル領域から上記第１酸化物層を除去する上記段階は、基体が上記 トンネル領域内に露出するまで上記第１及び第２の酸化物層を化学的にエッチン グする段階を含む請求項１に記載の方法。
7. ７．上記トンネルウインドウ酸化物層を成長する上記段階は、上記トンネルウイ ンドウ酸化物層が約１００Åの厚みになるまで行う請求項１に記載の方法。
8. ８．上記トンネルウインドウ酸化物層に隣接する酸化物層は、約３０００Åの厚 みである請求項７に記載の方法。
9. ９．上記第１及び第２の注入領域は、メモリセルのトンネルゲートを形成するよ うに重畳する請求項１に記載の方法。
10. １０．半導体基体に第１酸化物層を形成し、上記第１酸化物層の下で上記基体に トンネルゲートの第１注入領域を定め、上記第１注入領域に第１ドーズの導電性 材料を注入し、上記第１酸化物層のトンネル領域の下で上記基体に上記第１注入 領域に隣接して上記トンネルゲートの第２注入領域を定め、上記第２注入領域内 に第２ドーズの導電性材料を注入し、上記トンネル領域から上記第１酸化物層を 除去し、そして上記基体上にトンネルウインドウ酸化物層を成長させる、という 段階を備えた方法によって形成された半導体メモリセル。
11. １１．上記セルは、フローティングゲート及びトンネルゲートを有するＥ２ＰＲ ＯＭセルである請求項１０に記載の半導体メモリセル。
12. １２．Ｅ２ＰＲＯＭに使用する半導体メモリセルにおいて、基体と、 電荷を蓄積するフローティングゲートと、上記フローティングゲートを充電及び 放電するためのカップリングゲート及びトンネルゲートとを備え、このトンネル ゲートは、上記基体内に形成されるもので、導電性の第１注入領域と、導電性の 第２注入領域とを含んでおり、この第１注入領域は、第２注入領域とは異なる特 性を有することを特徴とする半導体メモリセル。
13. １３．上記第１注入領域は第１の注入材料で形成され、そして上記第の注入領域 は第２の注入材料で形成される請求項１２に記載の半導体メモリセル。
14. １４．上記第１の注入材料は砒素であり、そして上記第２の注入材料は燐である 請求項１３に記載の半導体メモリセル。
15. １５．上記第１注入領域は第１ドーズの導電性材料で形成され、そして上記第２ 注入領域は第２ドーズの導電性材料で形成される請求項１２に記載の半導体メモ リセル。
16. １６．半導体メモリ装置に使用するセルを製造する方法において、半導体基体上 に第１酸化物層を形成し、上記第１酸化物層の下で上記基体にトンネルゲートの 第１注入領域を定め、上記第１注入領域内に第１ドーズの導電性材料を注入し、 上記第１酸化物層のトンネル領域の下で上記基体に上記第１注入領域に隣接して 上記トンネルゲートの第２注入領域を定め、上記第２注入領域内に第２ドーズの 導電性材料を注入し、上記トンネル領域から上記第１酸化物層を除去し、そして 上記基体上にトンネルウインドウ酸化物層を成長させる、という段階を備えたこ とを特徴とする方法。
17. １７．上記第１の注入材料は砒素であり、そして上記第２の注入材料は燐である 請求項１６に記載の方法。
18. １８．第１注入領域を定める上記段階は、基体上に周囲トランジスタの活性領域 を定めるのにも使用される請求項１６に記載の方法。
19. １９．第１注入領域を定める上記段階は、更に、上記第１酸化物層の上記トンネ ル領域に窒化シリコン層を付着する段階を含み、上記第２注入領域は、上記窒化 シリコン層の下の上記基体の領域に対応する請求項１６に記載の方法。
20. ２０．上記窒化シリコン層の縁は、上記基体の上記第１注入領域と第２注入領域 との間の界面を定める請求項１９に記載の方法。