CN101656257A - 半导体存储器器件 - Google Patents
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Abstract
为了提供一种由于抑制栅极绝缘膜的退化而具有提高的写入效率的半导体存储器器件，元件形成区域形成于半导体衬底的夹入于元件隔离区域之间的区域中。在元件隔离区域中，氧化硅膜填充于具有预定深度的沟槽中。擦除栅极电极形成于元件隔离区域中而掩埋于氧化硅膜中。浮栅电极经由栅极氧化物膜形成于元件形成区域之上，而控制栅极电极经由ONO膜形成于浮栅电极之上。两个相邻浮栅电极具有形成于其间以覆盖擦除栅极电极的绝缘膜。
Description
相关申请的交叉引用
包括说明书、附图和说明书摘要、于2008年8月20日提交的日本专利申请第2008-211804号的公开内容通过整体引用而结合于此。
技术领域
本发明涉及一种半导体存储器器件，并且具体地涉及一种具有擦除栅极电极的半导体存储器器件。
背景技术
闪存是电可编程非易失性存储器之一。在典型NOR型闪存中使用沟道热电子(CHE)写入系统来进行编程而使用衬底FN(福勒-诺德海姆)擦除系统来进行擦除。公开NOR型闪存的文献例如包括专利文献1。
[专利文献1]日本待审专利公开第2006-5372号
发明内容
然而在常规闪存中要求减少写入时间并且由此提高写入效率。此外，在擦除操作中，由于经由紧接在浮栅电极以下的栅极绝缘膜将浮栅电极中积累的电子提取到半导体衬底这一侧中而出现栅极绝缘膜的退化，因而也要求抑制这一退化。
本发明的一个目的在于提供一种能够抑制其栅极绝缘膜的退化并且具有提高的写入效率的半导体存储器器件。
根据本发明的半导体存储器器件具有第一元件隔离区域、第二元件隔离区域、浮栅电极、控制栅极电极、具有预定传导类型的成对杂质区域和擦除栅极电极。第一元件隔离区域和第二元件隔离区域在具有主表面的半导体衬底的第一区域中在第一方向上延伸，并且在与第一方向相交的第二方向上用其间的间隔来相互分离。浮栅电极经由第一绝缘膜形成于半导体衬底的、夹入于第一元件隔离区域与第二元件隔离区域之间的元件形成区域中的预定区域之上。控制栅极电极在第二方向上延伸，并且经由包含氧化硅膜和氮化硅膜的膜堆叠物形成于浮栅电极之上。具有预定传导类型的成对杂质区域形成于浮栅电极和控制栅极电极介于其间的两侧部分处的元件形成区域中。擦除栅极电极沿着第一方向来形成而掩埋于第一元件隔离区域中。
根据本发明的半导体存储器器件，擦除栅极电极沿着第一方向来形成而掩埋于第一元件隔离区域中。由于在擦除操作中从形成于第一元件隔离区域中的擦除栅极电极提取浮栅电极中积累的电子，所以与其中经由直接地放置于浮栅电极以下的栅极绝缘膜提取浮栅电极中积累的电子的衬底FN擦除相比可以抑制第一绝缘膜的退化。
附图说明
图1是涉及本发明实施例1的闪存中的存储器单元的电路图；
图2是图示了实施例1中的存储器单元中的元件隔离区域、控制栅极电极等之间位置关系的片断平面图；
图3是图示了实施例1中的存储器单元中的位线与源极线之间位置关系的片断平面图；
图4是沿着实施例1中图2的横截面线IV-IV获得的片断横截面图；
图5图示了沿着实施例1中图2的横截面线V-V获得的横截面结构的片断示意图；
图6图示了用于描述实施例1中的闪存的写入、擦除和读取操作以及将向其施加的电压的各个元件；
图7是用于描述实施例1中的闪存的写入操作的横截面示意图；
图8是用于描述实施例1中的闪存的擦除操作的横截面示意图；
图9是图示了实施例1中的闪存的制造方法的步骤的横截面图；
图10是图示了实施例1中将在图9的步骤之后进行的步骤的横截面图；
图11是图示了实施例1中将在图10的步骤之后进行的步骤的横截面图；
图12是图示了实施例1中将在图11的步骤之后进行的步骤的横截面图；
图13是图示了实施例1中将在图12的步骤之后进行的步骤的横截面图；
图14是图示了实施例1中将在图13的步骤之后进行的步骤的横截面图；
图15是图示了实施例1中将在图1 4的步骤之后进行的步骤的横截面图；
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图24是图示了实施例1中将在图23的步骤之后进行的步骤的横截面图；
图25是图示了实施例1中将在图24的步骤之后进行的步骤的横截面图；
图26是图示了实施例1中将在图25的步骤之后进行的步骤的横截面图；
图27是图示了实施例1中将在图26的步骤之后进行的步骤的横截面图；
图28是图示了实施例1中将在图27的步骤之后进行的步骤的横截面图；
图29是图示了涉及实施例1中一个修改例子的半导体器件的制造方法的步骤的横截面图；
图30是图示了实施例1中将在图29的步骤之后进行的步骤的横截面图；
图31是图示了实施例1中将在图30的步骤之后进行的步骤的横截面图；
图32是实施例1中图21的步骤中与图2的横截面线XXXII-XXXII对应的片断横截面图；
图33是用于描述实施例1中的浮栅电极和擦除栅极电极的电容的第一片断横截面图；
图34是用于描述实施例1中的浮栅电极和擦除栅极电极的电容的第二片断横截面图；
图35是图示了涉及本发明实施例2的闪存的存储器单元中的元件隔离区域、控制栅极电极等之间位置关系的片断平面图；
图36是图示了实施例2中的存储器单元中的位线与源极线之间位置关系的片断平面图；
图37是沿着实施例2中图35的横截面线XXXVII-XXXVII获得的片断横截面图；
图38是图示了沿着实施例2中图35的横截面线XXXVIII-XXXVIII获得的横截面结构的片断示意图；
图39图示了用于描述实施例2中的闪存的写入、擦除和读取操作以及向其施加的电压的元件；
图40是图示了涉及本发明实施例3的闪存的存储器单元中的元件隔离区域、控制栅极电极等之间位置关系的片断平面图；
图41是图示了实施例3中的存储器单元的位线与源极线之间位置关系的片断平面图；
图42是沿着实施例3中图40的横截面线XLII-XLII获得的片断横截面图；
图43是图示了沿着实施例3中图40的横截面线XLIII-XLIII获得的横截面结构的片断示意图；并且
图44图示了用于描述实施例3中的闪存的写入、擦除和读取操作以及向其施加的电压的元件。
具体实施方式
实施例1
下文将进行对具有辅助栅极电极的NOR型闪存的描述。在图1中示出了存储器单元的等效电路。如图1中所示，多个存储器单元以矩阵形式来布置，并且控制栅极电极(线)CG、CG1、CG2等、辅助栅极电极(线)AG、AG1、AG2等以及源极线SL形成于行方向(横向方向)上。存储器单元的布置于行方向上的控制栅极电极(线)电耦合到控制栅极电极(线)CG、CG1、CG2等；辅助栅极电极(线)电耦合到辅助栅极电极(线)AG、AG1、AG2等；而存储器单元的源极区域电耦合到源极线SL。
在与行方向基本上垂直的列方向(纵向方向)上形成位线BL、BL1到BL4等以及擦除栅极电极(线)EG。存储器单元的布置于列方向上的漏极区域电耦合到位线BL、BL1到BL4等。如随后将描述的那样，擦除栅极电极(线)形成于元件隔离区域的氧化硅膜中。在图1中，由虚线包围的区域对应于一个存储器单元。
接着将描述存储器单元的结构。如图2、图3、图4和图5中所示，用间隔来相互分离的元件隔离区域61形成于半导体衬底1的主表面中。元件形成区域形成于半导体衬底的夹入于两个元件隔离区域61与61之间的区域中。在各元件隔离区域61中，氧化硅膜11作为隔离绝缘膜填充于半导体衬底1中形成的沟槽10中以具有预定深度。在本发明的闪存中，擦除栅极电极54形成于元件隔离区域61中而又掩埋于氧化硅膜11内部。
浮栅电极51形成于元件形成区域之上而栅极氧化物膜6介于其间。控制栅极电极52形成于浮栅电极51之上而ONO膜17介于其间。术语“ONO膜”意味着氧化硅膜、氮化硅膜和氧化硅膜的膜堆叠物。氧化硅膜14形成于浮栅电极51的表面之上而在两个浮栅电极51与51之间形成例如由氧化硅膜制成的绝缘膜16以便由该绝缘膜覆盖擦除栅极电极54。
控制栅极电极52形成于与元件隔离区域61的延伸方向相交的方向上。在控制栅极电极52和浮栅电极51中的任一个的侧表面之上形成辅助栅极电极53。辅助栅极电极53与控制栅极电极52和浮栅电极51电绝缘。
源极区域62形成于位于浮栅电极51和控制栅极电极52夹入于其间的两侧处的元件形成区域之一中，而漏极区域63形成于另一区域中。源极线56经由源极接触64耦合到源极区域62。位线55经由漏极接触65耦合到漏极区域63。源极接触64和漏极接触65各自是与彼此相邻的两个单元的共同接触。
接着将描述本发明的闪存的操作。在写入操作时，通过如图6中所示将10V施加到所选单元的控制栅极电极(CG)、将5V施加到源极线(S)、将1.2V施加到辅助栅极电极(AG)而将0V施加到位线(BL)并且使擦除栅极电极(EG)变成断开状态或者将0V施加到它，如图7中所示由于向辅助栅极电极施加的电压所造成的源极侧注入而在浮栅电极51中积累电子作为数据。
在擦除操作时，通过将0V施加到所选单元的控制栅极电极(CG)而将0V施加到源极线(SL)、使辅助栅极电极(AG)和位线(BL)变成断开状态而将10V施加到擦除栅极电极(EG)，如图8中所示将浮栅电极51中的电子提取到元件隔离区域61中的氧化硅膜11中形成的擦除栅极电极54中。
通过将0V施加到所选单元的控制栅极电极(CG)、将0V施加到源极线(S)、将1.5V施加到辅助栅极电极(AG)而将1.5V施加到位线(BL)并且使擦除栅极电极(EG)变成断开状态或者向其施加0V来判断是否有电流流动从而进行读取操作。
在上述闪存中，擦除栅极电极54形成于元件隔离区域61中而擦除栅极电极54掩埋于沟槽10中填充的氧化硅膜11中。这使得有可能在擦除操作时将浮栅电极51中积累的电子提取到元件隔离区域中形成的擦除栅极电极54中(参照图8)。因而，与其中经由紧接地位于浮栅电极以下的栅极绝缘膜将浮栅电极中积累的电子提取到半导体衬底中的衬底FN擦除相比，可以抑制栅极氧化物膜6的退化。此外，可以不受擦除速率限制地确定栅极氧化物膜6的厚度。
在上述闪存中，辅助栅极电极53形成于浮栅电极51和控制栅极电极52中的任一个的侧表面之上。这一结构实现通过在写入操作中利用源极侧注入来写入数据(参照图7)。因而，可以实现写入效率的提高和写入时间的缩短。
接着将描述上述闪存的制造方法。首先如图9中所示，N型掩埋阱2和P阱3形成于半导体衬底1的其中将形成存储器单元的存储器单元区域MC中。在用于控制存储器单元的逻辑电路等将形成于其中的外围电路区域PR中形成N阱4。栅极氧化物膜6然后形成于半导体衬底1的主表面之上。非掺杂非晶硅膜7然后形成于栅极氧化物膜6之上。
氮化硅膜8形成于非晶硅膜7之上。用于形成沟槽的预定抗蚀剂图案9形成于氮化硅膜8之上。在图9中的存储器单元区域MC中，WL是在控制栅极电极(线)方向上的横截面结构，而BL是在位线方向上的横截面结构。在外围电路区域PR中，R1是PMOS区域的横截面结构，而R2是NMOS区域的横截面结构。
以抗蚀剂图案9为掩模来蚀刻氮化硅膜8和半导体衬底1以形成沟槽10(参照图10)。然后去除抗蚀剂图案9。氧化硅膜(未图示)形成于氮化硅膜8之上以填充沟槽10。然后如图10中所示，使氧化硅膜受到化学机械抛光处理以从氮化硅膜8的上表面去除氧化硅膜的一部分而留下氧化硅膜11在沟槽10中的部分。
如图11中所示，进行湿式蚀刻以降低氧化硅膜11的表面位置(高度)。如图12中所示，通过湿式蚀刻来去除氮化硅膜8。然后如图13中所示，P阱5形成于NMOS区域中。多晶硅膜12然后形成于半导体衬底1之上。抗蚀剂图案(未图示)形成于多晶硅膜12之上。以这一抗蚀剂图案为掩模来各向异性地蚀刻多晶硅膜12以暴露存储器单元区域中的沟槽10中的氧化硅膜11的表面。然后如图14中所示使这样暴露的氧化硅膜11受到各向异性蚀刻和各向同性蚀刻以形成用于形成擦除栅极电极的开口部分13。然后去除抗蚀剂图案。
然后如图15中所示，给予热氧化处理以在多晶硅膜12的表面之上形成氧化硅膜14。如图16中所示，多晶硅膜15然后形成于半导体衬底1之上以由该多晶硅膜填充存储器单元区域MC的元件隔离区域中形成的开口部分13。如图17中所示，回蚀刻多晶硅膜15以留下多晶硅膜15在开口部分13中的部分而去除多晶硅膜15的其它部分。然后，例如由TEOS(四乙基原硅酸盐玻璃)氧化硅膜制成的绝缘膜16形成于半导体衬底1之上以覆盖多晶硅膜15的剩余部分。
如图18中所示，使绝缘膜16受到回蚀刻处理或者化学机械抛光处理以留下氧化硅膜16和14位于多晶硅膜12与12之间的部分而去除氧化硅膜16和14的其它部分，这些多晶硅膜将是彼此相邻并且紧接在将是擦除栅极电极的多晶硅膜15以上的浮栅电极。
如图19中所示，ONO膜17形成于将是浮栅电极的多晶硅膜12的表面之上，继而在ONO膜17之上形成将是控制栅极电极的多晶硅膜18。TEOS氧化硅膜19形成于多晶硅膜18之上。用于形成控制栅极电极的抗蚀剂图案(未图示)然后形成于氧化硅膜19之上。如图19中所示以抗蚀剂图案为掩模来蚀刻氧化硅膜19、多晶硅膜18和ONO膜17以留下多晶硅膜18的将是控制栅极电极的部分。然后去除抗蚀剂图案。
然后，去除氧化硅膜19位于外围电路区域PR中的部分。接着如图20中所示，以氧化硅膜19为掩模来使将是浮栅电极的多晶硅膜12受到各向异性蚀刻以在存储器单元区域MC中形成由多晶硅膜12制成的浮栅电极。另一方面，在外围电路区域PR中去除多晶硅膜18以暴露ONO膜17。
如图21中所示，向将是存储器单元区域MC的浮栅电极的多晶硅膜12的侧壁和向将是控制栅极电极的多晶硅膜18的侧壁应用热氧化处理以形成侧壁氧化物膜42。TEOS氧化硅膜(未图示)形成于半导体衬底1之上以由该TEOS氧化物膜覆盖存储器单元区域MC中的多晶硅膜12和18。进行氧化硅膜的回蚀刻处理以在多晶硅膜12和18的侧壁之上形成作为侧壁氧化物膜的氧化硅膜20。
然后，栅极氧化物膜66(参照图22)通过热氧化形成于存储器单元区域MC中。将是辅助栅极电极的多晶硅膜(未图示)形成于半导体衬底1之上以覆盖将是控制栅极电极的多晶硅膜18等。如图22中所示，各向异性地蚀刻多晶硅膜以留下多晶硅膜21的经由氧化硅膜20位于多晶硅膜12的侧壁和多晶硅膜18的侧壁之上的部分而去除多晶硅膜的其它部分。
如图23中所示，形成抗蚀剂图案22以覆盖位于多晶硅膜12和多晶硅膜18的两个侧壁之上的多晶硅膜21和21之一。以所得抗蚀剂图案22为掩模来进行回蚀刻以去除暴露的多晶硅膜21以暴露半导体衬底1的表面。以抗蚀剂图案22和多晶硅膜18为掩模来进行离子注入以在存储器单元区域MC中形成漏极区域23。然后，去除抗蚀剂图案22。
如图24中所示，用于形成逻辑栅极电极的抗蚀剂图案24形成于外围电路区域PR中。以抗蚀剂图案24为掩模来各向异性地蚀刻ONO膜17和多晶硅膜12以在外围电路区域PR中形成逻辑栅极电极25和26。然后去除抗蚀剂图案24。
然后形成抗蚀剂图案(未图示)以由该抗蚀剂图案覆盖PMOS区域R1而从该抗蚀剂图案暴露NMOS区域。以抗蚀剂图案为掩模来进行离子注入以在NMOS区域中形成LDD区域27a和27b(参照图25)。然后去除抗蚀剂图案。如图25中所示，然后形成抗蚀剂图案28以从该抗蚀剂图案暴露PMOS区域R1而由该抗蚀剂图案覆盖NMOS区域R2。以抗蚀剂图案28为掩模来进行离子注入以形成LDD区域29a和29b。然后去除抗蚀剂图案28。
TEOS氧化硅膜(未图示)然后形成于半导体衬底1之上以便由该TEOS氧化硅膜覆盖逻辑栅极电极25和26。如图26中所示，然后回蚀刻这样形成的氧化硅膜以在逻辑栅极电极25和26的侧表面之上形成作为侧壁氧化物膜的氧化硅膜30。如图27中所示进行用于形成源极区域和漏极区域的离子注入并且形成源极区域和漏极区域31a到31e。金属硅化物层(未图示)如硅化钴通过硅化物工艺形成于源极区域和漏极区域31a到31e中。
如图28中所示，层间绝缘膜32形成于半导体衬底1之上以覆盖控制栅极电极和逻辑栅极电极25和26。在层间绝缘膜32中形成接触孔32a、32b和32c以从这些接触孔暴露在源极区域和漏极区域31a到31e之上形成的金属硅化物层的表面。金属塞然后形成于这些接触孔31a、32b和32c中。氧化硅膜33然后形成于层间绝缘膜32之上以覆盖金属塞。在氧化硅膜33中例如通过大马士革方法来形成一级互连层34a、34b和34c。还形成层间绝缘膜等以进一步形成二级互连层和三级互连层(未图示)。以这样的方式形成闪存的主要部分。
在闪存的上述制造方法中，擦除栅极电极54形成于元件隔离区域中的沟槽10中填充的氧化硅膜11中。如图8中所示，在擦除操作中，浮栅电极51中的电子没有被提取到紧接地位于浮栅电极51以下的半导体衬底1中而是提取到沟槽10中的擦除栅极电极54中。与其中电子经由栅极氧化物膜从浮栅电极提取到半导体衬底中的衬底FN擦除相比，使用上述擦除栅极电极的提取实现了抑制栅极氧化物膜的退化并且提高了闪存的可靠性。此外，可以不受擦除速率限制地确定栅极氧化物膜7的厚度。
由于擦除栅极电极54形成于这一实施例的闪存中的沟槽10中，所以无需用于形成新擦除栅极电极的区域或者空间从而导致闪存的小型化。
与例如在文献(US 6,747,310)中提出的一种在彼此相邻的两个浮栅电极之间具有擦除栅极电极的闪存相比，在沟槽10中形成擦除栅极电极54可以减少彼此相邻的浮栅电极与擦除栅极电极之间的电容从而获得涉及控制栅极电极的耦合比的相对应增加。因而可以稳定闪存的操作。
术语“涉及控制栅极电极的耦合比”意味着控制栅极电极和浮栅电极的电容CFG与电容CFG、浮栅电极和半导体衬底的电容、浮栅电极和源极区域或者漏极区域的电容、浮栅电极和擦除栅极电极的电容以及浮栅电极和辅助栅极电极的电容的总电容之比。
在上述文献中提出的闪存中，不能自由地减少源极区域的电阻，因为这样的擦除栅极电极形成于源极区域之上。另一方面，在本发明的闪存中，擦除栅极电极54形成于沟槽10中的氧化硅膜11中，从而金属硅化物层可以形成于包括源极区域的预定传导类型的杂质区域(源极区域和漏极区域31a到31e)的表面之上，使得有可能减少电阻。
在由上述文献提出的闪存中，由于预定电压施加到擦除栅极电极，从而应当在擦除栅极电极与源极区域之间保证充分的耐受电压。另一方面，在本发明的闪存中，擦除栅极电极形成于沟槽中的氧化硅膜11中，从而无需考虑擦除栅极电极与源极区域之间这样的耐受电压。
此外，在闪存的上述制造方法中，辅助栅极电极53形成于浮栅电极51或者控制栅极电极52中的任一栅极电极的侧表面上。这实现通过在写入操作中利用源极侧注入来写入数据。因而可以提高写入效率并且可以减少写入时间。
使位于浮栅电极51与半导体衬底1之间的栅极氧化物膜7的膜厚度t1等于外围电路区域PE中的晶体管的栅极氧化物膜7的膜厚度t3或者t4(参照图28)。在本发明的闪存中，由于通过利用源极侧注入来进行写入操作，所以可以使紧接在浮栅电极51以下的栅极氧化物膜7的厚度t1与外围电路区域PE中的晶体管的栅极氧化物膜7的膜厚度t3或者t4相对地等厚而不会造成实质影响。另一方面，使辅助栅极电极53与半导体衬底1之间的栅极氧化物膜66的厚度t2(参照图22)比紧接在浮栅电极51以下的栅极氧化物膜7的厚度t1薄。
修改例子
使用TEOS氧化硅膜作为覆盖擦除栅极电极54的绝缘膜16的一个例子描述了上述闪存，但是氮化硅膜可以插入于擦除栅极电极54与氧化硅膜16之间。
在这一情况下，在图17中所示步骤中形成绝缘膜16之前，形成氮化硅膜41以覆盖擦除栅极电极的多晶硅膜15和将是浮栅电极的多晶硅膜12的上表面。然后，形成将是绝缘膜16的氧化硅膜以覆盖氮化硅膜41。如图30中所示，去除氧化硅膜14、绝缘膜16和氮化硅膜41而留下位于两个相邻多晶硅膜12与12之间的氧化硅膜14、绝缘膜16和氮化硅膜41，这些多晶硅膜将是浮栅电极并且紧接地位于将是擦除栅极电极的多晶硅膜15以上。
然后如图31中所示，将是控制栅极电极的多晶硅膜18形成于将是浮栅电极的多晶硅膜12之上而将ONO膜17插入于其间。氧化硅膜19然后形成于多晶硅膜18之上，继而是预定光雕刻和蚀刻以形成控制栅极电极。
上述修改结构具有以下优点。首先，关于闪存的控制栅极电极52，浮栅电极51与控制栅极电极52之间的电容增加提升耦合比从而导致写入操作特性的改进。为了加宽浮栅电极51与控制栅极电极52之间的相向面积以便增加电容，只需增加将是擦除栅极电极的多晶硅膜15之上形成的氧化硅膜16的回蚀刻的量以减少多晶硅膜15之上的氧化硅膜16的厚度(参照图18)。
当在对将是浮栅电极的多晶硅膜12进行的构图之后，通过过度蚀刻来过量地蚀刻氧化硅膜16的位于如下区域中的部分，在该区域中尚未形成将是控制栅极电极的多晶硅膜18，在多晶硅膜12和将是控制栅极电极的多晶硅膜18之上形成作为侧壁氧化物膜的氧化硅膜20(参照图21)。如果氧化硅膜16为薄，则可能从它暴露将是擦除栅极电极的多晶硅膜15的表面。
在涉及修改例子的闪存中，由于如图32中所示蚀刻特性与氧化硅膜16不同的氮化硅膜41形成于将是擦除栅极电极的多晶硅膜15的表面之上，所以即使氧化硅膜16变薄仍然可以防止多晶硅膜15的表面暴露。这使得有可能确实防止将在别的情况下由于在回蚀刻处理多晶硅膜21(参照图22)或者去除多晶硅膜21(参照图23)以便形成辅助栅极电极时蚀刻将是擦除栅极电极的多晶硅膜15的一部分而出现的擦除栅极电极的断开。
另外，由于氮化硅膜41形成于将是擦除栅极电极的多晶硅膜15的表面之上，所以有可能确实抑制将在别的情况下由于当在将是浮栅电极的多晶硅膜12的侧壁和将是控制栅极电极的多晶硅膜18的侧壁之上形成侧壁氧化物膜42时的热氧化处理(参照图21)而出现的将是擦除栅极电极的多晶硅膜15的部分氧化。
另外，在本发明的闪存(包括涉及修改例子的闪存)中，擦除栅极电极51形成于沟槽10中的更深位置。这实现了增加将是擦除栅极电极的多晶硅膜15的回蚀刻的量，由此增加浮栅电极51与控制栅极电极52之间的相向面积。因而，可以保证充足的电容并且可以改进操作特性。
关于擦除栅极电极54，认为当擦除栅极电极54与浮栅电极51之间的电容小时，它们与总电容的耦合比减少从而导致擦除操作特性的改进。
在上述闪存中，首先通过以将是浮栅电极的多晶硅膜12为掩模而各向异性地蚀刻氧化硅膜11、然后进行湿式蚀刻以在横向方向上蚀刻氧化硅膜11以形成将是浮栅电极的多晶硅膜12与将是擦除栅极电极的多晶硅膜15的相向部分、由此形成用于形成擦除栅极电极的开口部分13来如图33中所示在氧化硅膜11中形成开口部分13。
在开口部分13中，有可能通过控制湿式蚀刻的量(箭头)来稳定地和精确地形成相向部分而不受由干式蚀刻形成的不均匀度影响。如图34中所示，这使得有可能减少擦除栅极电极54与浮栅电极51之间的电容C，由此减少擦除栅极电极相对于总电容的耦合比并且同时抑制耦合比的变化从而导致擦除操作特性的改进。
实施例2
在这一实施例中将描述不具有辅助栅极电极的NOR型闪存。这一闪存具有与上述闪存的结构基本上相似的结构而不同之处在于前者不具有辅助栅极电极。
如图35、图36、图37和图38中所示，通过其间的间隔来相互分离的元件隔离区域61形成于半导体衬底1的主表面中。在半导体衬底的夹入于两个相邻元件隔离区域61与61之间的区域中形成元件形成区域。在元件隔离区域61中，氧化硅膜11填充于在半导体衬底1中形成的沟槽10中以具有预定深度。擦除栅极电极54形成于氧化硅膜11内部。
浮栅电极51形成于元件形成区域之上而栅极氧化物膜6插入于其间。控制栅极电极52形成于浮栅电极51之上而ONO膜17插入于其间。氧化硅膜14形成于浮栅电极51的表面之上，而氧化硅膜16形成于两个相邻浮栅电极51与51之间以覆盖擦除栅极电极54。控制栅极电极52形成于与元件隔离区域61的延伸方向相交的方向上。
在位于浮栅电极51和控制栅极电极52介于其间的两侧上的元件形成区域之一中形成源极区域62，而在另一区域中形成漏极区域63。源极线56经由源极接触64耦合到源极区域62。位线55经由漏极接触65耦合到漏极区域63。
接着将描述上述闪存的操作。如图39中所示，在写入操作中，通过将0V施加到半导体衬底、将9.5V施加到所选单元的控制栅极电极、将0V施加到源极线(SL)、将4V施加到位线(BL)以及将0V施加到擦除栅极电极(EG)来在浮栅电极中积累作为数据的电子(沟道热电子)。
在擦除操作中，通过将0V施加到半导体衬底、将0V施加到所选单元的控制栅极电极、使源极线(SL)和位线(BL)变成断开状态而将12V施加到擦除栅极电极(EG)来将浮栅电极51中的电子提取到元件隔离区域61的氧化硅膜11中形成的擦除栅极电极54中(参照图36)。
通过将0V施加到半导体衬底、将5.6V施加到所选单元的控制栅极电极、将0V施加到源极线(SL)而将0.7V施加到位线并且将0V施加到擦除栅极电极(EG)来判断是否有电流流动从而进行读取操作。
在实施例2的闪存中，与实施例1的闪存相似，在擦除操作中将浮栅电极51中积累的电子提取到沟槽10中填充的氧化硅膜11中掩埋的擦除栅极电极54中。与其中经由紧接地放置于浮栅电极以下的栅极氧化物膜将浮栅电极中积累的电子提取到半导体衬底中的衬底FN擦除相比，因此有可能抑制栅极氧化物膜的退化并且延长闪存的寿命。另外，在沟槽10中形成擦除栅极电极54可以使闪存小型化，因为无需用于形成擦除栅极电极的新区域或者空间。
在本发明的闪存中，与实施例1的闪存相似，可以形成氮化硅膜以覆盖将是擦除栅极电极的多晶硅膜的上表面。通过形成这样的氮化硅膜，有可能确实防止将在别的情况下由于在形成辅助栅极电极时在回蚀刻处理多晶硅膜21(图22)或者去除多晶硅膜21(图23)时蚀刻将是擦除栅极电极的多晶硅膜15的一部分而出现的擦除栅极电极的断开。此外，有可能确实抑制将在别的情况下由于用于在将是浮栅电极的多晶硅膜12的侧壁和将是控制栅极电极的多晶硅膜18的侧壁之上形成侧壁氧化物膜42的热氧化处理而出现的将是擦除栅极电极的多晶硅膜15的部分氧化。
实施例3
将在实施例3中描述NAND型闪存。如图40、图41、图42和图43中所示，用其间的间隔来相互分离的元件隔离区域61形成于半导体衬底1的主表面之上。在半导体衬底的夹入于两个相邻元件隔离区域61与61之间的区域中形成元件形成区域。在元件隔离区域61中，氧化硅膜11填充于在半导体衬底1中形成的沟槽10中以具有预定深度。擦除栅极电极54形成于氧化硅膜11内。
用间隔来相互分离的两个选择栅极电极57形成于元件形成区域61的延伸方向上以便穿越元件形成区域。在夹入于这两个选择栅极电极57之间的区域中形成在元件隔离区域61的延伸方向上用空间来相互分离的两个或者更多浮栅电极51。在与元件隔离区域61的延伸方向相交的方向上延伸的控制栅极电极52分别形成于浮栅电极51之上而ONO膜17插入于其间。
位于浮栅电极51的表面之上的氧化硅膜14和覆盖擦除栅极电极51的氧化硅膜16形成于在控制栅极电极52的延伸方向上彼此相邻的浮栅电极51与51之间。
源极区域62在元件形成区域中形成于相对于一个选择栅极电极57而言与另一选择栅极电极57这一侧相反的一侧上。漏极区域63在元件形成区域中形成于相对于另一选择栅极电极57而言与一个选择栅极电极57这一侧相反的一侧上。源极线56经由源极接触64耦合到源极区域62，而位线55经由漏极接触65耦合到漏极区域63。
接着将描述上述闪存的操作。如图44中所示，在写入操作中，通过将10V施加到一个选择栅极电极、将0V施加到另一选择栅极电极、将0V施加到半导体衬底、将20V施加到所选单元的控制栅极电极、将10V施加到另一控制栅极电极、将0V施加到源极线(SL)、将0V施加到位线(BL)而将0V施加到擦除栅极电极(EG)来将作为数据的电子从半导体衬底积累到浮栅电极。
接着在擦除操作中，通过将10V施加到一个选择栅极电极、将0V施加到另一选择栅极电极、将0V施加到所选单元的控制栅极电极而将10V施加到另一控制栅极电极、使源极线(SL)和位线(BL)变成断开状态并且将12V施加到擦除栅极电极(EG)来将浮栅电极51中的电子提取到元件隔离区域61中的氧化硅膜11中形成的擦除栅极电极54中(参照图40)。
通过将5V施加到一个选择栅极电极、将5V施加到另一选择栅极电极、将0V施加到所选单元的控制栅极电极、将5V施加到另一控制栅极电极、将0V施加到源极线(SL)、将5V施加到位线(BL)而将0V施加到擦除栅极电极(EG)来判断是否有电流流动从而进行读取操作。
在上述闪存中的擦除操作中，与实施例1中描述的闪存相似，将浮栅电极51中积累的电子提取到沟槽10中填充的氧化硅膜11中形成的擦除栅极电极54中。与其中经由紧接地位于浮栅电极以下的栅极氧化物膜提取浮栅电极中积累的电子的衬底FN擦除相比，可以抑制栅极氧化物膜的恶化并且可以延长闪存的寿命。此外，在沟槽10中形成擦除栅极电极54实现使闪存小型化，因为无需用于形成擦除栅极电极的新区域或者空间。
在本发明的闪存中也可以形成氮化硅膜以覆盖将是擦除栅极电极的多晶硅膜的上表面。这样的氮化硅膜的形成实现了确实防止将在别的情况下由于在形成辅助栅极电极时回蚀刻处理多晶硅膜21(图22)或者在去除多晶硅膜21时蚀刻将是擦除栅极电极的多晶硅膜15的一部分(图23)而出现的擦除栅极电极的断开。此外，有可能确实抑制用于在将是浮栅电极的多晶硅膜12的侧壁和将是控制栅极电极的多晶硅膜18的侧壁之上形成侧壁氧化物膜42的热氧化处理所致的将是擦除栅极电极的多晶硅膜15的部分氧化。
这里公开的实施例旨在于举例说明而不是进行限制。本发明的范围并非按照对实施例的描述而是按照权利要求来表明并且旨在于包括落入与权利要求等同的含义和范围内的所有改变。
Claims (8)
1.一种半导体存储器器件，包括：
第一元件隔离区域和第二元件隔离区域，形成于具有主表面的半导体衬底的第一区域中，在第一方向上延伸，并且在与所述第一方向相交的第二方向上相互分离；
浮栅电极，经由第一绝缘膜形成于所述半导体衬底的、夹入于所述第一元件隔离区域与所述第二元件隔离区域之间的元件形成区域中的预定区域之上；
控制栅极电极，在所述第二方向上延伸，并且经由包含氧化硅膜和氮化硅膜的膜堆叠物形成于所述浮栅电极之上；
具有预定传导类型的成对杂质区域，形成于在所述浮栅电极和所述控制栅极电极介于其间的两侧上定位的所述元件形成区域中；以及
擦除栅极电极，沿着所述第一方向形成，并且掩埋于所述元件隔离区域中。
2.根据权利要求1所述的半导体存储器器件，
其中在所述元件隔离区域中，具有预定深度的沟槽形成于所述半导体衬底中，隔离绝缘膜填充于所述沟槽中，开口部分形成于所述隔离绝缘膜中，所述擦除栅极电极形成于所述开口部分中，并且第二绝缘膜形成于所述擦除栅极电极的上表面之上。
3.根据权利要求1或者2所述的半导体存储器器件，
其中所述第二绝缘膜包括：
形成于至少所述擦除栅极电极的上表面之上的氮化硅膜，以及
形成于所述氮化硅膜之上的氧化硅膜。
4.根据权利要求1至3中的任一权利要求所述的半导体存储器器件，其中金属硅化物层形成于所述杂质区域中的至少一个杂质区域之上。
5.根据权利要求1至4中的任一权利要求所述的半导体存储器器件，其中各个单元具有将电耦合到所述杂质区域之一的接触部分。
6.根据权利要求1至5中的任一权利要求所述的半导体存储器器件，还包括：
辅助栅极电极，沿着所述第二方向形成于接连堆叠的所述浮栅电极和所述控制栅极电极的两个侧表面中的一个侧表面之上。
7.根据权利要求6所述的半导体存储器器件，还包括：
外围电路部分，包括在所述半导体衬底的与所述第一区域不同的第二区域中形成的晶体管，
其中形成于所述浮栅电极与所述半导体衬底之间的所述第一绝缘膜的厚度设置成等于所述晶体管的栅极绝缘膜的厚度。
8.根据权利要求1至5中的任一权利要求所述的半导体存储器器件，还包括：
第一选择栅极电极，形成为在所述第二方向上延伸，并且穿越所述元件形成区域；以及
第二选择栅极电极，形成为在所述第一方向上与所述第一选择栅极电极具有预定距离、在所述第二方向上延伸，并且穿越所述元件形成区域，
其中多个所述浮栅电极形成于位于所述第一选择栅极电极与所述第二选择栅极电极之间的区域中，并且在所述第一方向上相互分离，
其中所述控制栅极电极分别形成于所述浮栅电极之上，并且所述第二绝缘膜插入于其间，并且
其中所述杂质区域中的一个杂质区域形成于相对于所述第一选择栅极电极而言与所述第二选择栅极电极所在的一侧相反的一侧上，并且
其中另一杂质区域形成于相对于所述第二选择栅极电极而言与所述第一选择栅极电极所在的一侧相反的一侧上。
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