TW201013903A - Semiconductor memory device - Google Patents

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TW201013903A
TW201013903A TW098119254A TW98119254A TW201013903A TW 201013903 A TW201013903 A TW 201013903A TW 098119254 A TW098119254 A TW 098119254A TW 98119254 A TW98119254 A TW 98119254A TW 201013903 A TW201013903 A TW 201013903A
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film
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electrode
oxide film
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TW098119254A
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Yoshiyuki Ishigaki
Naoki Tsuji
Hisakazu Otoi
Hiroki Mukai
Yuichi Kunori
Original Assignee
Renesas Tech Corp
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Description

201013903 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置，特別係關於包含拭 除閘極電極之半導體記憶裝置。 【先前技術】 作為電可寫入之非揮發性記憶體，有快閃記憶體。在一 般的NOR型快閃記憶體中，採用依據通道熱電子 (CHE:Channel Hot Electron)之寫入方式作為寫入方式，採 用依據基板FN(Fowler-Nordheim)之拭除方式作為拭除方 式。又，作為揭示NOR型快閃記憶體之文獻，例如有專利 文獻1。 [專利文獻1] 曰本特開2006-5372號公報 【發明内容】 [發明所欲解決之問題] 但，在歷來之快閃記憶體中，要求縮短寫入時間以提高 寫入效率。又，在拭除動作中，要求抑制閘極絕緣膜之劣 化，此劣化係由於儲存於浮動閘極電極之電子，經由浮動 閘極電極正下方之隨絕緣膜被抽出至半導體基板側所 致。 本發明之目的在於提供一種可抑制閘極絕緣膜之劣化， 且謀求寫入效率之提高之半導體記憶裝置。 [解決問題之技術手段] 本發明之半導體記憶裝置係包含：第1元件分離區域及 140636.doc 201013903 第2元件刀離區域、浮動閘極電極、控制閘極電極、特定 導電型之一對雜質區域、及拭除閘極電極。第1元件分離 區域及第2元件分離區域係在具有主表面之半導體基板之 第1區域，分別於第丨方向延伸且隔著間隔形成於與第1 方向交又之第2方向。浮動閘極電極係介著第1絕緣膜被而 形成於第1元件分離區域與第2元件分離區域所夾持之半導 體基板之元件形成區域之特定區域上。控制閘極電極係於 第方向延伸，彳著含有碎氧化膜與石夕氮化膜之積層膜而 形成於浮動閘極電極上。特定導電型之一對雜質區域係形 成在夹著浮動閘極電極及控㈣極電極而分別位於兩側部 之疋件形成區域1除閘極電極係以埋人第i元件分離區 域之内部之態樣沿著第1方向形成。 【實施方式】 [發明之效果] 據本發明之半導體s己憶裝置’栻除閘極電極係以埋入 第1元件分離區域之内部之態樣沿著第丨方向形成。藉此， 在拭除動作中’儲存於浮動閘極電極之電子會被抽出至形 成於第1元件分離區域内之拭除閘極電極，與儲存於浮動 閘極電極之電子經由位於浮動閘極電 膜被抽出之基板FN拭除相比，可抑制第％緣膜之 實施型態1 ° 在此，說明有關包含輔助閘極電極之N〇R型之快閃* 體。首先’將記憶胞之等效電路揭示於圖i。如圖=憶 在記憶胞中，複數記憶胞排列成矩陣不， 仕舛方向（橫方 140636.doc 201013903 向）形成控制閘極電極（佈線）CG，CGl，CG2等、辅助閘極電 極（佈線）AG，AG1，AG2等及源極線Sl。在控制閘極電極 (佈線）CG，CG1，0(}2等，電性連接排列於列方向之記憶胞 •之控制閘極電極（佈線），又，在輔助閘極電極（佈線)ag，八⑴， • AG2等，電性連接輔助閘極電極（佈線），而，在源極線 SL ’電性連接記憶胞之源極區域。 另一方面，在與列方向大致正交之行方向（縱方向），形 • 成位元線BL，BL1〜BL4等及拭除閘極電極（佈線）EG。在位 元線BL，BL1〜BL4等，電性連接排列於行方向之記憶胞之 汲極區域。又，如後所述，在本快閃記憶體中，拭除閘極 電極（佈線）形成於元件分離區域之矽氧化膜中。又，在圖i 中’點線所圍成之區域表示一個記憶胞。 其次，δ兒明有關記憶胞之構造。如圖2、圖3、圖4及圖5 所不，在半導體基板丨之主表面，形成互相隔著間隔之元 件分離區域61。在元件分離區域61與元件分離區域“所夾 • 持之半導體基板之區域形成元件形成區域。在元件分離區 域61中，於形成於半導體基板丨之特定深度之溝渠ι〇填充 有矽氧化膜11作為分離絕緣膜。在本快閃記憶體中，以埋 入該矽氧化膜11之内部之態樣，將拭除閘極電極54形成於 元件分離區域61内。 在兀件形成區域上，介著閘極氧化膜6形成浮動閘極電 極5 1。在浮動閘極電極51上，介著〇]^〇膜丨7形成控制閘極 電極52。又，所謂ΟΝΟ膜，係指積層矽氧化膜、矽氮化膜 及矽氧化膜之膜。在浮動閘極電極51之表面，形成矽氧化 140636.doc 201013903 膜14 ’在鄰接之浮動閘極電極51與浮動閘極電極51之間， 以覆蓋拭除閘極電極5 4之方式例如形成石夕氧化膜構成之絕 緣膜16 ^ 控制閘極電極52係形成於與元件分離區域61延伸之方向 父又之方向。在控制閘極電極52及浮動閘極電極51的其中 一方之側面上，形成輔助閘極電極5 3 ^該輔助閘極電極 53、與控制閘極電極52及浮動閘極電極51係保持電性絕 緣。 在夾著浮動閘極電極5 1及控制閘極電極52而位於兩側部 之凡件形成區域的其中一方區域形成源極區域62，於另一 方區域形成汲極區域63。在源極區域62，經由源極接觸部 64而連接著源極線56。在汲極區域63，經由汲極接觸部65 而連接著位元線55。源極接觸部64以及汲極接觸部65係作 為鄰接之2個胞共用之接觸部。 其次，說明本快閃記憶體之動作。如圖6所示，在寫入 動作中，將ίο v施加至所選擇之胞之控制閘極電極（CG)， 將5 V施加至源極線（SL)，將12 v施加至輔助閘極電極 (AG)，將〇 v施加至位元線（BL)，將將拭除閘極電極（eg) 設為開路狀態或對其施加0 v，藉此，如圖7所示，可藉由 施加至辅助閘極電極之電壓，利用源極側注入，將作為資 訊之電子儲存於浮動閘極電極51。 又，在拭除動作中，將〇 V施加至所選擇之胞之控制閘 電極（CG)，將〇 v施加至源極線（SL)，使辅助閘極電極 (AG)及位几線（BL)開路，將i〇 v施加至拭除閘極電極 140636.doc 201013903 (EG)，藉此，如圖8所示，浮動閘極電極5i中之電子會被 抽出至形成於元件分離區域61之矽氧化膜u中之拭除閘極 電極50 • 而，藉由將0 V施加至所選擇之胞之控制閘極電極 • (CG)，將〇 V施加至源極線（SL)，將1.5 V施加至輔助閘極 電極（AG)，將！.5 v施加至位元線（BL)，將拭除閘極電極 • (EG)設為開路狀態或對其施加〇 V，判斷是否通電流而施 I 行讀出動作。 在上述之快閃記憶體中，係以將拭除閘極電極54埋入填 充於溝渠10内之石夕氧化膜11之内部之態樣，而將拭除閘極 電極54形成於元件分離區域61内。藉此，在拭除動作中， 儲存於浮動閘極電極51中之電子會被抽出至形成於元件分 離區域内之拭除閘極電極54(參照圖8)。其結果，相較於使 儲存於浮動閘極電極之電子經由位於浮動閘極電極正下方 之閘極絕緣膜被抽出至半導體基板之基板1；^拭除方式，可 • 抑制閘極氧化膜6之劣化。又，可決定閘極氧化膜6之膜厚 而不受拭除速度之限制。 又，在上述之快閃記憶體中，在浮動閘極電極5 1及控制 閘極電極52的其中一方之側面形成輔助閘極電極53。藉 此，在寫入動作中，可利用源極側注入進行資訊之寫入 (參照圖7)。其結果，可望提高寫入效率，並縮短寫入時 間》 其次’說明有關上述之快閃記憶體之製造方法。首先， 如圖9所示，在半導體基板1 ,在形成有記憶胞之記憶胞區 140636.doc 201013903 域MC，形成埋入N型阱2與!>型阱3。另一方面，在形成有 控制圮憶胞之邏輯電路等之週邊電路區域pR，形成N型阱 4。其次，在半導體基板丨之主表面形成閘極氧化膜6。在 該閘極乳化膜6上形成無推雜之非晶質梦膜7。 在該非晶質矽膜7上形成矽氮化膜8。在該矽氮化膜8上 形成用以形成溝渠之特定之光阻圖案9。又，在同圖中， §己憶胞區域MC之WL表示控制閘極電極（佈線）方向之剖面 構造，BL表示位元線方向之剖面構造。又，週邊電路區域 PR之R1表不PMOS區域之剖面構造，R2表示NM〇s區域之 剖面構造。 其次，以光阻圖案9作為遮罩，在矽氮化膜8及半導體基 板1施行蝕刻，藉以形成溝渠10(參照圖1〇)。其後，除去光 阻圖案9。其次，以填充溝渠10之方式，在矽氮化膜8上形 成矽氧化膜（未圖示）^其次，如圖1〇所示，在矽氧化膜施 打化學機械研磨處理，藉以殘留位於溝渠1〇内之矽氧化膜 11之部分，除去位於矽氮化膜8之上面上之矽氧化膜之部 分。 其次，如圖11所示，藉由施行濕式蝕刻，使矽氧化膜u 之表面位置（高度）下降。其次，如圖12所示，藉由施行濕 式蝕刻除去矽氮化膜其次，如圖13所示，在NM〇s區域 开/成P型阱5。其次，在半導體基板〗上形成多晶矽膜丨之。 在〇夕0曰石夕膜12上形成光阻圖案（未圖示）。其次，以該光 阻圖案作為遮罩，在多晶矽膜12施行各向異性蝕刻，在記 憶胞區域，露出溝渠10内之矽氧化膜u之表面。其次，在 140636.doc 201013903 露出之矽氧化膜11施行各向異性蝕刻與各向同性蝕刻，藉 以如圖14所示，形成用以形成拭除閘極電極之開口部丨3。 其後，除去光阻圖案。 • 其次’如圖15所示，藉由施行熱氧化處理，在多晶矽膜 . 12之表面形成矽氧化膜14。其次，如圖16所示，以填充設 於記憶胞區域MC之元件分離區域之開口部13之方式，在 .半導體基板1上形成多晶矽膜15。其次，如圖17所示，在 多晶石夕膜15施行回餘處理，藉以殘留位於開口部丨3内之多 晶矽膜15之部分，而除去位於其他部分之多晶矽媒15。其 次’以覆蓋殘留之多晶矽膜15之部分之方式，在半導體基 板 1上形成例如 TEOS(Tetra Ethyl Ortho Silicate glass:原 石夕酸四乙酯玻璃）系之矽氧化膜所構成之絕緣膜16。 其次，如圖18所示，在絕緣膜16施行回蝕處理或化學機 械研磨處理’藉以殘留位於作為互相鄰接之浮動閘極電極 之多晶矽膜12之部分與多晶矽膜12之部分之間、並位於作 • 為拭除閘極電極之多晶矽膜15正上方之絕緣膜16、矽氧化 膜14之部分，而除去位於其他部分之絕緣膜丨6、矽氧化膜 14 〇 其次’如圖19所示，在作為浮動閘極電極之多晶矽膜12 之表面形成ΟΝΟ膜17。其次，在ONO膜17上形成作為控制 閘極電極等之多晶矽膜丨8。其次，在該多晶矽膜丨8上形成 TEOS系之矽氧化膜丨9。其次，在該矽氧化膜丨9上形成用 以形成控制閘極電極之光阻圖案（未圖示）。其次，以該光 阻圖案作為遮罩，在矽氧化膜19、多晶矽膜18及〇]^〇膜17 140636.doc 201013903 施行蝕刻，藉以如圖19所示，殘留作為控制閘極電極之多 晶石夕膜18之部分。其後’除去光阻圖案。 其次，除去位於週邊電路區域PR之矽氧化膜19之部分。 其次，如圖20所示，以矽氧化膜19作為遮罩，在作為浮動 閘極電極等之多晶矽膜12施行各向異性蝕刻，藉以在記憶 胞區域MC形成由多晶矽膜12所構成之浮動閘極電極。另 一方面，在週邊電路區域PR，除去多晶矽膜18而露出〇NO 膜17。 其次，如圖21所示，在記憶胞區域Mc之作為浮動閘極 電極之多晶矽膜12之側壁上及作為控制閘極電極之多晶矽 膜18之側壁，施行熱氧化處理，藉以形成側壁氧化膜。 其··人，以覆蓋記憶胞區域MC之多晶石夕膜12、18之方式， 在半導體基板1上形成TE0S系之矽氧化膜（未圖示）。其 人在該矽氧化膜施行回蝕處理，藉以在多晶矽膜丨2、】8 之側壁上形成作為侧牆氧化膜之碎氧化膜。 其-人，藉由熱氧化法在記憶胞區域形成閘極氧化膜 66(參照圖22)。其次，以覆蓋作為控制閘極電極之多晶矽 膜18等之方式，在半導體基板丨上形成作為輔助閘極電極 之多晶矽膜（未圖示卜其次，如圖22所示，在該多晶矽膜 施行各向異性蝕刻，藉以殘留介著矽氧化膜2〇而位於多晶 石夕膜12之側壁上及多晶;^膜18之側壁上之多晶⑪媒而除 去位於其他部分之多晶石夕膜。 其次，如圖23所示，形成覆蓋分別位於多晶矽膜12及多 晶矽膜18之兩側壁上之多晶矽膜21之部分的其中一方之多 140636.doc •10- 201013903 晶矽膜21之部分之光阻圖案22。以該光阻圖案22作為遮 罩，施行回蝕處理，藉以除去露出之另一方之多晶矽膜21 之部分而使半導體基板1之表面露出。其次，以光阻圖案 22及多晶矽膜18等作為遮罩，藉由施行離子注入，在記憶 胞區域MC形成汲極區域23等，其後，除去光阻圖案22。 其次’如圖24所示，在週邊電路區域Pr形成用以形成邏 輯閘極電極之光阻圖案24。其次’以該光阻圖案24作為遮 罩’在ΟΝΟ膜17及多晶矽膜12施行各向異性蝕刻，藉以在 週邊電路區域PR形成邏輯閘極電極25、26。其後，除去光 阻圖案24。
其次，覆蓋PMOS區域R1 ’形成露出NMOS區域之光阻 圖案（未圖示）。以該光阻圖案作為遮罩，施行離子注入， 藉以在NMOS區域形成LDD區域27a，27b(參照圖25)。其 後’除去光阻圖案。其次，如圖25所示，露出PMOS區域 R1，形成覆蓋NMOS區域R2之光阻圖案28。以該光阻圖案 28作為遮罩，施行離子注入，藉以形成LDD區域29a, 29b。其後，除去光阻圖案28。 其後，以覆蓋邏輯閘極電極25、26之方式，在半導體基 板1上形成TEOS系之石夕氧化膜（未圖示）。如圖26所示，藉 由在該矽氧化膜施行回蝕處理，藉以在邏輯閘極電極25、 26之側面上形成作為侧牆氧化膜之矽氧化膜30。其後，施 行形成源極區域及汲極區域用之離子注入，藉以如圖27所 示’形成源極區域及没極區域3 1 a〜3 1 e。另外，在此等源 極區域及沒極區域31 a〜31e ’藉由自我對準>6夕化物製程形 140636.doc 201013903 成矽化鈷等之金屬矽化物層（未圖示）。 其次，如圖28所示’以覆蓋控制閘極電極、邏輯閘極電 極25、26之方式’在半導體基板1上形成層間絕緣膜32。 在此層間絕緣膜32形成露出形成在源極區域及汲極區域 31a〜31e上之金屬矽化物層之表面之接觸孔32a，32b，32c。 其次’在該接觸孔32a，32b，32c内形成金屬插塞。以覆蓋 該金屬插塞之方式’在層間絕緣膜32上形成;s夕氧化膜33。 在該矽氧化膜33，例如藉由金屬鑲嵌法形成第丨佈線層 34a，34b，34c。其後，可藉由進一步形成層間絕緣膜等， 而形成第2佈線層或第3佈線層（均未圖示）。如此，形成快 閃記憶體之主要部。 在上述之快閃記憶體之製造方法中，在填充於元件分離 區域之溝渠10内之矽氧化膜Η中形成拭除閘極電極54。藉 此，如圖8所示，在拭除動作中，浮動閘極電極“中之電 子會向溝渠10内之拭除閘極電極54被抽出，而非由浮動閘 極電極向位於其正下方之半導體基板丨之部分被抽出。 因此’與由洋動閘極電極經由問極氧化膜向半導體基板側© 抽出電子之基板FN拭除之情形相比，可抑制閘極氧化膜之 劣化而可提高快閃記憶體之可靠性。χ，可決定閘極氧化 膜6之膜厚而不受拭除速度之限制。 又’在此㈣記憶體中，在溝渠_形成拭除閘極電極 54時’不需要新形成拭除閘極電極用之區域或空間，故可 謀求快閃記憶體之微細化。 另外，與例如在如文獻⑽6,747,31G)所提案之互相鄰 140636.doc 12 201013903 接之浮動間極電極與浮動間極電極之間之區域形成拭除閉 極電極之快閃記憶體相比，在溝渠1〇内形成拭除閉極電極 • 54時’可縮小互相鄰接之浮動間極電極與找除間極電極之 門之電谷’相應地其結果，可增大有關控制閉極電極之輕 • 纟比。其結果’可使快閃記憶體之動純持穩定。 又，所謂有關控制閉極電極之耦合比，係指以控制閘極 • 冑極與浮動閘極電極之電容cFG為首，對浮動閘極電極與 '· +導體基板之電容、浮動閉極電極與源極區域或沒極區域 之電容、浮動間極電極與拭除閘極電極之電容、浮動問極 電極與輔助閘極電極之電容等合計之全部電容之電 之比率。 又’在上述文獻所提案之快閃記憶體中，由於在源極區 域上形成該種拭除閘極電極，故欲減低源極區域之電阻有 其極限。對此’在本快閃記憶體中，在溝渠1〇内之矽氧化 膜11中形成拭除閘極電極54時，可在含源極區域之特定導 • 冑狀雜質區域（源極區域及沒極區域3la〜3le)之表面形成 金屬矽化物層而可謀求電阻之減低。 另外，在上述文獻所提案之快閃記憶體中，由於將特定 電壓施加至拭除閘極電極，故有必要確保拭除間極電極與 源極區域之耐壓。對此，在本快閃記憶體中，在溝渠内之 石夕氧化膜11中形成拭除閘極電極時，已無必要考慮該種拭 除閘極電極與源極區域之耐壓。 又，在上述之快閃記憶體之製造方法中，在浮動閘極電 極51及控制閘極電極52的其中一方之側面形成辅助閉極電 140636.doc -13- 201013903 極53、。藉此’如圖7所示，在寫入動作中，可利用源極側 注入進行貧訊之寫入。其結果，可望提高寫入效率，並縮 短寫入時間。 而’位於浮動閘極電極51與半導體基板1之間之閘極氧 化膜6之膜厚u、週邊電路區域pR之電晶體之閘極氧化膜6 之膜厚t3、t4係形成相同之膜厚（參照圖28)。在本快閃記 憶體中’利用源極側注入施行寫入，使浮動閑極電極51正 下方之閘極氧化膜6之膜厚與週邊電路區域PR之電晶體 之閘極氧化膜6相同’即使形成為較厚之媒厚〇、t4，對動 作之影響也較少。另一方面，補助閘極電極53與半導體基 板1之間之閘極氧化膜66(參照圖22)之膜厚^係形成為比浮 動閘極電極51正下方之閘極氧化膜6之膜厚u更薄之膜厚。 變形例 在上述之快閃記憶體中，作為覆蓋拭除閘極電極W之絕 緣膜16’雖列舉TEOS系之矽氧化膜為例加以說明，但也 可使矽氮化膜介在拭除閘極電極54與矽氧化膜14之間。 此情形，首先，在圖17所示之步驟形成絕緣膜16之前， 如圖29所不’以覆蓋拭除閘極電極之多晶梦膜15之上面與 作為浮動閘極電極之多晶矽膜12之方式形成矽氮化膜41。 其次，以覆蓋該矽氮化膜41之方式形成作為絕緣臈16之矽 氧化膜。其次，如圖3G所示’殘留位於作為互相鄰接之浮 動閘極電極之多晶矽膜12之部分與多晶矽膜12之部分之 間、且位於作為拭除間極電極之多晶矽膜15之正上方之矽 氧化膜14 '絕緣膜16之部分與矽氮化膜41之部分而除去 140636.doc •14- 201013903 位於其他部分之矽氧化膜14、絕緣膜16之部分與矽氮化膜 41之部分。 、 其後，如圖31所示，使0N0膜17介在作為浮動閘極電極 • 之多晶矽膜12上而形成作為控制閘極電極之多晶矽膜18。 • 在該多晶矽膜18上形成矽氧化膜19，而可藉由特定之照相 製版與蝕刻形成控制閘極電極。 ' 依據此構造，可獲得如下之效果。首先，作為快閃記憶 .籲體，著目艮於控帝J閘極電極52時，若浮動閘極電 極5 1與控制 閘極電極52之電容越大，則耦合比增大而提高寫入動作特 性。為增大其電容而欲增加浮動閘極電極5丨與控制閘極電 極52之對向面積，則只要增多形成在作為拭除閘極電極之 多晶矽膜15上之矽氧化膜14之蝕刻量而薄化多晶矽膜15上 之石夕氧化膜14之厚度即可（參照圖ι8)。 但，在該矽氧化膜14中，在位於未形成有作為控制閘極 電極之多晶矽膜18之區域之矽氧化膜14之部分將作為浮 Φ 動閘極電極之多晶矽臈12圖案化後，會因為在該多晶矽臈 12及作為控制閘極電極之多晶矽膜18之侧壁上形成作為側 牆氧化膜之矽氧化膜20之際（參照圖21)之過份蝕刻，而有 被過度蝕刻之虞。此時，若矽氧化膜14之膜厚較薄，作為 拭除閘極電極之多晶矽膜15之表面恐會有露出之可能性。 在有關變形例之快閃記憶體中，如圖32所示，在作為拭 除閘極電極之多晶矽膜15之表面上形成蝕刻特性異於矽氧 化膜14之矽氮化膜41時，即使矽氧化膜14較薄，也可阻止 多晶矽膜15之表面露出。藉此，在形成輔助閘極電極之際 I40636.doc 15 201013903 之多晶㈣21之_處理（參照圖22)、及多w助之除 去（參照®23)之際，可確實地防止作為拭除閘極電極之多 晶石夕膜15之部分被敍刻而導致拭除閉極電極之斷線。 又’在作為栻除問極電極之多晶⑦膜15之表面上形成石夕 氮化膜41時’可行地抑制由於在作為浮動_電極之多 日日石夕膜12之側壁上及作為控制閉極電極之多晶石夕膜工8之側 壁上形成侧壁氧化膜42之際之熱氧化處理（參照圖21)，而 使作為拭除閘極電極之多晶矽膜〗5之部分受到氧化。 另外，包含有關變形例之快閃記憶體在内，在本快閃記 憶體中、’藉由在溝渠_之較深之位置形成拭除閑極電極 51，可增多作為拭除閘極電極之多晶石夕膜】$之回餘量增 加浮動閘極電極51與控·極電極52之對向面積而可確^ 電容，提高動作特性》 ” 又，著眼於拭除閘極電極54時，拭除間極電極^與浮動 閘極電極5i之電容較小可使對全部電容之輕合比變^而提 高拭除動作特性。 在上述之快閃記憶體中，如圖33所示，在矽氧化膜u 成用以形成拭除閘極電極之開口部13之際，首先，藉由乾 式姓刻，以作為浮動閘極電極之多晶石夕膜12作為遮罩，^ 石夕氧化膜11施行各向異性钱刻而形成開口部。其次，藉由 施行濕式餘刻，在橫方向姓刻石夕氧化膜㈣形成作為浮動 閘極電極之多晶石夕膜12與作為拭除閘極電極之多晶石夕膜15 對向之部分而形成開口部13。 藉此’在開口部13中’不依存於乾式敍刻之誤差，可藉 140636.doc .16· 201013903 由濕式蝕刻量之控制（箭號）’高精度而穩定地形成對向之 部分。其結果，如圖34所示，可縮小拭除閘極電極54與浮 動閘極電極5 1之電容C而可縮小對全部電容之拭除閘極電 極之耦合比，並可抑制該耦合比之誤差，而可提高栻除動 作特性。 實施型態2 在此’說明有關不包含辅助閘極電極之NOR型快閃記憶 體。此快閃記憶體除了不包含輔助閘極電極之點以外，具 有實質上與前述之快閃記憶體之構造相同之構造。 如圖35、圖36、圖37及圖38所示，在半導體基板1之主 表面，形成互相隔著間隔之元件分離區域61。在元件分離 區域61與元件分離區域61所夾持之半導體基板之區域形成 元件形成£域。在元件分離區域61中，於形成於半導體基 板1之特定深度之溝渠1〇填充有矽氧化膜U。在該矽氧化 膜11之内部形成拭除閘極電極54。 在元件形成區域上，介著閘極氧化膜6形成浮動閘極電 極51。在浮動閘極電極51上，介著〇>1〇膜17形成控制閘極 電極52。在浮動閘極電極51之表面，形成矽氧化膜抖，在 鄰接之浮動閘極電極5 1與浮動閘極電極5 i之間，以覆蓋拭 除閘極電極54之方式形成矽氧化膜14。控制閘柽電極52係 形成於與元件分離區域61延伸之方向交叉之方向。 夾著浮動閘極電極51及控制閘極電極52而在位於兩側部 之元件形成區域中，於其中一方區域形成源極區域62，於 另方區域形成汲極區域63。在源極區域62，經由源極接 140636.doc •17· 201013903 觸部64連接源極線56。在汲極區域63，經由汲極接觸部“ 連接位元線55。 其次’說明有關上述之快閃記憶體之動作。如圖39所 示，首先，在寫入動作中，將0 v施加至半導體基板，將 9.5 V施加至所選擇之胞之控制閘極電極，將〇、施加至源 極線（SL)，將4 V施加至位元線（BL)，將〇 v施加至拭除閘 極電極（EG)時，可將作為資訊之電子儲存於浮動閘極電極 (通道熱電子）。 其次，在拭除動作中，將0V施加至半導體基板，將〇v 施加至所選擇之胞之控制閘極電極，使源極線（SL)及位元 線（BL)開路，將12 V施加至拭除閘極電極（EG)時，浮動閘 極電極51中之電子會被抽出至形成於元件分離區域61之矽 氧化膜11中之拭除閘極電極54(參照圖36)。 而，藉由將〇 v施加至半導體基板，將5 6 v施加至所選 擇之胞之控制閘極電極，將〇 v施加至源極線（SL)，將〇7 v 施加至位元線（BL)，將〇 v施加至拭除閘極電極（EG)，判 斷是否通電流而施行讀出動作。 在上述之快閃記憶體中，與前述之快閃記憶體同樣地， 在拭除動作中，儲存於浮動閘極電極51中之電子會被抽出 至埋入於填充在溝渠10内之矽氧化膜11内部之拭除閘極電 極54。藉此，相較於使儲存於浮動閘極電極之電子經由位 於浮動閘極電極正下方之閘極氧化膜被抽出至半導體基板 之基板FN拭除方式，可抑制閘極氧化膜之劣化而可謀求快 閃記憶趙之長壽命化。χ，在溝渠1〇内形成拭除問極電極 I40636.doc 201013903 54時，不需要新形成拭除閘極電極用之區域或空間，故可 謀求快閃記憶體之微細化。 又’在本快閃記憶體中’也與前述之快閃記憶體同樣 地，也可以覆蓋作為拭除閘極電極之多晶矽膜之上面之方 . 式形成矽氮化膜。形成此種矽氮化膜時，在形成輔助閘極 電極之際之多晶矽膜21之蝕刻處理（圖22)、及多晶矽膜21 . 之除去（圖23)之際，可確實地防止作為拭除閘極電極之多 籲 晶矽膜15之部分被蝕刻，導致拭除閘極電極之斷線。又， "I確實地抑制由於在作為浮動閘極電極之多晶石夕膜丨2之側 壁上及作為控制閘極電極之多晶矽膜丨8之側壁上形成側壁 氧化膜42之際之熱氧化處理，而使作為拭除閘極電極之多 晶矽膜15之部分受到氧化。 實施型態3 在此，說明有關NAND型快閃記憶體。如圖4〇、圖41、 圖42及圖43所示，在半導體基板丨之主表面，形成互相隔 '# 著間隔之元件分離區域61。在元件分離區域61與元件分離 區域61所夾持之半導體基板之區域形成元件形成區域。在 元件分離區域61中，於形成於半導體基板丨之特定深度之 溝渠10填充有矽氧化膜^。在該矽氧化膜〗〗之内部形成拭 除閘極電極54。 以橫過元件形成區域之方式在元件分離區域61延伸之方 向隔著間隔开> 成2個選擇閘極電極57。在該2個選擇閘極電 極57所夾持之區域中，在元件分離區域“延伸之方向上隔 著間隔形成複數個浮動閘極電極51。在各浮動閘極電極51 140636.doc -19- 201013903 上，介著GN⑽17形成在與元件分㈣域61延伸之方向交 又之方向上延伸之控制閘極電極52。 在鄰接__極電極52延伸之方向之浮動閘極電極51 與洋動閘極電極51之間，形成位於浮動閘極電極51之表面 上之石夕氧化膜u、與覆蓋拭耗極電極54之#氧化膜⑷ 對-個選擇閘極電極57,在與另—個選擇閘極電極57所 在之侧相反側之元件形成區域’形成源極區域62。對另一 個選擇閘極電極57，在與一個選擇 閘極電極5 7所在之側相 反側之元件形成區域’形成汲極區域63。在源極區域62， 經由源極接觸部64連接源極線56。在汲極區域63，經由汲 極接觸部65連接位元線55。 其次，說明有關上述之快閃記憶體之動作。如圖料所 示，首先，在寫入動作中，將1〇 v施加至一個選擇閘極電 極，將〇 v施加至另—個選擇閘極電極，將〇 v施加至半導 體基板，將20 V施加至所選擇之胞之控制閘極電極，將ι〇ν 施加至另一之控制閘極電極，將〇 v施加至源極線， 將0 V施加至位元線（BL)，將0 v施加至拭除閘極電極（EG) 時，可將作為資訊之電子由半導體基板儲存於浮動閘極電 極0 其次，在拭除動作中，將丨〇 V施加至一個選擇閘極電 極，將0 V施加至另一個選擇閘極電極，將〇 V施加至所選 擇之胞之控制閘極電極，將10 V施加至另一控制閘極電 極，使源極線（SL)及位元線（BL)開路，將12 V施加至拭除 閘極電極（EG)時，浮動閘極電極51中之電子會被抽出至形 140636.doc -20- 201013903 之拭除閘極電極 成於元㈣離區域61之石夕氧化臈"中 54(參照圖40)。 而藉由將5 V施加至—個選擇閑極電極，將^ v施加至 2個選擇閘極電極’將Q v施加至所選擇之胞之控制間 玉電極’將5 V施加至另-控制閘極電極，將0 V施加至源 Κ Μ以V施加至位元線（叫’將〇 V施加至拭除間 極電極_，判斷是否通電流而施行讀出動作。
在上述之快閃記憶體中，與實施型態1所說明之快閃記 憶體同樣地’在拭除動作中，儲存於浮㈣極電極51中之 電子會被抽出至形成於填充在溝渠1G内之碎氧化膜u内部 Μ㈣極電極54 °藉此’與料於浮動閘極電極之電 子’經由位於浮動閘極電極正下方之閘極氧化膜被抽出之 基板FN拭除相比，可抑制閘極氧化膜之劣化而可謀求快閃 記憶體之長壽命化。又’在溝渠_形成拭除閘極電極54 時不需要新开> 成拭除閘極電極用之區域或空間，故可謀 求快閃記憶體之微細化。 另外，在本快閃記憶體中，也可利用覆蓋作為拭除閘極 電極之多晶矽膜之上面之方式形成矽氮化膜。形成此種矽 氮化膜時，在形成輔助閘極電極之際之多晶矽膜21之蝕刻 處理（圖22)、及多晶矽膜21之除去（圖23)之際，可確實地 防止作為拭除閘極電極之多晶矽膜15之部分被蝕刻，導致 拭除閘極電極之斷線。又，可確實地抑制由於在作為浮動 閘極電極之多晶矽膜12之側壁上及作為控制閘極電極之多 晶石夕膜18之侧壁上形成側壁氧化膜42之際之熱氧化處理， 140636.doc •21· 201013903 而使作為拭除閘極電極之多晶矽膜15之部分受到氧化。 本次所揭示之實施型態僅係例示，而不應受此限制。本 發明之範圍係由申請專利範圍所揭示而非在於上述說明之 範圍，且包含與申請專利範圍均等之意義及範圍内之所$ 之變更。 【圖式簡單說明】 圖1係有關本發明之實施型態〗之快閃記憶體之記憶胞之 電路圖； 圖2係表示在同實施型態中，記憶胞之元件分離區域與 控制閘極電極等之配置關係之部分平面圖； 圖3係表示在同實施型態中，記憶胞之位元線與源極線 之配置關係之部分平面圖； 圖4係在同貫施型態中，圖2所示之剖面線之部分 刮面圖； π 圖5係表示在同實施型態中，圖2所示之剖面線之剖 面構造之部分模式圖； 圖6係表示在同實施型態中，說明快閃記憶體之寫入、 拭除及讀出動作用之各部與施加之電壓之圖； 圖7係說明在同實施型態中，快閃記憶體之寫入動作用 之剖面模式圖； 圖8係說明在同實施型態中，快閃記憶體之拭除動作用 之剖面模式圖； 圖9係表示在同實施型態中，快閃記憶體之製造方法之 一步驟之剖面圖； 140636.doc -22- 201013903 圖10係表示在同實施型態中，圖9所示之步驟後所施行 之步驟之剖面圖； 之步驟之剖面圖； 圖12係表示在同實施型態中 之步驟之剖面圖； 圖13係表示在同實施型態中 之步驟之剖面圖； 圖14係表示在同實施型態中 之步驟之剖面圖； 圖丨5係表示在同實施型態中 之步驟之剖面圖； 圖1 6係表示在同實施型態中 之步驟之剖面圖； 圖17係表示在同實施型態中 之步驟之剖面圖； 圖11係表示在同實施型態中’圖10所示之步驟後所施行 ® 11所後所施行
圖12所示之步驟後所施行 圖13所示之步騍後所施行 圖14所示之步驟後所施行 圖15所示之步驟後所施行 圖16所示之步驟後所施行 圖17所示之步驟後所施行 圖丨8係表示在同實施型態中 之步驟之剖面圖； 圖19係表示在同實施型態中 之步驟之剖面圖； 圖20係表示在同實施型態中 之步驟之剖面圖； 圖21係表示在同實施型態中 之步驟之剖面圖； 圖18所示之步驟後所施行 圖19所不之步驟後所施行 ，圖2〇所示之步驟後所施行 ,4〇636.d〇c •23· 201013903 =表示在同實施型態中’圖21所示之步驟後所施行 之步驟之剖面圖； 圖23係表示在同實施型態中 之步驟之剖面圖； 圖24係表示在同實施型態中 之步驟之剖面圖； 圖25係表示在同實施型態中 之步驟之剖面圖； 圖26係表示在同實施型態中 之步驟之剖面圖； 圖27係表示在同實施型態中 之步驟之剖面圖； 圖28係表示在同實施型態中 之步驟之剖面圖； 圖29係表示在同實施型態中 之製造方法之一步驟之剖面圖 圖30係表示在同實施型態中 之步驟之剖面圖； 圖3 1係表示在同實施型態中 之步驟之剖面圖； 圖22所示之步驟後所施行 圖23所示之步驟後所施行 圖24所不之步驟後所施行 圖2 5所示之步驟後所施行 圖26所示之步驟後所施行 圖27所示之步驟後所施行 有關變形例之半導體裝置 圖29所示之步驟後所施行 圖3 0所示之步驟後所施行 圖32係在同實施型態中，圖21所示之步驟之對應於圖2 所不之剖面線ΧΧΧΗ-ΧΧΧΗ之部分剖面圖； 圖33係在同實施型態中，說明浮動閘極電極與拭除閘極 電極之電容用之第i部分剖面圖； 14〇636.doc -24- 201013903 圖34係在同實施型態中，說明浮動閘極電極與拭除閘極 電極之電容用之第2部分剖面圖； 圖35係表示本發明之實施型態2之快閃記憶體之記憶胞 之兀件分離區域與控制閘極電極等之配置關係之部分平面 固 · . 園， 圖36係表示在同實施型態中，記憶胞之位元線與源極線 • 之配置關係之部分平面圖； •0 圖37係在同實施型態中，圖35所示之剖面線χχχνιι_ XXXVII之部分剖面圖； 圖38係表示在同實施型態中，圖35所示之剖面線 ΧΧΧνΐΙΙ-ΧχχνιΙΙ之剖面構造之部分模式圖； 圖39係表不在同實施型態中’說明快閃記憶體之寫入、 拭除及讀出動作用之各部與施加之電壓之圖； 圖40係表示本發明之實施型態3之快閃記憶體之記憶胞之 元件分離區域與控制閘極電極等之配置關係之部分平面圖； 圖41係表示在同實施型態中’記憶胞之位元線與源極線 之配置關係之部分平面圖； 圖42係在同實施型態中’圖4〇所示之剖面線XLII_xLII 之部分剖面圖； 圖43係表示在同實施型態中’圖4〇所示之剖面線XLIII_ XLIII之剖面構造之部分模式圖；及 圖44係表示在同實施型態中，說明快閃記憶體之寫入、 拭除及讀出動作用之各部與施加之電壓之圖。 【主要元件符號說明】 140636.doc -25- 201013903 1 半導體基板 2 埋入N型阱 3 P型阱 4 N型阱 5 P型阱 6 閘極氧化膜 7 非晶質矽膜 8 矽氮化膜 9 光阻圖案 10 溝渠 11 矽氧化膜 12 多晶矽膜 13 開口部 14 矽氧化膜 15 多晶矽膜 16 絕緣膜 17 ΟΝΟ膜 18 多晶矽膜 19 矽氧化膜 20 矽氧化膜 21 多晶矽膜 22 光阻圖案 23 >及極區域 24 光阻圖案 140636.doc -26- 201013903
25 邏輯閘極電極 26 邏輯閘極電極 27a, 27b LDD區域 28 光阻圖案 29a, 29b LDD區域 30 矽氧化膜 3 la〜31e 源極區域及〉及極區域 32 層間絕緣膜 33 矽氧化膜 34a, 34b, 34c 第1佈線層 41 矽氮化膜 51 浮動閘極電極 52 控制閘極電極 53 輔助閘極電極 54 拭除閘極電極 55 位元線 56 源極線 57 選擇閘極電極 61 元件分離區域 62 源極區域 63 汲極區域 64 源極接觸部 65 汲極接觸部 140636.doc •27-

Claims (1)

  1. 201013903 七、申請專利範圍： L 一種半導體記憶裝置，其係包含： 第1元件分離區域及第2元件分離區域，其係在具有主 表面之半導體基板之第1區域，分別於第1方向延伸，且 隔著間隔形成於與前述第1方向交又之第2方向； 浮動閘極電極，其係介著第1絕緣膜而形成於前述第J 疋件分離區域與前述第2元件分離區域所夾持之前述半 導體基板之元件形成區域之特定區域上； 控制間極電極，其係於前述第2方向延伸，介著含有 夕氧化膜與#氮化膜之積層臈而形成於前述浮動閉極 極上； ％ 特疋導電型之一對雜質區域，其係形成在夾著前述浮 動閘極電極及前述控㈣極電極而分靠於兩側部 述元件形成區域，·及 則 拭除閘極電極’其係以埋入前述元件分離區域之内 φ 之態樣沿著前述第1方向形成。 2·如請求们之半導體記憶裝置，其中在前述元 域，於前料㈣基板形成衫深度之溝渠，對前述^ f填充分離絕賴，在前述分離絕緣卿成開π部，在 月1J述開口部形成前述找除 . …W除閘極電極’在前述拭除閘極電 和之上面上形成第2絕緣臈。 3.如請求項1或2之半導體汴，降姑班 #丄 係含有·· +導體6己憶裝置，其中前述第2絕緣膜 形成於前述拭除閑極電極之至少前述上面之妙氣化 140636.doc 201013903 膜，及 形成於前述矽氮化膜上之矽氧化膜。 4. 如請求項1至3中任一項之半導體記憶裝置，其中在一對 之前述雜質區域之至少一方形成金屬矽化物層。 5. 如請求項1至4中任一項之半導體記憶裝置，其中在各胞 設有接觸部，其係電性連接於一對之前述雜質區域的其 中一方之雜質區域。 6. 如請求項1至5中任一項之半導體記憶裝置，其中包含存 取閘極電極，其係沿著前述第2方向形成在已積層之前 述浮動閘極電極及前述控制閘極電極之兩側面的其中一 方之側面上。 如請求項6之半導體記憶裝置，其中具有週邊電路部， 其係含有形成在前述半導體基板之異於前述第丨區域之 第2區域之電晶體，且 形成在前述浮動閘極電極與前述半導體基板間之前述 第1絕緣狀膜厚、與前料緣膜之膜厚 係設定為相同之膜厚。 8.如請求項1至5中任一項之半導體記憶裝 第1選擇閘極電極，其係於前述第2方向延伸，以橫& 前述元件形成區域之方式形成；及 、 第2選擇閘極電極，其係於前述第π向上與前述第 選擇閘極電極隔著特定距離’於前述第2方向延伸而I 橫過前述元件形成區域之方式形成，·且 * 前述浮動閘極電極係在位於前述第丨選擇閘極電㈣ 140636.doc 201013903 前述第2選擇閘極電極之間之區域内，於前述第1方向隔 著間隔形成複數個， 前述控制閘極電極係針對複數個前述浮動閘極電極之 各個，介著前述第2絕緣膜而形成於前述浮動閘極電極 上， 一對之前述雜質區域的其中一方之雜質區域，係針對 前述第1選擇閘極電極而形成於與前述第2選擇閘極電極 所在之側相反之側， 一對之前述雜質區域的其中另—方之雜f區域，係針 對前述第2選擇閘極電極而形成於與前述第i選擇閉極電 極所在之側相反之側。
    140636.doc
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