TWI646588B - 形成低高度分離閘記憶體單元之方法 - Google Patents

形成低高度分離閘記憶體單元之方法 Download PDF

Info

Publication number
TWI646588B
TWI646588B TW106120590A TW106120590A TWI646588B TW I646588 B TWI646588 B TW I646588B TW 106120590 A TW106120590 A TW 106120590A TW 106120590 A TW106120590 A TW 106120590A TW I646588 B TWI646588 B TW I646588B
Authority
TW
Taiwan
Prior art keywords
block
insulating layer
conductive
forming
conductive material
Prior art date
Application number
TW106120590A
Other languages
English (en)
Other versions
TW201806009A (zh
Inventor
堅昇 蘇
楊正威
吳滿堂
陳俊明
曉萬 陳
恩漢 杜
Original Assignee
超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 超捷公司 filed Critical 超捷公司
Publication of TW201806009A publication Critical patent/TW201806009A/zh
Application granted granted Critical
Publication of TWI646588B publication Critical patent/TWI646588B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種形成一記憶體裝置之方法，該方法包括：形成一第一絕緣層於該半導體基材上；形成一導電材料層於該第一絕緣層上；形成一絕緣區塊於該導電材料層上；沿著該絕緣區塊之一側表面及於該導電材料層上形成一絕緣間隔物；蝕刻該導電材料層以形成該導電材料之一區塊，該區塊直接設置於該絕緣區塊及該絕緣間隔物下方；移除該絕緣間隔物；形成一第二絕緣層，其具有一第一部分及一第二部分，該第一部分包覆圍繞該導電材料之該區塊之一經暴露上邊緣，該第二部分設置於該基材上方之該第一絕緣層之一第一部分上；及形成一導電區塊，其係藉由該第二絕緣層與該導電材料之該區塊絕緣並藉由該第一絕緣層及該第二絕緣層與該基材絕緣。

Description

形成低高度分離閘記憶體單元之方法 相關申請案
本申請案主張於2016年8月8日申請之美國專利臨時申請案第62/372,247號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體單元，且更具體地係關於一種形成此類單元之方法。
分離閘型記憶體單元陣列係習知。舉例而言，為了所有目的而以引用方式併入本文中的美國專利第5,029,130號揭示一分離閘記憶體單元及其形成，該形成包括形成下列：源極區及汲極區於基材中，源極區與汲極區之間具一通道區；一浮閘，其於該通道區之一部分上方；及控制閘，其於該通道區之另一部分上方，其中該控制閘向上延伸於該浮閘上方。
亦已知在相同於分離閘型記憶體單元陣列的晶圓上形成邏輯裝置。請見例如美國專利第9,276,005號，其係為了所有目的而以引用方式併入本文中。然而，隨著裝置臨界尺寸縮小，變得更難以縮小分離閘記憶體單元的高度以匹配邏輯裝置的高度，尤其是對於其中控制閘向上延伸於浮閘上方的那些記憶體單元組態。存在進一步需 求減小記憶體單元的高度以更佳地匹配邏輯裝置的低輪廓，以容納用於具緊密設計規範之記憶體陣列及邏輯裝置之多個金屬線。
藉由一種形成一記憶體裝置之方法解決前述之問題及需求，該方法包括：形成一第一絕緣層於該半導體基材上；形成一層導電材料於該第一絕緣層上；形成一絕緣區塊於該層導電材料上；沿著該絕緣區塊之一側表面及於該層導電材料上形成一絕緣間隔物；蝕刻該層導電材料以形成該導電材料之一區塊，該區塊直接設置於該絕緣區塊及該絕緣間隔物下方；移除該絕緣間隔物，使該導電材料之該區塊之一頂部表面之一部分及該區塊之一上邊緣經暴露；形成一第二絕緣層，其具有一第一部分及一第二部分，該第一部分包覆圍繞該導電材料之該區塊之該經暴露上邊緣，該第二部分設置於該第一絕緣層之一第一部分上且側向相鄰於該導電材料之該區塊；形成一導電區塊，其具有一第一部分及一第二部分，該第一部分設置於該第二絕緣層第二部分及該第一絕緣層上方，該第二部分向上延伸於該導電材料之該區塊上方，其中該導電區塊第一部分側向相鄰於該導電材料之該區塊且與其絕緣，且其中該導電區塊沿該第二絕緣層之該第一部分延伸；及形成間隔開之源極區及汲極區於該半導體基材中，該等源極區及汲極區間延伸有一通道區，其中該導電材料之該區塊設置於該通道區之一第一部分及該源極區上方，且其中該導電區塊之該第一部分設置於該通道區之一第二部分上方且藉由該第一絕緣層及該第二絕緣層與該通道區之該第二部分絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧晶圓半導體基材
12‧‧‧氧化物
14‧‧‧多晶矽層/多晶矽區塊
16‧‧‧硬遮罩層/硬遮罩氧化物層/硬遮罩區塊/硬遮罩氧化物區塊
18‧‧‧光阻
20‧‧‧氮化物間隔物
22‧‧‧字線側
24‧‧‧源極線側
26‧‧‧光阻
28‧‧‧源極區
30‧‧‧光阻
32‧‧‧氧化物層
34‧‧‧穿隧氧化物層
36‧‧‧多晶矽層/多晶矽區塊
38‧‧‧光阻
40‧‧‧絕緣間隔物/LDD間隔物
42‧‧‧汲極區
44‧‧‧通道區
50‧‧‧邏輯裝置
52‧‧‧邏輯閘
54‧‧‧絕緣層
56‧‧‧邏輯源極區
58‧‧‧邏輯汲極區
60‧‧‧ILD絕緣
62‧‧‧通道區
圖1至圖18係側視截面圖，其等繪示形成本發明之記憶體單元的步驟。
本發明係一用於形成一記憶體陣列之新技術，其顯著減小記憶體單元之高度。此技術維持控制閘之包覆圍繞(即，控制閘仍然向上延伸於浮閘上方，包覆圍繞浮閘之一隅角邊緣以達高抹除效率)及相對於穿隧氧化物之一較厚的控制閘氧化物，以使可施加一較高的電壓至控制閘以達較佳的抹除效能。
圖1至圖18繪示形成記憶體陣列於一基材上之步驟，該基材上亦形成有一邏輯裝置。雖然圖示一個記憶體單元，但應瞭解，此類記憶體單元之陣列係形成於同一基材上。程序始於形成於一晶圓半導體基材10上的一層氧化物12(FG氧化物，如二氧化矽)及形成於氧化物12上的一多晶矽層14(FG多晶矽)，如圖1所示。接著執行多晶矽植入及退火。氧化物12可係大約90Å厚，而該多晶矽層14可係大約200至300Å厚(此顯著薄於一習用浮閘多晶矽層)。該薄的多晶矽層14不但使單元高度減小，亦改善字線-浮閘之耦合效率。
形成絕緣材料之一硬遮罩層16(HM)於多晶矽層14上，如圖2所示。較佳地硬遮罩層16係氧化物，例如TEOS、HTO、或其他類型的CVD氧化物。退火HTO(例如處於1000C達30至60秒的 RTA)係較佳，因其在稍後的BOE或DHF清潔步驟的氧化蝕刻速率較低。硬遮罩氧化物厚度可係約200至300Å。目標是使最終單元高度和形成於同一晶圓基材上的核心邏輯閘相同。
接著執行一光微影術遮罩程序(即，沉積光阻18、使用遮罩選擇性地暴露、再選擇性地蝕刻掉，使下伏材料之部分(在此例中係硬遮罩氧化物層16)暴露)。使用各向異性氧化物蝕刻來蝕刻硬遮罩氧化物層16之經暴露部分，留下硬遮罩氧化物層16之一區塊，如圖3所示。
在移除光阻18後，接著於結構上方形成一層適形氮化物，如圖4所示。執行各向異性蝕刻來移除該氮化物層除了沿著硬遮罩區塊16之側的氮化物之間隔物，如圖5所示。在所屬技術領域中，間隔物的形成係眾所周知，且涉及在一結構的輪廓上方沉積一材料，隨後則是一非等向性蝕刻程序，藉此自結構的水平表面移除該材料，而該材料在該結構之垂直定向的表面上大半保持完整(常具有一圓形上部表面)。接著執行多晶矽蝕刻(各向異性)來移除多晶矽層14未受氮化物間隔物20及硬遮罩區塊16保護的部分，留下多晶矽層14之一區塊，如圖6所示。多晶矽區塊14之一側上的區域在本文中稱為字線側22，而在多晶矽區塊14之相對側上區域在本文中稱為源極線側24。
接著在使源極線側24暴露的同時，使用遮罩程序來於多晶矽區塊14之字線側22上及硬遮罩區塊16之一部分上方(較佳地亦及基材10之周邊區域)形成光阻26。接著執行源極線植入以將基 材10植入結構之源極線側24上，如圖7所示。將光阻26移除，並將結構退火，以結束源極區28(源極線SL)之形成，如圖8所示。應注意，源極線之形成可以可替代地在程序流程中之稍後執行(例如，在圖15所示之多晶矽遮罩之後)以微調源極線接合。
接著在使結構之字線側22暴露的同時，使用遮罩程序來於結構之源極線側24上及硬遮罩氧化物區塊16之一部分上方(較佳地亦及周邊區域)形成光阻30。接著執行植入以將基材植入結構之字線側22上，如圖9所示。此植入的目的是用於控制閘之臨限電壓。
在移除光阻30之後，使用氧化程序以將多晶矽區塊14之經暴露側壁氧化，形成較佳具有厚度介於10至30Å之間之薄氧化物層32，如圖10所示。在圖式中圖示於多晶矽區塊14之左側上的氧化物層32將提供字線至浮閘之較佳的絕緣。接著使用氮化物蝕刻來移除氮化物間隔物20，如圖11所繪示。這使硬遮罩氧化物區塊16設置於多晶矽區塊14上方，其中硬遮罩氧化物區塊16具有小於多晶矽區塊14之寬度(即，部分之多晶矽區塊14延伸超出硬遮罩氧化物區塊16之兩側)，這允許控制閘之形成包覆圍繞多晶矽區塊14之經暴露隅角之一。可藉由例如(以例如熱磷酸)濕蝕刻來移除氮化物間隔物20。氧化物至氧化物蝕刻選擇性非常高，通常>100：1。這意味著在移除氮化物間隔物期間的氧化物損失將非常小。基材10之字線側22上剩餘的氧化物12將保留在該矽基材上，以使此處之總體厚度將超過下個步驟中所形成之穿隧氧化物的厚度。在此時，氧化物12較佳係約50Å厚。
將穿隧氧化物層34(例如，藉由HTO沉積)形成於整個結構上，如圖12所示。具體而言，將穿隧氧化物層34形成於多晶矽區塊14之經暴露隅角上、硬遮罩氧化物區塊16之側及頂部上、及氧化物12上(即，其加厚基材表面之字線側22上之完全氧化物)。舉例而言，若穿隧氧化物係約略120Å厚且剩餘的氧化物12係約略50Å厚，則基材之字線側22上之完全氧化物係約略170Å厚。使基材之字線側22上之完全氧化物厚於多晶矽區塊14之隅角處的穿隧氧化物層34允許在抹除操作期間對字線施加較高的電壓。
沉積多晶矽層36於結構上方，後續接著多晶矽植入及退火，如圖13所示。執行多晶矽化學機械研磨(CMP)以將多晶矽層36之上表面平面化至與硬遮罩氧化物區塊16之上表面大致平整，如圖14所示。執行遮罩步驟以形成光阻38於結構之字線側22上之多晶矽層36的部分上方。接著執行多晶矽蝕刻以移除多晶矽層36之經暴露部分(即，自結構之源極線側24移除多晶矽層36之部分)、周邊區域、及結構之字線側22的一部分，留下多晶矽36層將作為控制閘(亦稱為字線WL)的一區塊，如圖15所示。此多晶矽蝕刻界定控制閘(字線閘)之側向邊緣。在移除光阻38之後，沉積並蝕刻絕緣材料以沿著多晶矽區塊36、硬遮罩氧化物區塊16、及穿隧氧化物層34之經暴露側形成絕緣間隔物40(即，LDD間隔物)，如圖16所示。LDD間隔物較佳係氧化物/氮化物、或氧化物/氮化物/氧化物之複合間隔物。接著執行植入程序以相鄰於多晶矽區塊36形成汲極區42(亦稱為位元線區BL)於基材中，如圖17所示。
記憶體單元之最終經減小高度之目標係與邏輯區中之邏輯閘的高度相同，以使在記憶體單元及邏輯裝置二者上方之ILD絕緣低輪廓平面化可更容易達成。具體而言，將邏輯裝置50形成於同一基材之一不同區中，如圖18所示。各邏輯裝置50具有以絕緣層54自基材10絕緣之導電邏輯閘52，以及形成於基材中邏輯閘52之兩側上的邏輯源極區56及邏輯汲極區58。可使用與用來形成多晶矽區塊36相同的多晶矽沉積或不同的多晶矽沉積來形成邏輯閘52。可使用與用來形成記憶體單元之氧化物層相同或不同的氧化物沉積來形成絕緣層54。可藉由與用來形成汲極區42相同或不同的植入來形成邏輯源極區56/邏輯汲極區58。將ILD絕緣60形成於結構上方、再接著平面化，如圖18所示。接著執行熟知的後端處理以穿過ILD絕緣形成接觸件、金屬、及通孔以製造必需的閘極、源極、及/或汲極電氣連接。可能需要額外的遮罩步驟以覆蓋並保護記憶體陣列不受金屬CMP之可能的損傷。
如圖18所示，最終記憶體單元結構包括形成於基材10中的源極區28及汲極區42，該源極區與該汲極區之間延伸有一通道區44。將一浮閘(對應多晶矽區塊14)設置於通道區之一第一部分及源極區28之一部分上方且與該第一部分絕緣(以用於控制其導電性)及與該部分絕緣。控制閘包括一下部分及一上部分，該下部分設置於通道區之一第二部分上方且與其絕緣(以用於控制其導電性)，該上部分向上延伸於浮閘上方(即，包覆圍繞浮閘之上隅角邊緣且藉由穿隧氧化物層34與上隅角邊緣絕緣)。邏輯裝置包括源極區56及汲極區 58，其等形成於基材10中，且其等之間延伸有一通道區62。將邏輯閘52設置於通道區62上方且與其絕緣(以用於控制其導電性)。記憶體單元之經減小高度意味著控制閘及/或硬遮罩氧化物區塊16之頂部表面距離平面基材表面具有大約與邏輯裝置之邏輯閘52之頂部表面距離平面基材表面之高度相同的高度。
上述之方法減小成形加工期間所需的遮罩數量，並消去對更多一般見於習用成形加工程序流程(例如，浮閘多晶矽CMP、額外側壁間隔物‧‧‧‧‧‧等)中對更多關鍵程序模組的需求。
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法步驟皆須完全依照所說明的順序執行，而是可以任何順序來執行，只要是可適當地形成本發明之記憶體單元即可。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。最後，如本文中所使用，用語「形成(forming/formed)」應包括材料沉積、材料生長、或提供如所揭示或所主張之材料的任何其他技術。
應注意的是，如本文中所使用，「在‧‧‧上方(over)」及「在‧‧‧之上(on)」之用語皆含括性地包括「直接在‧‧‧之上(directly on)」 (無居中的材料、元件或間隔設置於其間)及「間接在‧‧‧之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (11)

  1. 一種形成一記憶體裝置之方法，其包含：形成一第一絕緣層於一半導體基材上；形成一層導電材料於該第一絕緣層上；形成一絕緣區塊於該層導電材料上；沿著該絕緣區塊之一側表面及於該層導電材料上形成一絕緣間隔物；蝕刻該層導電材料以形成該導電材料之一區塊，該區塊直接設置於該絕緣區塊及該絕緣間隔物下方；移除該絕緣間隔物，使該導電材料之該區塊之一頂部表面之一部分及該區塊之一上邊緣經暴露；形成一第二絕緣層，其具有一第一部分及一第二部分，該第一部分包覆圍繞該導電材料之該區塊之該經暴露上邊緣，該第二部分設置於該第一絕緣層之一第一部分上且側向相鄰於該導電材料之該區塊；形成一導電區塊，其具有一第一部分及一第二部分，該第一部分設置於該第二絕緣層第二部分及該第一絕緣層上方，該第二部分向上延伸於該導電材料之該區塊上方，其中該導電區塊第一部分側向相鄰於該導電材料之該區塊且與其絕緣，且其中該導電區塊沿該第二絕緣層之該第一部分延伸；及形成間隔開之源極區及汲極區於該半導體基材中，該等源極區及汲極區間延伸有一通道區，其中該導電材料之該區塊設置於該通道區之一第一部分及該源極區上方，且其中該導電區塊之該第一部分設置於該通道區之一第二部分上方且藉由該第一絕緣層及該第二絕緣層與該通道區之該第二部分絕緣。
  2. 如請求項1之方法，其進一步包含：在形成該第二絕緣層之前，將該導電材料之該區塊之一側表面氧化，以形成沿該側表面延伸之一第三絕緣層，其中該形成該第二絕緣層包括將該第二絕緣層之一部分沿該第三絕緣層延伸形成。
  3. 如請求項2之方法，其中該導電材料區塊之該側表面面對該導電區塊。
  4. 如請求項2之方法，其中：該導電區塊之該第二部分係藉由該第二絕緣層、而非藉由該第一絕緣層、而非藉由該第三絕緣層與該導電材料區塊之該頂部表面之該部分絕緣；且該導電區塊之該第一部分係藉由該第一絕緣層及該第二絕緣層、而非藉由該第三絕緣層與該基材絕緣。
  5. 如請求項4之方法，其中該導電區塊之該第一部分係藉由該第二絕緣層及該第三絕緣層、而非藉由該第一絕緣層與該導電材料區塊絕緣。
  6. 如請求項1之方法，其中：該導電區塊之該第二部分係藉由該第二絕緣層、而非藉由該第一絕緣層與該導電材料區塊之該頂部表面之該部分絕緣；且該導電區塊之該第一部分係藉由該第一絕緣層及該第二絕緣層與該基材絕緣。
  7. 如請求項1之方法，其中將該導電區塊之該第一部分與該基材分隔之所有絕緣係厚於將該導電區塊之該第二部分與該導電材料區塊之該頂部表面之該部分分隔的所有絕緣。
  8. 如請求項1之方法，其中該移除該絕緣間隔物包括減小該第一絕緣層之該第一部分之一厚度。
  9. 如請求項1之方法，其進一步包含：形成間隔開的第二源極區及第二汲極區於該半導體基材中，且一第二通道區在其等之間延伸；形成一第二導電區塊於該第二通道區上方且與其絕緣；其中該第二導電區塊之一頂部表面相對於該基材之一表面具有一高度，該高度實質上等於該導電區塊之一頂部表面相對於該基材之該表面之一高度。
  10. 如請求項1之方法，其進一步包含：形成間隔開的第二源極區及第二汲極區於該半導體基材中，且一第二通道區在其等之間延伸；形成一第二導電區塊於該第二通道區上方且與其絕緣；其中該第二導電區塊之一頂部表面相對於該基材之一表面具有一高度，該高度實質上等於該絕緣區塊之一頂部表面相對於該基材之該表面之一高度。
  11. 如請求項1之方法，其進一步包含：形成間隔開的第二源極區及第二汲極區於該半導體基材中，且一第二通道區在其等之間延伸；形成一第二導電區塊於該第二通道區上方且與其絕緣；其中該第二導電區塊之一頂部表面相對於該基材之一表面具有一高度，該高度實質上等於該絕緣區塊之一頂部表面相對於該基材之該表面之一高度及該導電區塊之一頂部表面相對於該基材之該表面之一高度。
TW106120590A 2016-08-08 2017-06-20 形成低高度分離閘記憶體單元之方法 TWI646588B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662372247P 2016-08-08 2016-08-08
US62/372,247 2016-08-08
US15/594,883 2017-05-15
US15/594,883 US9972493B2 (en) 2016-08-08 2017-05-15 Method of forming low height split gate memory cells
PCT/US2017/033243 WO2018031089A1 (en) 2016-08-08 2017-05-18 Method of forming low height split gate memory cells
??PCT/US17/33243 2017-05-18

Publications (2)

Publication Number Publication Date
TW201806009A TW201806009A (zh) 2018-02-16
TWI646588B true TWI646588B (zh) 2019-01-01

Family

ID=61069652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106120590A TWI646588B (zh) 2016-08-08 2017-06-20 形成低高度分離閘記憶體單元之方法

Country Status (7)

Country Link
US (1) US9972493B2 (zh)
EP (1) EP3497723B1 (zh)
JP (1) JP6647449B2 (zh)
KR (1) KR102017462B1 (zh)
CN (1) CN109699188B (zh)
TW (1) TWI646588B (zh)
WO (1) WO2018031089A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081553B2 (en) 2019-07-02 2021-08-03 Silicon Storage Technology, Inc. Method of forming split gate memory cells
CN111129020A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 闪存器件的制作方法
US11362218B2 (en) * 2020-06-23 2022-06-14 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned side edge tunnel oxide

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200643952A (en) * 2005-05-20 2006-12-16 Silicon Storage Tech Inc Bidirectional split gate nand flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
TW200644170A (en) * 2005-05-20 2006-12-16 Silicon Storage Tech Inc Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US20110031548A1 (en) * 2008-04-15 2011-02-10 Freescale Semiconductor, Inc. Split gate non-volatile memory cell with improved endurance and method therefor
TW201417216A (zh) * 2012-10-26 2014-05-01 Freescale Semiconductor Inc 製作邏輯電晶體及非依電性記憶體（ｎｖｍ）胞元之方法
US20160211250A1 (en) * 2015-01-15 2016-07-21 Infineon Technologies Ag Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
KR0144421B1 (ko) * 1994-07-18 1998-07-01 김주용 플레쉬 이.이.피.롬의 제조방법
US6258668B1 (en) * 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
KR100486651B1 (ko) * 2002-09-17 2005-05-03 동부아남반도체 주식회사 플레쉬 메모리 소자의 제조 방법
US6894339B2 (en) 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
KR20050029423A (ko) * 2003-09-22 2005-03-28 삼성전자주식회사 분리 게이트 구조를 갖는 플래쉬 메모리 셀을 제조하는방법들
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
CN102088000B (zh) * 2009-12-04 2013-03-27 中芯国际集成电路制造(上海)有限公司 Eeprom的存储单元及其制造方法
CN102938406B (zh) * 2012-11-21 2016-12-21 上海华虹宏力半导体制造有限公司 分栅式闪存及其形成方法
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102008738B1 (ko) * 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102142155B1 (ko) * 2014-03-21 2020-08-10 에스케이하이닉스 주식회사 단일층 플로팅 게이트 비휘발성 메모리 소자 및 제조 방법
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200643952A (en) * 2005-05-20 2006-12-16 Silicon Storage Tech Inc Bidirectional split gate nand flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
TW200644170A (en) * 2005-05-20 2006-12-16 Silicon Storage Tech Inc Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US20110031548A1 (en) * 2008-04-15 2011-02-10 Freescale Semiconductor, Inc. Split gate non-volatile memory cell with improved endurance and method therefor
TW201417216A (zh) * 2012-10-26 2014-05-01 Freescale Semiconductor Inc 製作邏輯電晶體及非依電性記憶體（ｎｖｍ）胞元之方法
US20160211250A1 (en) * 2015-01-15 2016-07-21 Infineon Technologies Ag Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate

Also Published As

Publication number Publication date
US9972493B2 (en) 2018-05-15
EP3497723A4 (en) 2020-03-18
EP3497723B1 (en) 2021-04-21
EP3497723A1 (en) 2019-06-19
JP6647449B2 (ja) 2020-02-14
CN109699188B (zh) 2020-06-09
KR20190028558A (ko) 2019-03-18
JP2019525482A (ja) 2019-09-05
US20180040482A1 (en) 2018-02-08
CN109699188A (zh) 2019-04-30
KR102017462B1 (ko) 2019-09-02
WO2018031089A1 (en) 2018-02-15
TW201806009A (zh) 2018-02-16

Similar Documents

Publication Publication Date Title
TWI641116B (zh) 集成鰭式場效電晶體(finfet) cmos裝置與嵌入式非揮發性記憶體單元之方法
TWI657566B (zh) 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法
TWI590313B (zh) 形成含有金屬閘及邏輯裝置之自我對準分離閘記憶體單元陣列之方法
US9837425B2 (en) Semiconductor device with split gate flash memory cell structure and method of manufacturing the same
TWI645544B (zh) 形成具有分開的字線及抹除閘之快閃記憶體的方法
TWI618124B (zh) 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法
EP3178111B1 (en) Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling
TWI618226B (zh) 分離閘快閃記憶體陣列及邏輯裝置之整合
KR20200079291A (ko) 통합된 하이 k 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법
TWI681543B (zh) 具有變化絕緣閘極氧化物之分離閘快閃記憶體單元及其形成方法
TWI689082B (zh) 製造具有抹除閘的分離閘快閃記憶體單元之方法
TWI724634B (zh) 具有浮動閘、耦合閘與抹除閘之記憶體單元及其製作之方法
TWI646588B (zh) 形成低高度分離閘記憶體單元之方法
TWI770729B (zh) 形成具有薄化隧道氧化物之分離閘記憶體單元的方法
JP2004006433A (ja) 半導体記憶装置及びその製造方法
JP2008098503A (ja) 半導体装置およびその製造方法
JP2010034291A (ja) 不揮発性半導体記憶装置の製造方法
JP2009302308A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP2009231565A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置