KR102017462B1 - 낮은 높이의 분리형 게이트 메모리 셀들의 형성 방법 - Google Patents
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Abstract
반도체 기판 상에 제1 절연 층을 형성하는 단계, 제1 절연 층 상에 전도성 재료 층을 형성하는 단계, 전도성 재료 층 상에 절연 블록을 형성하는 단계, 절연 블록의 측부 표면을 따라서 그리고 전도성 재료 층 상에 절연 스페이서를 형성하는 단계, 절연 블록 및 절연 스페이서 바로 아래에 배치되는 전도성 재료의 블록을 형성하기 위해 전도성 재료 층을 에칭하는 단계, 절연 스페이서를 제거하는 단계, 전도성 재료의 블록의 노출된 상부 에지 둘레를 감싸는 제1 부분, 및 제1 절연 층의 제1 부분 상에 배치되는 제2 부분을 갖는 제2 절연 층을 기판 위에 형성하는 단계, 및 제2 절연 층에 의해 전도성 재료의 블록으로부터 그리고 제1 및 제2 절연 층들에 의해 기판으로부터 절연되는 전도성 블록을 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법이 개시된다.
Description
관련 출원
본 출원은 2016년 8월 8일자로 출원되고 본 명세서에 참고로 포함되는 미국 가출원 제62/372,247호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀들에 관한 것으로, 보다 구체적으로는, 그러한 셀들을 형성하는 방법에 관한 것이다.
분리형 게이트 타입 메모리 셀 어레이들은 공지되어 있다. 예를 들어, 모든 목적을 위해 본 명세서에 참고로 포함되는 미국 특허 제5,029,130호는 분리형 게이트 메모리 셀 및 그의 형성을 개시하는데, 이는 기판에서 채널 영역이 사이에 있는 소스 및 드레인 영역들, 채널 영역의 일부분 위의 플로팅 게이트, 및 채널 영역의 다른 부분 위의 제어 게이트 - 제어 게이트는 플로팅 게이트 위로 그리고 그 위에서 연장됨 - 를 형성하는 것을 포함한다.
분리형 게이트 메모리 셀 어레이와 동일한 웨이퍼 상에 로직 디바이스들을 형성하는 것이 또한 공지되어 있다. 예를 들어, 모든 목적을 위해 본 명세서에 참고로 포함된 제9,276,005호를 참조한다. 그러나, 디바이스 임계 치수가 축소됨에 따라, 특히 제어 게이트가 플로팅 게이트 위로 그리고 그 위에서 연장되는 그러한 메모리 셀 구성들의 경우, 로직 디바이스들의 높이와 매칭시키기 위해 분리형 게이트 메모리 셀의 높이를 축소시키는 것은 더욱 어려워지고 있다. 또한, 낮은 프로파일의 로직 디바이스들을 더 잘 매칭시키기 위해 메모리 셀들을 감소시키고, 엄격한 설계 규칙들에 따라 메모리 어레이 및 로직 디바이스들에 대한 다수의 금속 라인들을 수용할 필요가 있다.
전술된 문제들 및 필요성들은 하기를 포함하는, 메모리 디바이스를 형성하는 방법에 의해 다루어진다: 반도체 기판 상에 제1 절연 층을 형성하는 단계; 상기 제1 절연 층 상에 전도성 재료의 층을 형성하는 단계; 상기 전도성 재료의 층 상에 절연 블록을 형성하는 단계; 상기 절연 블록의 측부 표면을 따라서 그리고 상기 전도성 재료의 층 상에 절연 스페이서를 형성하는 단계; 상기 절연 블록 및 상기 절연 스페이서 바로 아래에 배치되는 상기 전도성 재료의 블록을 형성하기 위해 상기 전도성 재료의 층을 에칭하는 단계; 상기 절연 스페이서를 제거하여, 상기 전도성 재료의 블록의 상부 에지 및 상부 표면의 일부분을 노출된 상태로 남기는 단계; 상기 전도성 재료의 블록의 노출된 상부 에지 둘레를 감싸는 제1 부분, 및 상기 전도성 재료의 블록에 측방향으로 인접한 상기 제1 절연 층의 제1 부분 상에 배치되는 제2 부분을 갖는 제2 절연 층을 형성하는 단계; 상기 제2 절연 층의 제2 부분 및 상기 제1 절연 층 위에 배치되는 제1 부분, 및 상기 전도성 재료의 블록 위로 그리고 그 위에서 연장되는 제2 부분을 갖는 전도성 블록을 형성하는 단계 - 상기 전도성 블록의 제1 부분은 상기 전도성 재료의 블록에 측방향으로 인접하면서 그로부터 절연되고, 상기 전도성 블록은 상기 제2 절연 층의 제1 부분을 따라서 연장됨 -; 및
상기 반도체 기판에 이격된 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 소스 영역과 상기 드레인 영역 사이에는 채널 영역이 연장되고, 상기 전도성 재료의 블록은 상기 채널 영역의 제1 부분 및 상기 소스 영역 위에 배치되고, 상기 전도성 블록의 제1 부분은 상기 채널 영역의 제2 부분 위에 배치되고 상기 제1 절연 층 및 상기 제2 절연 층에 의해 그로부터 절연됨 -.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1 내지 도 18은 본 발명의 메모리 셀의 형성 시의 단계들을 도시한 측단면도들이다.
본 발명은 메모리 셀 높이를 현저히 감소시킨 메모리 어레이를 형성하기 위한 새로운 기법이다. 이러한 기법은 제어 게이트 랩-어라운드(wrap-around)를 유지하고(즉, 제어 게이트는 여전히 플로팅 게이트 위로 그리고 그 위에서 연장되어, 높은 소거 효율을 위해 플로팅 게이트의 코너 에지 둘레를 감쌈), 더 양호한 소거 성능을 위해 더 높은 전압이 제어 게이트에 인가될 수 있도록 터널 산화물에 비해 더 두꺼운 제어 게이트 산화물을 유지한다.
도 1 내지 도 18은 로직 디바이스가 또한 형성되는 기판 상에 메모리 어레이를 형성하는 데 있어서의 단계들을 도시한다. 하나의 메모리 셀이 도시되어 있지만, 그러한 메모리 셀들의 어레이가 동일한 기판 상에 형성된다는 것이 이해되어야 한다. 공정은, 도 1에 도시된 바와 같이, 웨이퍼 반도체 기판(10) 상에 형성된 실리콘 이산화물(12)의 층(FG 산화물)(제1 절연 층), 및 산화물(12) 상에 형성된 폴리실리콘의 층(14)(FG 폴리)으로 시작한다. 이어서, 폴리 주입 및 어닐링이 수행된다. 산화물(12)은 대략 90 Å 두께일 수 있고, 폴리(14)는 대략 200 내지 300 Å 두께일 수 있다(이는 종래의 플로팅 게이트 폴리 층보다 현저히 더 얇음). 얇은 폴리(14)는 셀 높이의 감소로 이어질 뿐만 아니라 워드 라인-플로팅 게이트 커플링 효율을 개선시킨다.
도 2에 도시된 바와 같이, 절연 재료의 하드 마스크 층(16)(HM)이 폴리 층(14) 상에 형성된다. 바람직하게는, 하드 마스크 층(16)은 TEOS, HTO, 또는 다른 타입의 CVD 산화물과 같은 산화물이다. 어닐링(예컨대, 30 내지 60초 동안 1000 C에서의 RTA)에 의한 HTO가, 이후의 BOE 또는 DHF 세정 단계에서 그의 더 낮은 산화물 에칭 속도로 인해 바람직하다. 하드 마스크 산화물 두께는 약 200 내지 300 Å일 수 있다. 목표는 최종 셀 높이를 동일한 웨이퍼 기판 상에 형성된 코어 로직 게이트와 동일하게 만드는 것이다.
이어서, 포토리소그래피 마스킹 공정이 수행되어(즉, 포토레지스트(18)가 증착되고, 마스크를 사용하여 선택적으로 노출되고, 선택적으로 에칭됨), 하부 재료(이 경우에는, 하드 마스크 산화물(16))의 부분들을 노출된 상태로 남긴다. 하드 마스크 산화물 층(16)의 노출된 부분들은 이방성 산화물 에치를 이용하여 에칭되어, 도 3에 도시된 바와 같이, 하드 마스크 산화물(16)의 블록을 남긴다.
포토레지스트(18)가 제거된 후, 이어서, 도 4에 도시된 바와 같이, 구조물 위에 질화물의 컨포멀(conformal) 층이 형성된다. 이방성 에치가 수행되어, 도 5에 도시된 바와 같이, 하드 마스크 블록(16)의 측면들을 따르는 질화물의 스페이서들을 제외하고는 질화물 층을 제거한다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에치 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면들로부터 제거되는 한편, 재료는 구조물의 (흔히, 둥근 상부 표면을 갖는) 수직 배향 표면들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 이어서, 폴리 에치(이방성)가 수행되어, 도 6에 도시된 바와 같이, 질화물 스페이서들(20) 및 하드 마스크 블록들(16)에 의해 보호되지 않는 폴리 층(14)의 부분들을 제거하여, 폴리실리콘의 블록(14)(전도성 재료의 블록)을 남긴다. 폴리 블록(14)의 일 측면 상의 영역은 본 명세서에서 워드 라인 측(22)으로 지칭되고, 폴리 블록(14)의 반대편 측면 상의 영역은 본 명세서에서 소스 라인 측(24)으로 지칭된다.
이어서, 마스킹 공정을 이용하여, 소스 라인 측(24)을 노출된 상태로 남기면서, 폴리 블록(14)의 워드 라인 측(22) 상에 그리고 HM 블록(16)의 일부분(및 바람직하게는, 또한 기판(10)의 주변부 영역들) 위에 포토레지스트(26)를 형성한다. 이어서, 소스 라인 주입이 수행되어, 도 7에 도시된 바와 같이, 기판(10)을 구조물의 소스 라인 측(24) 상에 주입한다. 포토레지스트(26)가 제거되고, 도 8에 도시된 바와 같이, 구조물이 소스 영역(28)(소스 라인(SL))의 형성을 마무리하도록 어닐링된다. 대안으로, 소스 라인 형성은 소스 라인 접합부를 미세 조정하기 위해 공정 흐름에서 나중에(예컨대, 도 15에 도시된 폴리 마스킹 후에) 수행될 수 있음에 유의하여야 한다.
이어서, 마스킹 공정을 이용하여, 구조물의 워드 라인 측(22)을 노출된 상태로 남기면서, 구조물의 소스 라인 측(24) 상에 그리고 산화물 블록(16)의 일부분(및 바람직하게는, 또한, 주변부 영역들) 위에 포토레지스트(30)를 형성한다. 이어서, 도 9에 도시된 바와 같이, 주입이 수행되어, 구조물의 워드 라인 측(22) 상에 기판을 주입한다. 이러한 주입의 목적은 제어 게이트(36)의 임계 전압을 위한 것이다.
포토레지스트(30)가 제거된 후, 도 10에 도시된 바와 같이, 산화 공정을 이용하여, 폴리 블록(14)의 노출된 측벽들을 산화시켜서, 두께가 바람직하게는 10 내지 30 Å인 얇은 산화물 층(32)을 형성한다. 도면들에서 폴리 블록(14)의 좌측에 보이는 산화물 층(32)은 플로팅 게이트 격리부에 더 양호한 워드 라인을 제공할 것이다. 이어서, 질화물 스페이서들(20)은, 도 11에 도시된 바와 같이, 질화물 에치를 이용하여 제거된다. 이것은 산화물 블록(16)을 폴리 블록(14) 위에 배치되는 상태로 남기는데, 여기서 산화물 블록(16)은 폴리 블록(14)보다 작은 폭을 가지며(즉, 폴리 블록(14)의 부분들은 산화물 블록(16)의 어느 한 측면으로부터 밖으로 연장됨), 이는 폴리 블록(14)의 노출된 코너들 중 하나의 코너 둘레를 감싸는 제어 게이트의 형성을 허용한다. 질화물 스페이서들(20)은, 예컨대 고온 인산을 사용하여, 예를 들어 습식 에칭에 의해 제거될 수 있다. 질화물-대-산화물 에칭 선택도는 매우 높으며, 보통 >100:1이다. 이는 질화물 스페이서 제거 동안에 최소의 산화물 손실이 있을 것임을 의미한다. 기판(10)의 워드 라인 측(22) 상의 나머지 산화물(12)은 실리콘 기판 상에서 유지될 것이고, 이에 따라, 여기서의 전체 두께가 다음 단계에서 형성되는 터널 산화물 두께를 초과할 것이다. 이 단계에서, 산화물(12)은 바람직하게는 약 50 Å 두께이다.
도 12에 도시된 바와 같이, 터널 산화물 층(34)(제2 절연 층)이 전체 구조물 상에 (예컨대, HTO 증착에 의해) 형성된다. 구체적으로, 터널 산화물 층(34)은 폴리 블록(14)의 노출된 코너들 상에, 산화물 블록(16)의 측면들 및 상부 상에, 그리고 산화물(12) 상에 형성된다(즉, 그것은 기판 표면의 워드 라인 측(22) 상의 총 산화물을 두껍게 한다). 예를 들어, 터널 산화물(36)이 대략 120 Å 두께이고 남은 산화물(12)이 대략 50 Å 두께이면, 기판의 워드 라인 측(22) 상의 총 산화물은 대략 170 Å 두께이다. 기판의 워드 라인 측(22) 상의 총 산화물을 폴리 블록(14)의 코너들에서의 터널 산화물(34)보다 더 두껍게 하는 것은 소거 동작 동안에 더 높은 전압이 워드 라인에 인가되게 한다.
도 13에 도시된 바와 같이, 폴리 층(36)이 구조물 위에 증착되고, 뒤이어 폴리 주입 및 어닐링이 이어진다. 폴리 CMP(chemical mechanical polish)가 수행되어, 도 14에 도시된 바와 같이, 폴리 층(36)의 상부 표면을 HM 산화물 블록(16)의 상부 표면과 거의 균일하게 평탄화시킨다. 마스킹 단계가 수행되어, 구조물의 워드 라인 측(22) 상의 폴리 층(36)의 일부분 위에 포토레지스트(38)를 형성한다. 이어서, 폴리 에칭이 수행되어, 도 15에 도시된 바와 같이, 폴리 층(36)의 노출된 부분들을 제거하여(즉, 구조물의 소스 라인 측(24), 주변부 영역, 및 구조물의 워드 라인 측(22)의 일부분으로부터 폴리 층(36)의 부분들을 제거함), 제어 게이트로서의 역할을 할 폴리 블록(36)(워드 라인(WL)으로도 지칭됨)(전도성 블록)을 남긴다. 이러한 폴리 에치는 제어 게이트(36)(워드 라인 게이트)의 측방향 에지를 한정한다. 포토레지스트(38)가 제거된 후, 도 16에 도시된 바와 같이, 절연 재료가 증착 및 에칭되어, 폴리 블록(36), 산화물 블록(16) 및 터널 산화물(34)의 노출된 측면들을 따라서 절연 스페이서들(40)(즉, LDD 스페이서들)을 형성한다. LDD 스페이서는 바람직하게는 산화물/질화물 또는 산화물/질화물/산화물의 복합 스페이서들이다. 이어서, 주입 공정이 수행되어, 도 17에 도시된 바와 같이, 폴리 블록(36)에 인접한 기판에 드레인 영역(42)(비트 라인 영역(BL)으로도 지칭됨)을 형성한다.
메모리 셀들의 최종 감소된 높이는 로직 영역들의 로직 게이트 높이와 동일한 것이 목표로 되어, 메모리 셀들 및 로직 디바이스들 양측 모두에 대한 ILD 절연부의 낮은 프로파일 평탄화가 더 용이하게 달성될 수 있게 한다. 구체적으로, 로직 디바이스들(50)은, 도 18에 도시된 바와 같이, 동일한 기판의 상이한 영역에 형성된다. 각각의 로직 디바이스(50)는 절연 층(54)에 의해 기판(10)으로부터 절연되는 전도성 로직 게이트(52)뿐만 아니라, 로직 게이트(52)의 각각의 측면 상에서 기판에 형성되는 로직 소스 영역(56) 및 로직 드레인 영역(58)을 갖는다. 로직 게이트(52)는 폴리 블록(36)을 형성하는 데 이용되는, 동일한 폴리 증착 또는 상이한 폴리 증착을 이용하여 형성될 수 있다. 절연 층(54)은 메모리 셀들을 위한 산화물 층들을 형성하는 데 이용되는 것과 동일한 또는 상이한 산화물 증착을 이용하여 형성될 수 있다. 로직 소스/드레인 영역들(56/58)은 드레인 영역들(42)을 형성하는 데 이용되었던 동일한 또는 상이한 주입에 의해 형성될 수 있다. 도 18에 도시된 바와 같이, ILD 절연부(60)가 구조물들 위에 형성되고, 이어서 평탄화된다. 이어서, 잘 알려진 백엔드 프로세싱이 수행되어, 콘택트들, 금속들 및 비아들을 형성하여, ILD 절연부를 통하는 필수적인 게이트, 소스 및/또는 드레인 전기 접속부들을 만든다. 메모리 어레이를 커버하여 금속 CMP에 의한 가능한 손상으로부터 보호하기 위해 여분의 마스킹 단계가 필요할 수 있다.
도 18에 도시된 바와 같이, 최종 메모리 셀 구조물은 기판(10)에 형성되는 소스 영역(28) 및 드레인 영역(42)을 포함하는데, 이때 채널 영역(44)이 그들 사이에서 연장된다. 플로팅 게이트(14)가 (그의 전도도를 제어하기 위해) 채널 영역의 제1 부분 및 소스 영역(28)의 일부분 위에 배치되면서 그로부터 절연된다. 제어 게이트(36)는 (그의 전도도를 제어하기 위해) 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 하부 부분, 및 플로팅 게이트(14) 위로 그리고 그 위에서 연장되는(즉, 플로팅 게이트(14)의 상부 코너 에지 둘레를 감싸고 터널 산화물(34)에 의해 그로부터 절연되는) 상부 부분을 포함한다. 로직 디바이스는 기판(10)에 형성되는 소스 영역(56) 및 드레인 영역(58)을 포함하는데, 이때 채널 영역(62)이 그들 사이에서 연장된다. 로직 게이트(52)가 (그의 전도도를 제어하기 위해) 채널 영역(62) 위에 배치되면서 그로부터 절연된다. 메모리 셀들의 감소된 높이는, 제어 게이트(36) 및/또는 산화물 블록(16)의 상부 표면들이 평면형 기판 표면 위에서 로직 디바이스의 로직 게이트(52)의 상부 표면의 것과 대략적으로 동일한 높이를 갖는다는 것을 의미한다.
전술된 방법은 제조 동안 필요한 마스크들의 수를 감소시키고, 종래의 제조 공정 흐름에서 전형적으로 발견되는 더 중요한 공정 모듈들(예컨대, 플로팅 게이트 폴리 CMP, 추가 측벽 스페이서 등)의 필요성을 제거한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 예시된 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀들의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 재료의 단일 층이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 가능하다. 마지막으로, 본 명세서에 사용되는 바와 같은 "형성하는" 및 "형성되는"이라는 용어들은 재료 증착, 재료 성장, 또는 개시되거나 청구되는 바와 같은 재료를 제공함에 있어서의 임의의 다른 기술을 포함할 것이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (11)
- 메모리 디바이스를 형성하는 방법으로서,
반도체 기판 상에 제1 절연 층을 형성하는 단계;
상기 제1 절연 층 상에 전도성 재료의 층을 형성하는 단계;
상기 전도성 재료의 층 상에 절연 블록을 형성하는 단계;
상기 절연 블록의 측부 표면을 따라서 그리고 상기 전도성 재료의 층 상에 절연 스페이서를 형성하는 단계;
상기 절연 블록 및 상기 절연 스페이서 바로 아래에 배치되는 상기 전도성 재료의 블록을 형성하기 위해 상기 전도성 재료의 층을 에칭하는 단계;
상기 절연 스페이서를 제거하여, 상기 전도성 재료의 블록의 상부 에지 및 상부 표면의 일부분을 노출된 상태로 남기는 단계;
상기 전도성 재료의 블록의 노출된 상부 에지 둘레를 감싸는 제1 부분, 및 상기 전도성 재료의 블록에 측방향으로 인접한 상기 제1 절연 층의 제1 부분 상에 배치되는 제2 부분을 갖는 제2 절연 층을 형성하는 단계;
상기 제2 절연 층의 제2 부분 및 상기 제1 절연 층 위에 배치되는 제1 부분, 및 상기 전도성 재료의 블록 위로 그리고 그 위에서 연장되는 제2 부분을 갖는 전도성 블록을 형성하는 단계 - 상기 전도성 블록의 제1 부분은 상기 전도성 재료의 블록에 측방향으로 인접하면서 그로부터 절연되고, 상기 전도성 블록은 상기 제2 절연 층의 제1 부분을 따라서 연장됨 -; 및
상기 반도체 기판에 이격된 소스 영역 및 드레인 영역을 형성하는 단계 - 상기 소스 영역과 상기 드레인 영역 사이에는 채널 영역이 연장되고, 상기 전도성 재료의 블록은 상기 채널 영역의 제1 부분 및 상기 소스 영역 위에 배치되고, 상기 전도성 블록의 제1 부분은 상기 채널 영역의 제2 부분 위에 배치되고 상기 제1 절연 층 및 상기 제2 절연 층에 의해 그로부터 절연됨 - 를 포함하는, 방법. - 청구항 1에 있어서,
상기 전도성 재료의 블록의 측부 표면을 따라서 연장되는 제3 절연 층을 형성하기 위해 상기 제2 절연 층의 형성 전에 상기 전도성 재료의 블록의 측부 표면을 산화시키는 단계를 추가로 포함하고, 상기 제2 절연 층을 형성하는 단계는 상기 제3 절연 층을 따라서 연장되는 상기 제2 절연 층의 일부분을 형성하는 단계를 포함하는, 방법. - 청구항 2에 있어서,
상기 전도성 재료의 블록의 측부 표면은 상기 전도성 블록을 향하는, 방법. - 청구항 2에 있어서,
상기 전도성 블록의 제2 부분은 상기 제2 절연 층에 의해 상기 전도성 재료의 블록의 상부 표면의 일부분으로부터 절연되고, 상기 제1 절연 층에 의해서는 그리고 상기 제3 절연 층에 의해서는 절연되지 않고; 그리고
상기 전도성 블록의 제1 부분은 상기 제1 절연 층 및 상기 제2 절연 층에 의해 상기 기판으로부터 절연되고, 상기 제3 절연 층에 의해서는 절연되지 않는, 방법. - 청구항 4에 있어서,
상기 전도성 블록의 제1 부분은 상기 제2 절연 층 및 상기 제3 절연 층에 의해 상기 전도성 재료의 블록으로부터 절연되고, 상기 제1 절연 층에 의해서는 절연되지 않는, 방법. - 청구항 1에 있어서,
상기 전도성 블록의 제2 부분은 상기 제2 절연 층에 의해 상기 전도성 재료의 블록의 상부 표면의 일부분으로부터 절연되고, 상기 제1 절연 층에 의해서는 절연되지 않고;
상기 전도성 블록의 제1 부분은 상기 제1 절연 층 및 상기 제2 절연 층에 의해 상기 기판으로부터 절연되는, 방법. - 청구항 1에 있어서,
상기 전도성 블록의 제1 부분과 상기 기판을 분리시키는 모든 절연부는 상기 전도성 블록의 제2 부분과 상기 전도성 재료의 블록의 상부 표면의 일부분을 분리시키는 모든 절연부보다 더 두꺼운, 방법. - 청구항 1에 있어서,
상기 절연 스페이서를 제거하는 단계는 상기 제1 절연 층의 제1 부분의 두께를 감소시키는 단계를 포함하는, 방법. - 청구항 1에 있어서,
상기 반도체 기판에 이격된 제2 소스 영역과 제2 드레인 영역을 형성하는 단계 - 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에는 제2 채널 영역이 연장됨 -; 및
상기 제2 채널 영역 위에 있으면서 그로부터 절연되는 제2 전도성 블록을 형성하는 단계를 추가로 포함하고,
상기 제2 전도성 블록의 상부 표면은 상기 전도성 블록의 상부 표면의 높이와 실질적으로 같은, 상기 기판의 표면에 대한 높이를 갖는, 방법. - 청구항 1에 있어서,
상기 반도체 기판에 이격된 제2 소스 영역과 제2 드레인 영역을 형성하는 단계 - 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에는 제2 채널 영역이 연장됨 -; 및
상기 제2 채널 영역 위에 있으면서 그로부터 절연되는 제2 전도성 블록을 형성하는 단계를 추가로 포함하고,
상기 제2 전도성 블록의 상부 표면은 상기 절연 블록의 상부 표면의 높이와 실질적으로 같은, 상기 기판의 표면에 대한 높이를 갖는, 방법. - 청구항 1에 있어서,
상기 반도체 기판에 이격된 제2 소스 영역과 제2 드레인 영역을 형성하는 단계 - 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에는 제2 채널 영역이 연장됨 -; 및
상기 제2 채널 영역 위에 있으면서 그로부터 절연되는 제2 전도성 블록을 형성하는 단계를 추가로 포함하고,
상기 제2 전도성 블록의 상부 표면은 상기 절연 블록의 상부 표면 및 상기 전도성 블록의 상부 표면의 높이와 실질적으로 같은, 상기 기판의 표면에 대한 높이를 갖는, 방법.
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