CN109699188A - 形成低高度分裂栅存储器单元的方法 - Google Patents

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Abstract

本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。

Description

形成低高度分裂栅存储器单元的方法
相关专利申请
本申请要求2016年8月8日提交的美国临时申请No. 62/372,247的权益，并且该申请以引用方式并入本文。
技术领域
本发明涉及非易失性存储器单元，并且更具体地讲，涉及形成这种单元的方法。
背景技术
分裂栅型存储器单元阵列是已知的。例如，出于所有目的以引用方式并入本文的美国专利5,029,130公开了分裂栅存储器单元以及其形成，包括在衬底中形成源极区和漏极区，其中沟道区在这两者之间，浮栅在沟道区的一部分上方，并且控制栅在沟道区的另一部分上方，其中控制栅向上延伸并且越过浮栅。
还已知在与分裂栅存储器单元阵列相同的晶圆上形成逻辑器件。参见例如9,276,005，其出于所有目的以引用方式并入本文。然而，随着器件临界尺寸缩小，缩小分裂栅存储器单元的高度以匹配逻辑器件的高度变得更难，特别是对于控制栅向上延伸并且越过浮栅的那些存储器单元配置来说。还需要减小存储器单元的高度以更好地匹配逻辑器件的低轮廓，并且使存储器阵列和逻辑器件的多个金属线与紧密设计规则相适。
发明内容
前述问题和需求通过形成存储器器件的方法来解决，该方法包括：在半导体衬底上形成第一绝缘层；在第一绝缘层上形成导电材料层；在导电材料层上形成绝缘块；沿着绝缘块的侧表面并且在导电材料层上形成绝缘间隔物；蚀刻导电材料层以形成导电材料的直接地设置在绝缘块和绝缘间隔物下方的块；去除绝缘间隔物，以使导电材料的块的顶表面和上边缘的一部分暴露；形成第二绝缘层，该第二绝缘层具有第一部分和第二部分，该第一部分包裹导电材料的块的暴露的上边缘，该第二部分设置在第一绝缘层的横向地邻近导电材料的块的第一部分上；形成导电块，该导电块具有第一部分和第二部分，该第一部分设置在第二绝缘层第二部分和第一绝缘层上方，该第二部分向上延伸并且越过导电材料的块，其中导电块第一部分横向地邻近导电材料的块并且与之绝缘，并且其中导电块沿着第二绝缘层的第一部分延伸；以及在半导体衬底中形成间隔开的源极区和漏极区，其中沟道区在这两者之间延伸，其中导电材料的块设置在沟道区和源极区的第一部分上方，并且其中导电块的第一部分设置在沟道区的第二部分上方并且通过第一绝缘层和第二绝缘层与之绝缘。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1至图18是示出形成本发明的存储器单元的步骤的侧剖视图。
具体实施方式
本发明是一种用于形成显著地降低存储器单元高度的存储器阵列的新技术。该技术保持控制栅包裹（即，控制栅仍然向上延伸并且越过浮栅，从而包裹浮栅的拐角边缘以获得高擦除效率），以及相对于隧道氧化物更厚的控制栅氧化物，使得可以将更高电压施加到控制栅以获得更好的擦除性能。
图1至图18示出了在其上也形成逻辑器件的衬底上形成存储器阵列的步骤。虽然示出了一个存储器单元，但是应当理解，在相同衬底上形成这种存储器单元的阵列。该过程开始于在晶圆半导体衬底10上形成的二氧化硅层12（FG氧化物），以及在氧化物12上形成的多晶硅层14（FG多晶硅），如图1所示。然后执行多晶硅注入和退火。氧化物12可以为约90Å厚，并且多晶硅14可以为约200Å至300Å厚（其显著地比常规浮栅多晶硅层薄）。薄多晶硅14不仅导致单元高度减小，而且还改善了字线-浮栅耦合效率。
在多晶硅层14上形成绝缘材料的硬掩模层16 (HM)，如图2所示。优选地，硬掩模层16是氧化物，诸如TEOS、HTO或其他类型的CVD氧化物。经过退火的HTO（诸如在1000℃下达30秒至60秒的RTA）是优选的，因为其在稍后BOE或DHF清洁步骤中具有较低氧化物蚀刻速率。硬掩模氧化物厚度可以为约200Å至300Å。目标是使最终单元高度与在相同晶圆衬底上形成的核心逻辑栅相同。
然后执行光刻掩蔽工艺（即，沉积光致抗蚀剂18，使用掩模选择性曝光，并且选择性蚀刻掉，以留下曝光的下面材料（在这种情况下是硬掩模氧化物16）的部分。使用各向异性氧化物蚀刻来蚀刻硬掩模氧化物层16的暴露部分，以留下硬掩模氧化物16的块，如图3所示。
在去除光致抗蚀剂18之后，然后在该结构上方形成共形氮化物层，如图4所示。执行各向异性蚀刻以沿着硬掩模块16的侧面去除除氮化物的间隔物之外的氮化物层，如图5所示。间隔物的形成是本领域众所周知的，并且涉及材料在结构的轮廓上方的沉积，之后进行各向异性蚀刻工艺，由此将该材料从该结构的水平表面移除，同时该材料在该结构的竖直取向表面上在很大程度上保持完整（常常具有圆化的上表面）。然后执行多晶硅蚀刻（各向异性）以去除多晶硅层14的未被氮化物间隔物20和硬掩模块16保护的部分，以留下多晶硅块14，如图6所示。多晶硅块14的一侧上的区域在本文中称为字线侧22，并且多晶硅块14的相对侧上的区域在本文中称为源极线侧24。
然后使用掩蔽工艺在多晶硅块14的字线侧22上和HM块16的一部分上方（并且优选地也在衬底10的周边区域上方）形成光致抗蚀剂26，同时使源极线侧24暴露。然后执行源极线注入以将衬底10注入到结构的源极线侧24上，如图7所示。去除光致抗蚀剂26，并且对结构进行退火以完成源极区28（源极线SL）的形成，如图8所示。应当注意，源极线形成可以另选地在工艺流程中稍后执行（例如，在图15中所示的多晶硅掩蔽之后）以微调源极线结。
然后使用掩蔽工艺在结构的源极线侧24上和在氧化物块16的一部分上方（并且优选地也在周边区域上方）形成光致抗蚀剂30，同时使结构的字线侧22暴露。然后执行注入以将衬底注入到结构的字线侧22上，如图9所示。该注入的目的是用于控制栅36的阈值电压。
在去除光致抗蚀剂30之后，使用氧化工艺氧化多晶硅块14的暴露的侧壁，以形成具有优选地在10Å至30Å之间的厚度的薄氧化物层32，如图10所示。图中多晶硅块14的左侧示出的氧化物层32将提供更好的字线到浮栅隔离。然后使用氮化物蚀刻来去除氮化物间隔物20，如图11所示。这使氧化物块16设置在多晶硅块14上方，其中氧化物块16具有小于多晶硅块14（即，多晶硅块14的部分从氧化物块16的任一侧伸出）的宽度，这允许形成包裹多晶硅块14的暴露的拐角中的一个的控制栅。氮化物间隔物20可以例如通过湿法蚀刻去除，诸如用热磷酸。氮化物-氧化物蚀刻选择性非常高，通常>100:1。这意味着在去除氮化物间隔物期间将存在最小氧化物损失。衬底10的字线侧22上的剩余氧化物12将保持在硅衬底上，使得这里的总厚度将超过在下一步骤中形成的隧道氧化物厚度。在此阶段，氧化物12的厚度优选地为约为50Å。
在整个结构上形成隧道氧化物层34（例如，通过HTO沉积），如图12所示。具体地，隧道氧化物层34形成在多晶硅块14的暴露的拐角上、氧化物块16的侧面和顶部上，以及氧化物12上（即，它使衬底表面的字线侧22上的总氧化物变厚）。例如，如果隧道氧化物36为约120Å厚，并且剩余氧化物12为约50Å厚，那么衬底的字线侧22上的总氧化物为约170Å厚。使衬底的字线侧22上的总氧化物比在多晶硅块14的拐角处的隧道氧化物34厚允许在擦除操作期间将更高电压施加到字线。
在结构上方沉积多晶硅层36，然后进行多晶硅注入和退火，如图13所示。执行多晶硅化学机械抛光(CMP)以使多晶硅层36的上表面平坦化，以与HM氧化物块16的上表面大致齐平，如图14所示。执行掩蔽步骤以在结构的字线侧22上的多晶硅层36的一部分上方形成光致抗蚀剂38。然后执行多晶硅蚀刻以去除多晶硅层36的暴露部分（即，从结构的源极线侧24、周边区域和结构的字线侧22的一部分去除多晶硅层36的部分），以留下将用作控制栅（也被称为字线WL）的多晶硅36的块，如图15所示。该多晶硅蚀刻限定控制栅36的横向边缘（字线栅）。在去除光致抗蚀剂38之后，沉积绝缘材料并且蚀刻绝缘材料以沿着多晶硅块36、氧化物块16和隧道氧化物34的暴露侧形成绝缘间隔物40（即，LDD间隔物），如图16所示。LDD间隔物优选地是氧化物/氮化物或氧化物/氮化物/氧化物的复合间隔物。然后执行注入工艺以在与多晶硅块36相邻的衬底中形成漏极区42（也被称为位线区BL），如图17所示。
存储器单元的最终减小的高度的目标是与逻辑区中的逻辑栅高度相同，使得可以更容易地实现在存储器单元和逻辑器件上方的ILD绝缘层的低轮廓平坦化。具体地，逻辑器件50形成在相同衬底的不同的区中，如图18所示。每个逻辑器件50具有通过绝缘层54与衬底10绝缘的导电逻辑栅52，以及在逻辑栅52的任一侧上的衬底中形成的逻辑源极区56和逻辑漏极区58。逻辑栅52可以使用相同的多晶硅沉积或不同的多晶硅沉积形成，其用于形成多晶硅块36。可以使用与用于形成存储器单元的氧化物层相同或不同的氧化物沉积来形成绝缘层54。逻辑源极区56/漏极区58可以通过用于形成漏极区42的相同或不同的注入形成。在结构上方形成ILD绝缘层60，并且然后将其平坦化，如图18所示。然后执行所熟知的后端处理以形成触点、金属和通孔来穿过ILD绝缘层形成必要的栅极、源极和/或漏极电连接。可能需要额外的掩蔽步骤来覆盖和保护存储器阵列免受金属CMP造成的可能损坏。
如图18所示，最终存储器单元结构包括形成在衬底10中的源极区28和漏极区42，其中沟道区44在这两者之间延伸。浮栅14设置在沟道区的第一部分（用于控制其导电性）和源极区28的一部分上方并且与之绝缘。控制栅36包括设置在沟道区的第二部分（用于控制其导电性）上方并且与之绝缘的下部部分，以及向上延伸并且越过浮栅14的上部部分（即，包裹浮栅14的上部拐角边缘并且通过隧道氧化物34与之绝缘）。逻辑器件包括形成在衬底10中的源极区56和漏极区58，其中沟道区62在这两者之间延伸。逻辑栅52设置在沟道区62（用于控制其导电性）上方并且与之绝缘。减小存储器单元的高度意味着控制栅36和/或氧化物块16的顶表面具有在平坦衬底表面上方的与逻辑器件的逻辑栅52的顶表面的高度近似相同的高度。
上述方法减少在制造期间所需的掩模数量，并且消除对常规制造工艺流程中常见的更关键的工艺模块（例如，浮栅多晶硅CMP、附加侧壁间隔物等）的需要。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在任何权利要求书的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，如从权利要求书和本说明书显而易见，并非所有方法步骤都需要以所示出的精确顺序执行，而是需要以允许本发明的存储器单元的适当形成的任意顺序来执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。最后，如本文所用，术语“形成”和“形成的”应包括材料沉积、材料生长或用于提供所公开或要求保护的材料的任何其他技术。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”（之间没有设置中间材料、元件或空间）和“间接在…上”（之间设置有中间材料、元件或空间）。类似地，术语“相邻”包括“直接相邻”（之间没有设置中间材料、元件或空间）和“间接相邻”（之间设置有中间材料、元件或空间），“被安装到”包括“被直接安装到”（之间没有设置中间材料、元件或空间）和“被间接安装到”（之间设置有中间材料、元件或空间），并且“被电连接到”包括“被直接电连接到”（之间没有将元件电连接在一起的中间材料或元件）和“被间接电连接到”（之间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (11)

1.一种形成存储器器件的方法，包括：
在半导体衬底上形成第一绝缘层；
在所述第一绝缘层上形成导电材料层；
在所述导电材料层上形成绝缘块；
沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；
蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；
去除所述绝缘间隔物，以使所述导电材料的所述块的顶表面和上边缘的一部分暴露；
形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的所述暴露的上边缘，所述第二部分设置在所述第一绝缘层的横向地邻近所述导电材料的所述块的第一部分上；
形成导电块，所述导电块具有第一部分和第二部分，所述第一部分设置在所述第二绝缘层第二部分和所述第一绝缘层上方，所述第二部分向上延伸并且越过所述导电材料的所述块，其中所述导电块第一部分横向地邻近所述导电材料的所述块并且与之绝缘，并且其中所述导电块沿着所述第二绝缘层的所述第一部分延伸；以及
在所述半导体衬底中形成间隔开的源极区和漏极区，其中沟道区在这两者之间延伸，其中所述导电材料的所述块设置在所述沟道区和所述源极区的第一部分上方，并且其中所述导电块的所述第一部分设置在所述沟道区的第二部分上方并且通过所述第一绝缘层和所述第二绝缘层与之绝缘。
2.根据权利要求1所述的方法，还包括：
在所述形成所述第二绝缘层之前氧化所述导电材料的所述块的侧表面以形成沿着所述侧表面延伸的第三绝缘层，其中所述形成所述第二绝缘层包括形成所述第二绝缘层的沿着所述第三绝缘层延伸的一部分。
3.根据权利要求2所述的方法，其中所述导电材料的块的所述侧表面面向所述导电块。
4.根据权利要求2所述的方法，其中：
所述导电块的所述第二部分通过所述第二绝缘层而不是通过所述第一绝缘层也不是通过所述第三绝缘层与所述导电材料的块的所述顶表面的所述部分绝缘；并且
所述导电块的所述第一部分通过所述第一绝缘层和所述第二绝缘层而不是通过所述第三绝缘层与所述衬底绝缘。
5.根据权利要求4所述的方法，其中所述导电块的所述第一部分通过所述第二绝缘层和所述第三绝缘层而不是通过所述第一绝缘层与所述导电材料的块绝缘。
6.根据权利要求1所述的方法，其中：
所述导电块的所述第二部分通过所述第二绝缘层而不是通过所述第一绝缘层与所述导电材料的块的所述顶表面的所述部分绝缘；并且
所述导电块的所述第一部分通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘。
7.根据权利要求1所述的方法，其中将所述导电块的所述第一部分与所述衬底分开的所有绝缘层比将所述导电块的所述第二部分与所述导电材料的块的所述顶表面的所述部分分开的所有绝缘层厚。
8.根据权利要求1所述的方法，其中所述去除所述绝缘间隔物包括减小所述第一绝缘层的所述第一部分的厚度。
9.根据权利要求1所述的方法，还包括：
在所述半导体衬底中形成间隔开的第二源极区和第二漏极区，其中第二沟道区在这两者之间延伸；
在所述第二沟道区上方形成第二导电块并且使之与所述第二沟道区绝缘；
其中所述第二导电块的顶表面具有相对于所述衬底的表面的高度，所述高度基本上等于所述导电块的顶表面的高度。
10.根据权利要求1所述的方法，还包括：
在所述半导体衬底中形成间隔开的第二源极区和第二漏极区，其中第二沟道区在这两者之间延伸；
在所述第二沟道区上方形成第二导电块并且使之与所述第二沟道区绝缘；
其中所述第二导电块的顶表面具有相对于所述衬底的表面的高度，所述高度基本上等于所述绝缘块的顶表面的高度。
11.根据权利要求1所述的方法，还包括：
在所述半导体衬底中形成间隔开的第二源极区和第二漏极区，其中第二沟道区在这两者之间延伸；
在所述第二沟道区上方形成第二导电块并且使之与所述第二沟道区绝缘；
其中所述第二导电块的顶表面具有相对于所述衬底的表面的高度，所述高度基本上等于所述绝缘块的顶表面和所述导电块的顶表面的高度。
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