KR20040025945A - 플레쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플레쉬 메모리 소자의 제조 방법에 관한 것으로, 소자 구조상 플로팅 게이트의 에지를 뾰족하게 형성하여 소거 효율을 높임과 동시에 콘트롤 게이트와 플로팅 게이트 사이의 산화막 두께를 낮추고 컨트롤 게이트와 플로팅 게이트를 자기 정렬 식각해 컨트롤 게이트와 플로팅 게이트의 접촉면을 크게 하여 결합비를 높여 프로그램/소거 효율이 높아지는 이점이 있다.
Description
본 발명은 플레쉬 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소자 구조상 플로팅 게이트의 에지를 뾰족하게 형성하여 소거(Erase) 효율을 높임과 동시에 콘트롤 게이트와 플로팅 게이트 사이의 산화막 두께를 낮추고 컨트롤 게이트와 플로팅 게이트를 자기 정렬(Self-align) 식각해 컨트롤 게이트와 플로팅 게이트의 접촉면을 크게 하여 결합비(Coupling Ratio)를 높여 프로그램(Program)/소거 효율이 높아지도록 한 플레쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적인 플래쉬 메모리 소자는 전기적으로 소거 및 프로그램이 가능하며, 노트 북(notebook), PDAs, 셀룰러 폰(cellular phone) 등 포터블 엘렉트로닉스와 컴퓨터 BIOS, 프린터 등에 사용되는 반도체 소자이다.
플래쉬 메모리 소자는 전기적인 프로그램 및 소거가 가능하므로 100Å 이하의 터널 산화막에 강한 전기장에 의해 전자가 이동하면서 소자의 문턱전압을 변화시켜 프로그램 및 소거 기능을 수행한다.
종래 기술에 따른 스프리트 게이트(Split gate)형 메모리 소자의 제조 공정은, 플로팅 게이트 폴리 위에 LOCOS 산화막을 성장시켜 플로팅 게이트의 에지를 뾰족하게 만듦으로써 소거 효율을 높였다.
그러나, 플로팅 게이트와 컨트롤 게이트 사이에 존재하는 LOCOS 산화막의 두께가 두꺼워 전자의 이동이 어렵고, 컨트롤 게이트 형성 시에 플로팅 게이트와의 오버랩 마진(Overlap margin)을 고려하여 플로팅 게이트의 상부를 완전히 감싸지 못하기 때문에 결합비가 낮은 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 소자 구조상 플로팅 게이트의 에지를 뾰족하게 형성하여 소거 효율을 높임과 동시에 콘트롤 게이트와 플로팅 게이트 사이의 산화막 두께를 낮추고 컨트롤 게이트와 플로팅 게이트를 자기 정렬 식각해 컨트롤 게이트와 플로팅 게이트의 접촉면을 크게 하여 결합비를 높여 프로그램/소거 효율이 높아지도록 하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 플레쉬 메모리 소자의 제조 방법은, 반도체 기판 상에 게이트 산화막과 제 1 폴리실리콘막과 제 1 산화막 및 제 2 폴리실리콘막을 순차 적층한 후 상기 제 2 폴리실리콘막을 선택적으로 식각하는 제 1 단계와, 상기 구조전체 상에 제 2 산화막을 증착하고 블랭킷 식각을 실시하여 상기 제 2 폴리실리콘막이 식각되는 동안 식각률 차이에 의해 상기 제 1 폴리실리콘막의 상부 에지에 상기 산화막이 남도록 하는 제 2 단계와, 상기 구조전체상에 플로팅 게이트로 사용될 제 3 폴리실리콘막을 증착하고 건식 식각을 진행하여 상기 제 3 폴리실리콘막에 의해 상기 제 1 폴리실리콘막과 상기 상부 에지 산화막에 측벽을 형성하는 제 3 단계와, 상기 측벽이 형성된 상태에서 계속 오버 식각하여 상기 제 1 폴리실리콘막이 상부 에지 부분에 뾰족한 돌출부를 갖게 하는 제 4 단계와, 상기 구조전체 상에 터널 산화막을 증착하고, 그 상부에 콘트롤 게이트로 사용될 제 4 폴리실리콘막을 증착하는 제 5 단계와, 상기 전체구조 상에 포토레지스트를 도포하여 콘트롤 게이트의 형성을 위해 패터닝한 후 상기 포토레지스트를 식각 마스크로 하여 상기 제 4 폴리실리콘막과 상기 터널 산화막과 상기 제 1 폴리실리콘막 및 상기 게이트 산화막을 차례로 건식 식각하여 상기 콘트롤 게이트와 상기 플로팅 게이트를 자기 정렬 식각하는 제 6 단계를 포함한다.
도 1a 내지 도 1i는 본 발명에 따른 플레쉬 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 1a 내지 도 1i는 본 발명에 따른 플레쉬 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다.
도 1a를 참조하면, 반도체 기판(101) 상에 게이트 산화막(102)과 제 1 폴리실리콘막(103)과 제 1 산화막(104) 및 제 2 폴리실리콘막(105)을 순차 적층하고, 그 전체구조 상에 포토레지스트(도시 생략됨)를 도포하여 패터닝한 후 제 2 폴리실리콘막(105)을 선택적으로 식각한다.
도 1b를 참조하면, 구조전체 상에 제 2 산화막(106)을 증착하고 블랭킷 식각(Blanket Etch)을 실시한다.
도 1c를 참조하면, 블랭킷 식각시 플라즈마 장비의 특성인 직진성에 의해 제 2 폴리실리콘막(105)이 식각되는 동안 식각률 차이에 의해 제 1 폴리실리콘막(103)의 상부 에지에 산화막(104, 106)이 남는다.
도 1d를 참조하면, 구조전체 상에 플로팅 게이트로 사용될 제 3 폴리실리콘막(107)을 증착하고 다시 건식 식각을 진행하면 제 3 폴리실리콘막(107)에 의해 제 1 폴리실리콘막(103)과 그 상부 에지의 산화막(104, 106)에 측벽(108)이 형성된다.
도 1f를 참조하면, 측벽(108)이 형성된 상태에서 계속 오버 식각하면 제 1 폴리실리콘막(103)은 상부 에지 부분에 뾰족한 돌출부를 갖게 된다.
도 1g를 참조하면, 구조전체 상에 터널 산화막(109)을 증착하고, 그 상부에 콘트롤 게이트로 사용될 제 4 폴리실리콘막(110)을 증착한다.
도 1h를 참조하면, 전체구조 상에 포토레지스트(111)를 도포하여 콘트롤 게이트의 형성을 위해 패터닝한 후 포토레지스트(111)를 식각 마스크로 하여 제 4 폴리실리콘막(110)과 터널 산화막(109)과 제 1 폴리실리콘막(103) 및 게이트 산화막(102)을 차례로 건식 식각하면 콘트롤 게이트와 플로팅 게이트가 자기 정렬 식각된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같은 본 발명은 소자 구조상 플로팅 게이트의 에지를 뾰족하게 형성하여 소거 효율을 높임과 동시에 콘트롤 게이트와 플로팅 게이트 사이의 산화막 두께를 낮추고 컨트롤 게이트와 플로팅 게이트를 자기 정렬 식각해 컨트롤 게이트와 플로팅 게이트의 접촉면을 크게 하여 결합비를 높여 프로그램/소거 효율이 높아지는 효과가 있다.
Claims (1)
- 반도체 기판 상에 게이트 산화막과 제 1 폴리실리콘막과 제 1 산화막 및 제 2 폴리실리콘막을 순차 적층한 후 상기 제 2 폴리실리콘막을 선택적으로 식각하는 제 1 단계와,상기 구조전체 상에 제 2 산화막을 증착하고 블랭킷 식각을 실시하여 상기 제 2 폴리실리콘막이 식각되는 동안 식각률 차이에 의해 상기 제 1 폴리실리콘막의 상부 에지에 상기 산화막이 남도록 하는 제 2 단계와,상기 구조전체 상에 플로팅 게이트로 사용될 제 3 폴리실리콘막을 증착하고 건식 식각을 진행하여 상기 제 3 폴리실리콘막에 의해 상기 제 1 폴리실리콘막과 상기 상부 에지 산화막에 측벽을 형성하는 제 3 단계와,상기 측벽이 형성된 상태에서 계속 오버 식각하여 상기 제 1 폴리실리콘막이 상부 에지 부분에 뾰족한 돌출부를 갖게 하는 제 4 단계와,상기 구조전체 상에 터널 산화막을 증착하고, 그 상부에 콘트롤 게이트로 사용될 제 4 폴리실리콘막을 증착하는 제 5 단계와,상기 전체구조 상에 포토레지스트를 도포하여 콘트롤 게이트의 형성을 위해 패터닝한 후 상기 포토레지스트를 식각 마스크로 하여 상기 제 4 폴리실리콘막과 상기 터널 산화막과 상기 제 1 폴리실리콘막 및 상기 게이트 산화막을 차례로 건식 식각하여 상기 콘트롤 게이트와 상기 플로팅 게이트를 자기 정렬 식각하는 제 6 단계를 포함하는 플레쉬 메모리 소자의 제조 방법.
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