JP2007067014A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 半導体装置の微細化および小型化を図ることであり、また、各メモリセルトランジスタのしきい値電圧のばらつきが抑えられた半導体装置およびその製造方法を提供することであり、さらに、信頼性の高いトンネル絶縁膜を備えた半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板100と、半導体基板100の主表面上に第1絶縁膜101を介して形成され、半導体基板100内に反転層を形成可能な複数のアシストゲート102c〜102eと、アシストゲート102c〜102eの側面上に形成された第2絶縁膜105と、半導体基板100の主表面上に第3絶縁膜106を介して形成され、第2絶縁膜105上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲート107c5〜107c10と、フローティングゲート107c5〜107c10上に第4絶縁膜112を介して形成された複数のコントロールゲート117cとを備える。
【選択図】 図5
【解決手段】 半導体基板100と、半導体基板100の主表面上に第1絶縁膜101を介して形成され、半導体基板100内に反転層を形成可能な複数のアシストゲート102c〜102eと、アシストゲート102c〜102eの側面上に形成された第2絶縁膜105と、半導体基板100の主表面上に第3絶縁膜106を介して形成され、第2絶縁膜105上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲート107c5〜107c10と、フローティングゲート107c5〜107c10上に第4絶縁膜112を介して形成された複数のコントロールゲート117cとを備える。
【選択図】 図5
Description
本発明は、半導体装置およびその製造技術に関し、特に、EEPROM(Electrically Erasable Programmable Read Only Memory)またはフラッシュメモリ等のような不揮発性メモリを有する半導体装置およびその製造方法に適用可能な技術に関するものである。
従来から、半導体装置の小型化および微細化が進められおり、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
そして、近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成する複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたAG−AND(Assist Gate-AND)型のフラッシュメモリが提案されている(下記特許文献1参照)。
このAG−AND型のフラッシュメモリの製造方法は、半導体基板の主表面上にアシストゲートを形成する工程と、このアシストゲートを覆うように絶縁膜を形成する工程と、この絶縁膜にドライエッチングを施して、アシストゲートの両側面上にサイドウォールを形成すると共に、サイドウォール間に位置する半導体基板の主表面を露出する工程と、このサイドウォール間に位置する半導体基板の主表面上に絶縁膜を成長させて、フローティングゲートのトンネル絶縁膜を形成する工程と、このサイドウォール間の凹部に導電膜を充填して、フローティングゲートを形成する工程とを備えている。
特開2005−085903号公報
従来のAG−AND型フラッシュメモリによれば、ボイドがフローティングゲート内に生じることを抑制し、さらには、アシストゲート間のスペースが、アシストゲートの側面上に形成される側壁絶縁膜を堆積する工程で埋め込まれてしまうことを抑制するために、フローティングゲートが形成されるサイドウォール間の凹部のアスペクト比は低減する必要がある。そして、凹部のアスペクト比を低減する方法としては、凹部の深さを浅くする方法が考えられるが、凹部の深さを浅くすると、形成されるフローティングゲートの高さが低くなる。フローティングゲートの高さが低くなると、フローティングゲートと、フローティングゲート上に形成されるコントロールゲートとの対向面積が小さくなり、カップリング比を確保することができなくなる。このため、従来のAG−AND型フラッシュメモリにおいては、フローティングゲートが形成されるサイドウォール間の凹部の幅を広く確保することにより、アスペクト比を低減することとしている。このように、従来のAG−AND型フラッシュメモリでは、フローティングゲートの幅の縮小化には限界があり、近年の半導体装置の小型化および微細化の要請に応え難いものとなっていた。
また、従来のAG−AND型フラッシュメモリにおいて、反転層は、ソースまたはドレインとして機能しており、この反転層の抵抗が大きいため、電源供給部からの距離によって、ソースとして機能する反転層内の電位が大きく変化するものとなっていた。そして、読出し動作の際に、選択されたメモリセルトランジスタのしきい値電圧は、ソースと選択されたフローティングゲートとの電圧差に大きく影響を受けることが知られている。このため、従来のAG−AND型フラッシュメモリにおいては、選択されたフローティングゲートの位置によって、ソースとして機能する反転層の電位が大きく変動して、しきい値電圧が大きく変動する。このため、従来のAG−AND型フラッシュメモリにおいては、各メモリセルトランジスタのしきい値電圧にばらつきが生じるという問題があった。
従来のAG−AND型フラッシュメモリの製造方法によれば、アシストゲートのサイドウォール間に位置する半導体基板の主表面を露出する際に、サイドウォール間に位置する半導体基板の主表面にエッチングダメージが与えられる。これに加えて、アシストゲート間の距離が狭くなっているため、サイドウォール間に位置する半導体基板の主表面がへこまされ、湾曲面とされ易いものとなっていた。このような湾曲面とされた半導体基板の主表面上に絶縁膜を成長させると、成長する絶縁膜内に応力が生じて、所望の厚さに成長し難く、形成されたトンネル絶縁膜の信頼性が低いという問題があった。
本発明は、上記の課題に鑑みてなされたものであり、本発明の1つの目的は、半導体装置の微細化および小型化を図ることであり、本発明の他の目的は、各メモリセルトランジスタのしきい値電圧のばらつきが抑えられた半導体装置およびその製造方法を提供することであり、本発明のさらに他の目的は、信頼性の高いトンネル絶縁膜を備えた半導体装置およびその製造方法を提供することである。
本発明に係る半導体装置は、1つの局面では、半導体基板と、半導体基板の主表面上に第1絶縁膜を介して形成され、半導体基板内に反転層を形成可能な複数のアシストゲートと、アシストゲートの側面上に形成された第2絶縁膜と、半導体基板の主表面上に第3絶縁膜を介して形成され、第2絶縁膜上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲートと、フローティングゲート上に第4絶縁膜を介して形成された複数のコントロールゲートとを備える。
本発明に係る半導体装置は、他の局面では、半導体基板と、半導体基板の主表面上に第1絶縁膜を介して形成され、半導体基板の主表面内に反転層を形成可能な複数のアシストゲートと、アシストゲートの側面上に形成された第2絶縁膜と、アシストゲートと隣り合う半導体基板の主表面上に第3絶縁膜を介して形成され、電荷を蓄電可能な複数のフローティングゲートと、フローティングゲートに対してアシストゲートと反対側に位置する半導体基板の主表面上に形成された不純物拡散層と、フローティングゲート上に第4絶縁膜を介して形成された複数のコントロールゲートとを備える。
本発明に係る半導体装置の製造方法は、半導体基板の主表面上に第1絶縁膜を介して複数のアシストゲートを形成する工程と、アシストゲート上に第2絶縁膜を形成し、該第2絶縁膜にエッチングを施してアシストゲートの側面上にサイドウォール状の第2絶縁膜を形成する工程と、サイドウォール状の第2絶縁膜にウエットエッチングを施して、該第2絶縁膜の膜厚を薄くすると共に、該第2絶縁膜に覆われていた半導体基板の主表面の一部を露出する工程と、露出した半導体基板の主表面上に第3絶縁膜を介して、複数のフローティングゲートを形成する工程と、フローティングゲート上に第4絶縁膜を介して、複数のコントロールゲートを形成する工程とを備える。
本発明に係る半導体装置およびその製造方法によれば、微細化および小型化を図ることができると共に、各メモリセルトランジスタのしきい値電圧のばらつきが抑えることができ、さらに、信頼性の高いトンネル絶縁膜を得ることができる。
図1から図55を用いて、本発明の実施の形態について説明する。
(実施の形態1)
本実施の形態1では、たとえば、8GbitのAG−AND型のフラッシュメモリに本発明を適用した不揮発性半導体記憶装置について説明する。
(実施の形態1)
本実施の形態1では、たとえば、8GbitのAG−AND型のフラッシュメモリに本発明を適用した不揮発性半導体記憶装置について説明する。
図1は、本実施の形態1に係る不揮発性半導体記憶装置10の平面図である。この図1に示すように、不揮発性半導体記憶装置10は、複数のメモリセルMCが形成されたメモリセル領域140と、このメモリセル領域140の周囲に形成され、メモリセルMCの動作を制御する周辺回路が形成された周辺回路領域141A、141Bとを備えている。
メモリセル領域140が位置する半導体基板100の主表面上には、活性領域135と、間隔を隔てて一方向に延在し、反転層を形成可能な複数のアシストゲート102a〜102gと、アシストゲート102a〜102gと交差する方向に延在する複数のコントロールゲート117a〜117eと、アシストゲート102a〜102g間の半導体基板100の主表面上に形成され、アシストゲート102a〜102gに沿って延在する不純物拡散層109a〜109hと、アシストゲート102a〜102gの両側面に形成されたフローティングゲート107a〜107eとが形成されている。なお、コントロールゲート117a〜117eは、本実施の形態において、説明をわかりやすくするため、5本としているが、この本数に限られない。
周辺回路領域141Aは、メモリセル領域140に隣り合う半導体基板100の主表面上に形成され、周辺回路領域141Bは、メモリセル領域140に対して、周辺回路領域141Bと反対側の半導体基板100の主表面上に形成されている。周辺回路領域141Aが位置する半導体基板100の主表面には、メモリセル領域140の周囲からメモリセル領域140に向けて延在し、活性領域135に接続された帯状の活性領域133a,133bと、この活性領域133a、133bを規定する分離領域131と、活性領域133a上に形成され、活性領域133aと交差する方向に延在する周辺ゲート134と、不純物領域128とが形成されている。
活性領域133aは、活性領域133bより周辺回路領域141Aの内方にまで延在しており、活性領域133bの端部は、活性領域133aの端部よりメモリセル領域140側に位置している。このような活性領域133aと、活性領域133bとは、互いに交互に配置されている。この活性領域133a,133bの端部には、不純物拡散層109a〜109hに電圧を印加するためのコンタクト部119が形成されている。周辺ゲート134は、コンタクト部119と、活性領域133bの端部との間に位置する半導体基板100の主表面上に形成されている。
不純物領域128は、活性領域133aが位置する半導体基板100の主表面のうち、活性領域133aの端部から周辺ゲート134のコンタクト部119側の側面までの領域と、周辺ゲート134のメモリセル領域140側の側面から、活性領域133aと活性領域135との接続箇所より周辺回路領域141A側までの領域とに形成されている。また、不純物領域128は、活性領域133bが位置する半導体基板100の主表面のうち、活性領域133bの端部から、活性領域133bと活性領域135との接続箇所より周辺回路領域141A側までの領域にわたって、形成されている。
周辺ゲート134は、活性領域133aの端部に形成されたコンタクト部119と、活性領域133bの端部との間に位置する半導体基板100の主表面上に形成されている。この周辺ゲート134に所定の電圧が印加されると、活性領域133aに形成されたコンタクト部119に印加された電圧は、不純物領域128を介して、不純物拡散層109a、109c、109e、109gに伝達される。すなわち、周辺ゲート134は、不純物拡散層109a、109c、109e、109gに電圧を印加するか否かを制御するスイッチングトランジスタとなっている。
なお、活性領域133bに形成されたコンタクト部119は、図示されない上層配線に接続されている。この上層配線は、コンタクト部119より周辺回路領域141Aの内方側に位置する半導体基板100の主表面上に形成されたスイッチングトランジスタに接続されている。そして、このスイッチングトランジスタにより、不純物拡散層109b、109d、109f、109hに電圧を印加するか否かの制御を行なう。
周辺回路領域141Bが位置する半導体基板100の主表面には、メモリセル領域140の周囲からメモリセル領域140に向けて延在し、活性領域135に接続された帯状の活性領域132と、この活性領域132を規定する分離領域131と、不純物領域129が形成されている。活性領域132の端部には、隣接する活性領域132が連結する幅広部132Aが形成されている。そして、この幅広部132Aには、アシストゲート102a〜102gに電圧を印加することにより半導体基板100の主表面内に形成される反転層に電圧を印加するためのコンタクト部118が形成されている。
分離領域131は、たとえばSTI(Shallow Trench Isolation)またはSGI(Shallow Groove Isolation)と称する溝型の分離領域とされている。すなわち、半導体基板100に掘られた溝内に、たとえば酸化シリコン(SiO2等)のような絶縁膜が埋め込まれることで形成されている。
不純物領域129は、活性領域132が位置する半導体基板100の主表面のうち、活性領域132の端部から、活性領域132と活性領域135との接続箇所より周辺回路領域141B側までの領域に形成されている。
メモリセル領域140のコンタクト部119側の側辺には、アシストゲート102a〜102gと交差する方向に延在し、アシストゲート102b,102d,102fが接続された配線114が設けられている。また、メモリセル領域140のコンタクト部118側の側辺にも、アシストゲート102a、102c、102e,102gが接続された配線115が設けられている。すなわち、配線114に接続されたアシストゲート102b,102d,102fと隣接するアシストゲート102a、102c、102e,102gは、配線115に接続されている。
不純物拡散層109a〜109hは、活性領域135の配線115側の側辺から配線114側の側辺にわたって延在し、さらに、活性領域133内に形成されている。
フローティングゲート107a〜107eは、半導体基板100の主表面上のうち、コントロールゲート117a〜117e下の領域であって、アシストゲート102a〜102gの両側面に形成されている。
図2は、図1のII−II線における断面図である。この図2に示されるように、活性領域132の半導体基板100の主表面側には、不純物領域(第3不純物領域)129が形成されている。この不純物領域129は、少なくとも、図1に示すコンタクト部118下の領域から、配線114に接続されたアシストゲート102f下の領域に達するように形成されている。これにより、アシストゲート102fに電圧が印加されることにより形成される反転層50と、図1に示すコンタクト部118とが電気的に接続される。このため、反転層50には、コンタクト部118および不純物領域129を介して電圧が印加される。
また、図3は、図1のIII−III線における断面図である。この図3に示すように、不純物領域129は、少なくとも図1に示すコンタクト部118下の領域から配線115下の領域およびアシストゲート102g下の領域に達するように形成されている。このため、図3に示すアシストゲート102gおよび配線115下に位置する半導体基板100の主表面内に形成される反転層50と、図1に示すコンタクト部118とが、電気的に接続される。
図4は、図1のIV−IV線における断面図である。この図4に示されるように、活性領域133の半導体基板100の主表面には、不純物拡散層109dと、この不純物拡散層109dに隣り合う半導体基板100の主表面上に形成された配線114と、この配線114に対して不純物拡散層109dと反対側の半導体基板100の主表面上に形成されたコンタクト部119と、このコンタクト部119に対して配線114と反対側の半導体基板100の主表面に形成された分離領域131とが形成されている。そして、不純物領域128は、半導体基板100の主表面のうち、分離領域131から不純物拡散層109d下までの領域にわたって形成されている。なお、不純物領域128は、少なくとも、コンタクト部119下の領域から不純物拡散層109d下の領域までの半導体基板100の主表面に形成されている。このため、コンタクト部119に印加された電圧は、不純物領域128を介して、不純物拡散層109dに伝達される。
図5は、図1のV−V線における断面図である。この図5に示されるように、不揮発性半導体記憶装置10は、半導体基板100と、この半導体基板100の主表面上に絶縁膜(第1絶縁膜)101を介して形成され、半導体基板100内に反転層を形成可能な複数のアシストゲート102c〜102eと、アシストゲート102c〜102eの両側面上に形成された絶縁膜(第2絶縁膜)105と、半導体基板100の主表面上に絶縁膜(第3絶縁膜)106を介して形成され、絶縁膜105の両側面上に延在し、電荷を蓄積可能なサイドウォール状のフローティングゲート107c5〜107c10と、これらフローティングゲート107c5〜107c10上に絶縁膜(第4絶縁膜)112を介して形成されたコントロールゲート117cと、アシストゲート102c〜102e間に位置する半導体基板100の主表面上に形成される不純物拡散層109c〜109fとを備えている。
絶縁膜101は、絶縁膜105下およびアシストゲート102c〜102e下に位置する半導体基板100の主表面上に形成されている。この絶縁膜101は、たとえば、酸化シリコンからなり、半導体基板100に対して垂直な方向の絶縁膜101の膜厚a1は、たとえば、5nm程度とされている。絶縁膜106は、フローティングゲート107c5〜107c10のトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン(SiON)や、酸化シリコンから形成されている。そして、この絶縁膜106の半導体基板100に対して垂直な方向の膜厚a2は、たとえば、10nm程度とされており、絶縁膜101の膜厚a1は、絶縁膜106の膜厚a2より薄く形成されている。
このように、絶縁膜101の膜厚を薄く形成することにより、読出し動作時に形成される反転層の抵抗を低くすることができる。すなわち、微細化に伴い、アシストゲート102c〜102e幅が小さくなることによる反転層の抵抗を低減することができる。また、反転層を形成するアシストゲート102c〜102eに与える電圧をより低く抑えることができる。
絶縁膜105は、たとえば、酸化シリコンからなり、半導体基板100の主表面と平行な方向の幅a3は、たとえば25nm程度とされている。アシストゲート102c〜102eと、アシストゲート102c〜102eに隣接するフローティングゲート107c5〜107c10との間は、この絶縁膜105により絶縁されている。そして、絶縁膜105の幅a3は、絶縁膜106の膜厚a2より厚く形成されており、好ましくは、2倍以上の厚さとする。このように、絶縁膜105の幅a3を設定することにより、アシストゲート102c〜102eとフローティングゲート107c5〜107c10との間の絶縁性を確実に確保することができる。さらに、絶縁膜105の幅a3を絶縁膜106の膜厚a2より厚く形成することにより、フローティングゲート107c5〜107c10と、アシストゲート102c〜102eとの間の容量を低減することができる。これにより、コントロールゲート117cと、フローティングゲート107c5〜107c10との間の容量比(カップリングレシオ)を大きく保つことができ、書込み動作を高速に行なうことができる。
アシストゲート102c〜102eは、たとえば、低抵抗な多結晶シリコン膜から形成され、半導体基板100に対して垂直な方向の幅a6は、たとえば、70nm程度とされ、半導体基板100の主表面と平行な方向の幅a7は、たとえば50nm程度とされている。このように、アシストゲート102c〜102eの幅a7は、膜厚a6より狭く形成されている。これにより、アシストゲート102c〜102eの断面積を確保して、アシストゲート102〜102eの抵抗の低減を図りつつ、アシストゲート102c〜102eの設置面積を低減することができる。そして、隣接するアシストゲート102c〜102eの半導体基板100の主表面と平行な方向の間隔a8は、たとえば、210nm程度とされている。アシストゲート102c〜102e下に位置する半導体基板100の主表面上には、P型(第2導電型)の不純物が導入されている。
このP型の不純物濃度が低いと、不純物拡散層109c〜109f間にリーク電流が流れやすくなり、このP型の不純物濃度が高すぎると、アシストゲート102c〜102e下に反転層が形成され難くなり、形成された反転層の抵抗が高くなる。このため、このP型の不純物濃度は、形成される反転層の抵抗が高くなりすぎず、かつ、不純物拡散層109c〜109f間にリーク電流が生じることができる程度に設定され、このP型の不純物濃度を調整して、メモリセルMCの電気的特性の最適化が図られている。
アシストゲート102c〜102eの上面には窒化シリコン(Si3N4等)またはシリコン酸化膜から形成された絶縁膜(第6絶縁膜)103が形成されている。そして、絶縁膜103の側面およびアシストゲート102c〜102eの側面にわたって、サイドウォール状の絶縁膜105が形成されている。
フローティングゲート107c5〜107c10は、絶縁膜105に隣り合う半導体基板100の主表面上に形成されており、絶縁膜105の側面上に形成されている。フローティングゲート107c5〜107c10のうち、半導体基板100の主表面側から上端部側までの部分は、半導体基板100の主表面と平行な方向の幅a4が主表面側から上端部側にわたって略均一に形成され、たとえば、35nm程度とされている。
そして、フローティングゲート107c5〜107c10の上端部側では、フローティングゲート107c5〜107c10の不純物拡散層109c〜109f側の側面が、アシストゲート102c〜102e側の側面に近接するように湾曲している。このように、フローティングゲート107c5〜107c10は、絶縁膜105の側面上に沿ってサイドウォール状に形成されており、フローティングゲート107c5〜107c10の幅a4は、アシストゲートの幅a7より薄く形成されている。このため、フローティングゲート107c5〜107c10の設置面積を低減することができ、フローティングゲート107c5〜107c10を含むメモリセルMCの縮小化、微細化を図ることができる。そして、フローティングゲート107c5〜107c10同士の間隔a5は、たとえば、100nm程度とされている。
不純物拡散層109c〜109fは、フローティングゲート107c5〜107c10に対してアシストゲート102c〜102eと反対側に位置する半導体基板100の主表面に形成されている。この不純物拡散層109c〜109fは、N+型(第1導電型)拡散層からなる不純物領域110c1〜110f1と、この不純物領域110c1〜110f1を取り囲むように形成されたP型(第2導電型)の不純物領域からなるポケット層110c2〜110f2とを備えている。また、ポケット層110c2〜110f2は、隣接するフローティングゲート107c5〜107c10下の領域に達するように形成されている。そして、不純物拡散層109c〜109fと、フローティングゲート107c5〜107c10とは、フローティングゲート107c5〜107c10下の半導体基板100の主表面に形成された絶縁膜106により、互いに絶縁されている。
絶縁膜(第5絶縁膜)111は、たとえば、酸化シリコンから形成され、フローティングゲート107c5〜107c10間の領域であってアシストゲート102c〜102eが形成されていない不純物拡散層109c〜109f上に位置する半導体基板100の主表面上に形成されている。この絶縁膜111の半導体基板100に対して垂直な方向の高さは、たとえば、40nmとされており、アシストゲート102c〜102eの膜厚a6より低く設定されている。この絶縁膜111により、コントロールゲート117cと半導体基板100との間の絶縁が確保される。なお、本実施の形態1に係る不揮発性半導体記憶装置10においては、絶縁膜111の上面が、アシストゲート102c〜102eより低く設定されているが、これに限られず、アシストゲート102c〜102eの上面より上方に位置してもよい。
そして、絶縁膜112が、絶縁膜103および絶縁膜105の上端部上と、フローティングゲート107c5〜107c10の上端部上および不純物拡散層109c〜109f側の側面上と、絶縁膜111の上面上とにわたって、形成されている。絶縁膜112は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるONO膜で形成されている。
この絶縁膜112の上面上には、コントロールゲート117cが形成されている。コントロールゲート117cは、たとえば、低抵抗な多結晶シリコンからなる導電膜117c2と、導電膜117c2より低抵抗なタングステンシリサイド(WSix)等からなる導電膜117c1とを備えている。なお、絶縁膜111の上面上に位置する絶縁膜112の上面から導電膜117c2の上面までの距離L1が、130nm程度とされ、導電膜117c1の半導体基板100に対して垂直な方向の膜厚L2は、100nm程度とされている。
ここで、絶縁膜111の上面が、絶縁膜112の上端部から十分下方に位置しているため、コントロールゲート117cは、フローティングゲート107c5〜107c10の上端部から絶縁膜111より上方に位置する側面上にわたって延在する。このため、コントロールゲート117cと、フローティングゲート107c5〜107c10との対向面積が広く確保され、コントロールゲート117cと、フローティングゲート107c5〜107c10との間のカップリング比を向上させることができる。これにより、書込み速度の向上を図ることができる。
図6は、図1のVI−VI線の断面図である。この図6に示すように、不純物拡散層109c〜109fと、アシストゲート102c〜102e下に位置する半導体基板100の主表面内に形成される反転層との間に、凹部121が形成されている。すなわち、凹部121は、絶縁膜105に対してアシストゲート102c〜102eと反対側の半導体基板100の主表面に形成されている。
そして、半導体基板100には、凹部121により規定され、上面上にアシストゲート102c〜102eと絶縁膜105とが形成された凸部120Aと、内部に不純物拡散層109c〜109fが形成された凸部120Bとが形成されている。そして、アシストゲート102c〜102e下に形成される反転層は、凸部120A内に形成される。このため、反転層と、凸部120B内に形成された不純物拡散層109c〜109eとは、凹部121により電気的に分離されている。なお、凹部121の深さは、アシストゲート102c〜102eと不純物拡散層109c〜109fとの間の分離可能な程度とされており、凹部121の底部と、凸部120Aの上面との距離a9は、たとえば30nm程度とされている。また、凸部120Aおよび凸部120Bの上端面はいずれも平坦面とされており、凸部120Bの上端面は、凸部120Aの上端面より低くされている。
上記のように構成された不揮発性半導体記憶装置10の書込み動作、読出し動作、消去動作について説明する。図7は、不揮発性半導体記憶装置10の書込み動作を示す断面図である。図7に示すように、選択されたメモリセルMC1、MC2のフローティングゲート107c4、107c8にデータを書き込む場合には、選択されたメモリセルMC1、MC2が接続されたコントロールゲート117cに、たとえば、16V程度の電圧を印加する。そして、図1において、非選択のコントロールゲート117a、117b、117d、117eには、たとえば、−1V程度の電圧が印加される。選択されたメモリセルMC1については、ソースとして機能する不純拡散層109dにたとえば、0V程度の電圧を印加して、そして、ドレインとして機能する不純物拡散層109eには、たとえば、4.5V程度の電圧を印加する。そして、ソースとして機能する不純物拡散層109dと、ドレインとして機能する不純物拡散層109eとの間に位置する半導体基板100の主表面上に形成されたアシストゲート102dには、たとえば、0〜1V程度の電圧が印加され、アシストゲート102d下に位置する半導体基板100の主表面に反転層50を形成する。
また、選択されたメモリセルMC2については、ソースとして機能する不純物拡散層109bに、たとえば、0V程度の電圧が印加され、また、ドレインとして機能する不純物拡散層109eには、たとえば、4.5V程度の電圧が印加される。そして、ソースとして機能する不純物拡散層109bと、ドレインとして機能する不純物拡散層109cとの間に位置する半導体基板100の主表面上に形成されたアシストゲート102bには、たとえば、0〜1V程度の電圧を印加して、アシストゲート102b下に位置する半導体基板100の主表面に反転層50を形成する。
さらに、選択されたメモリセルMC1と、メモリセルMC2との間に位置する半導体基板100の主表面上に形成されたアシストゲート102cには、たとえば、−1V程度の電圧が印加される。また、選択されたメモリセルMC1、MC2と、他のメモリセルとの間に位置する半導体基板100の主表面上に形成されたアシストゲート102a、102eには、たとえば、−1V程度の電圧が印加される。
このように、アシストゲート102a、102c、102e下に位置する半導体基板100の主表面に反転層が形成されることを抑制して、不純物拡散層109bと、不純物拡散層109bに対して、不純物拡散層109cと反対側に位置する半導体基板100の主表面に形成された不純物拡散層との間と、不純物拡散層109cと、不純物拡散層109dとの間と、不純物拡散層109eと不純物拡散層109fとの間でリーク電流が生じることを抑制している。このように、本実施の形態1に係る不揮発性半導体記憶装置10は、1つのコントロールゲート117c下に位置する複数のメモリセルを選択して書込み動作を行なうことができる。そして、選択されたメモリセルMC1、MC2間と、選択されたメモリセルMC1、MC2と非選択のメモリセルとの間のアイソレーションが図られている。
そして、アシストゲート102b、102d下に位置する半導体基板100の主表面に形成された反転層50は、データの書込みの際に、ホットエレクトロンを効率的に生成し、選択されたメモリセルMC1、MC2のフローティングゲート107c8、107c4に低いチャネル電流で高速にデータを書き込むことを補助するものである。すなわち、データ書込み動作に際して、半導体基板100のうち、アシストゲート102d下の領域と、フローティングゲート107c8下に位置する領域との間および、アシストゲート102b下の領域と、フローティングゲート107c4下の領域との間で大きなポテンシャルドロップを生じさせて、チャネル横方向の電界を増大させ、効率的にホットエレクトロンを生成することができる。これにより、低いチャネル電流で高速書込みを行なうことができる。
また、フローティングゲート107c4、107c8は、多値のデータを記憶することができる。これは、フローティングゲート107c4、107c8への書込み時間を変えることで、フローティングゲート107c4、107c8内に蓄積される電荷量を変化させることにより行なうことができる。このため、モリセルトランジスタは、何種類かのしきい値電圧を有し、“00”/“01”/“10”/“11”等のような4つ以上の値を記憶できる。これにより、図1に示すメモリセル領域140の縮小化を図ることができる。
なお、図1に示す非選択のコントロールゲート117a、117b、117d、117eには、たとえば、−1V程度の負の電圧が印加されているため、非選択のコントロールゲート117a、117b、117d、117e下の領域において、図7に示す反転層50と、不純物拡散層109eおよび不純物拡散層109dとの間にリーク電流が生じることを防止することができる。
図8は、読出し動作における不揮発性半導体記憶装置10の断面図である。この図8に示されるように、選択されたメモリセルMC3のフローティングゲート107c7内のデータを読み出すには、不純物拡散層109dには、0V程度の電圧が印加される。また、アシストゲート102dには、4.5V程度の電圧が印加され、アシストゲート102d下の半導体基板100の主表面側には、反転層50が形成される。そして、形成された反転層50には、1V程度の電圧が印加される。さらに、選択されたフローティングゲート107c7上に形成されたコントロールゲート117cには、2V〜5V程度の電圧が印加される。ここで、選択されたフローティングゲート107c7内に蓄積された電荷量により、しきい値電圧が変化するため、不純物拡散層109dと反転層50との間を流れる電流の状況でフローティングゲート107c7内のデータを判断することができる。なお、非選択のアシストゲート102cおよび102eには、たとえば、−1V程度の電圧を印加して、反転層が形成されないようにしてアイソレーションを行なう。また、非選択のコントロールゲート117a、117b、117d、117eには、たとえば、−1V程度の負の電圧を印加する。
図9は、読出し動作における読出し電流の流れを示した回路図である。この図9において、選択されたメモリセルMC3のフローティングゲート107c7には、反転層50から不純物拡散層109dに向けて読み出し電流が流れる。読出し電流は、電源供給部127から反転層50内を通電する。そして、読出し電流は、2V〜5V程度の電圧が印加されたコントロールゲート117c下において、対向配置された不純物拡散層109dに向けて流れる。ここで、不純物拡散層109dは、反転層50より電気的な抵抗が低いものとされている。具体的には、反転層50は、3〜4MΩ程度とされており、不純物拡散層109dの抵抗は、700KΩ以上800KΩ以下程度とされている。
このように、不純物拡散層109dの抵抗は低いため、不純物拡散層109dのうち、図1に示すコンタクト部119側の電圧Vs1と、選択されたメモリセルMC3における電圧Vs2との差は小さく抑えられている。すなわち、図1において、不純物拡散層109a〜109h内の電圧は、コンタクト部119側の端部から他方の端部にわたって、略均一に分布する。このため、いずれのメモリセルMCが選択されたとしても、選択されたメモリセルMCのソースの電圧にばらつきが生じ難くなっている。
ここで、選択されたメモリセルに流れる読み出し電流IDは、以下に示す式により表される。
ID=α×〔(VGS−Vth)×VDS−VDS 2/2〕・・・(1)(但し、ID:選択されたメモリセルに流れる読み出し電流。α:定数。VGS:ゲート電極として機能するコントロールゲートに印加された電圧VGと、ソースとして機能する不純物拡散層に印加される電圧VS2との電圧差。Vth:選択されたメモリセルのしきい値電圧。VDS:ソースとして機能する不純物拡散層に印加された電圧と、ドレインとして機能する反転層に印加された電圧との電圧差。)上記のように、いずれのメモリセルMCが選択されたとしても、ソースの電圧にばらつきが生じ難いため、いずれのメモリセルMCにおいても、ソースと、コントロールゲート107a〜107eとの間の電圧差にばらつきが生じ難くなっている。
したがって、上記式(1)において、各メモリセルMCについて、VGSにばらつきが生じ難くなっている。このため、いずれのメモリセルMCにおいても、読み出し電流IDが近似することとなり、各メモリセルMCのしきい値電圧のVthばらつきを小さく抑制することができる。
また、反転層50は、熱拡散などの問題がないため、反転層50の幅を小さく抑えることができ、図1に示すメモリセル領域140の面積を小さくすることができる。
図10は、不揮発性半導体記憶装置10の消去動作を示す断面図である。この図10に示されるように、データ消去時は、選択されたコントロールゲート117cにたとえば、−17V程度の負電圧を印加すると共に、半導体基板100および不純物拡散層109c、109d、109e、109fには、0Vを印加する。これにより、フローティングゲート107c5〜107c10内に蓄積された電荷を絶縁膜106を介して、半導体基板100に放出し、複数のフローティングゲート107c5〜107c10のデータを一括消去する。
次に、本実施の形態1に係る不揮発性半導体記憶装置10の製造方法について説明する。図11は、不揮発性半導体記憶装置10の製造工程の第1工程を示す平面図である。この図11において、半導体基板100は、たとえば、P型のシリコン(Si)単結晶からなり、この半導体基板100の主表面上に、溝型の分離領域131を形成すると共に、活性領域130を形成する。これにより、活性領域130として、メモリセル領域140の中央部に位置する半導体基板100の主表面に形成された活性領域135と、帯状の活性領域132、133a,133bとが形成される。そして、半導体基板100の主表面上に、酸化シリコン等から形成される絶縁膜101を、たとえば5nm程度の厚さとなるように、たとえばISSG(In-Situ Steam Generation)酸化法のような熱酸化法により形成する。
そして、通常のイオン注入法等により、半導体基板100のメモリセル領域140となる領域に、たとえば、リン(P)を選択的に導入することで、n型の埋込領域を形成した後、通常のイオン注入法等により、半導体基板100のメモリセル領域140および周辺回路領域141となる領域に、たとえば、ホウ素(B)を選択的に導入することで、P型のウエル領域を形成する。これにより、図1に示すアシストゲート102a〜102g下の半導体基板100の主表面上にP型の不純物領域が形成される。
図12、図50は、半導体記憶装置10の製造工程の第2工程を示す平面図である。図12および図1に示されるように、半導体基板100の主表面上に、レジスト膜135aを形成する。そして、半導体基板100の主表面のうち、活性領域133bに形成されるコンタクト部119と活性領域135の周辺回路領域141A側の側辺近傍との間に位置する領域128aと、幅広部132Aよりメモリセル領域140側の位置から活性領域135の周辺回路141A側の側辺近傍までの間の位置する領域129aとが外方に露出している。そして、露出した半導体基板100の主表面にn-型の不純物の注入を行なう。
そして、図50に示されるように、半導体基板100の主表面上に、絶縁膜101を介して、多結晶シリコン等からなる周辺ゲート134を形成する。その後、半導体基板100の主表面上に、レジスト膜135bを形成する。この際、図1と図50において、半導体基板100のうち、周辺ゲート134から活性領域133aの端部までの間に位置する領域128bと、周辺ゲート134から図1に示す配線114の周辺回路領域141A側の側辺近傍までの領域128cと、活性領域132の端部から図1に示す配線115の周辺回路領域141B側の側辺近傍に位置する領域129bとが、外方に露出している。
そして、露出した半導体基板100の主表面に、n-型の不純物を注入する。このようにして、半導体基板100の主表面上に、不純物領域128、129が形成される。
図13は、図50におけるXIII−XIII線における断面図であり、この図13および図50に示すように、n-型の不純物領域129が活性領域132の主表面に形成される。そして、不純物領域129は、図1において、活性領域132内のうち、少なくとも、コンタクト部118が形成される領域から、アシストゲート102a〜102gが形成される領域にわたって形成される。また、図14は、図50のXIV−XIV線における断面図であり、この図14および図50に示すように、不純物領域128は、活性領域132内のうち、図1に示すコンタクト部119が形成される領域から、不純物拡散層109a〜109gが形成される領域にわたって形成される。
図15は、不揮発性半導体記憶装置10の製造工程うち、アシストゲートを形成する第3工程を示す断面図である。この図15に示されるように、絶縁膜101の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜102を、たとえば、50nm〜70nm程度の厚さとなるように、CVD(Chemical Vapor Deposition)法等により堆積する。そして、この導電膜102の上面上に、たとえば、酸化シリコン等からなる絶縁膜103を、たとえば、150nm程度の厚さとなるように、堆積する。続いて、この絶縁膜103の上面上に窒化シリコンからなる絶縁膜104を、たとえば、70nm〜80nm程度の厚さとなるように堆積する。そして、この絶縁膜104の上面上にレジストパターンを形成し、絶縁膜104と、絶縁膜103と、導電膜102にパターニングを施し、アシストゲート102c〜102eを形成する。なお、アシストゲート102c〜102eの上面上には、絶縁膜103が残留し、この絶縁膜103の上面上には、絶縁膜104が残留する。
図16は、不揮発性半導体記憶装置10の製造工程の第4工程を示す断面図である。この図16において、アシストゲート102c〜102eと、絶縁膜103と、絶縁膜104を覆うように、たとえば、シリコン酸化膜から形成された絶縁膜105を堆積する。そして、絶縁膜105にドライエッチングを施して、アシストゲート102c〜102e、絶縁膜103および絶縁膜104の側面上にサイドウォール状の絶縁膜105を形成する。このサイドウォール状の絶縁膜105は、半導体基板100の主表面側から上端部側にわたって、アシストゲート102c〜102e側の側面と、アシストゲート102c〜102e側の側面と対向する側面とが略平行に上方に向けて延在している。そして、サイドウォール状の絶縁膜105の上端部側では、アシストゲート102c〜102e側の側面と対向する側面が、アシストゲート102c〜102e側の側面に近接するような湾曲面状とされている。
そして、サイドウォール状の絶縁膜105は、半導体基板100の主表面と平行な方向の幅a10が、80nm以上100nm以下程度となるように形成されている。このようなサイドウォール状の絶縁膜105を形成する際には、形成されたサイドウォール状の絶縁膜105間に位置する絶縁膜101も同時にエッチングして、サイドウォール状の絶縁膜105間に位置する半導体基板100の主表面を露出する。
図17は、不揮発性半導体記憶装置10の製造工程の第5工程を示す断面図である。この図17に示されるように、サイドウォール状の絶縁膜105にウエットエッチングを施して、半導体基板100の主表面と平行な方向の幅a10が狭められたサイドウォール状の絶縁膜105を形成する。このウエットエッチングが施された絶縁膜105の幅a10は、たとえば、20nm〜30nm程度とされている。この際、絶縁膜105下に位置していた絶縁膜101もウエットエッチングにより除去する。これにより、絶縁膜105下に位置していた半導体基板100の主表面の一部である領域122が露出する。
ここで、この露出した領域122が位置する半導体基板100の主表面は、上記第4工程においてドライエッチングを施す際には、絶縁膜105下に位置しており、エッチングダメージを受けないものとなっている。そして、ウエットエッチングにより、領域122が位置する半導体基板100の主表面を露出することとしているので、この領域122が位置する半導体基板100の主表面は、ドライエッチングによるダメージを受けることがない。このため、領域122における半導体基板100の主表面には、凹部等が形成され難く、平坦面とされている。また、領域122における半導体基板100の主表面では、界面の結晶方位が、1−0−0と略均一となっており、界面準位密度が低くなっている。このように、エッチングダメージを受けていない領域122は、絶縁膜105に対して、アシストゲート102c〜102eに対して反対側の主表面上に位置している。この領域122は、半導体基板100の主表面と平行な方向の幅a12は、たとえば、50nm〜80nm程度とされている。
絶縁膜105は、図5に示すフローティングゲート107c5〜107c10とアシストゲート102c〜102eとの間の絶縁性を確保するものであるが、その幅a3は、図16に示す絶縁膜105の幅a10および、図17に示すように、絶縁膜105に施すエッチング量を調整することにより、適宜調整することができる。
図18は、不揮発性半導体記憶装置10の製造工程の第6工程を示す断面図である。この図18に示すように、まず、サイドウォール状の絶縁膜105間に位置する半導体基板100の主表面上に絶縁膜106を形成する。この絶縁膜106の厚さは、たとえば、10nm程度とされ、アシストゲート102c〜102e下に形成された絶縁膜101より厚く形成される。ここで、領域122が位置する半導体基板100の主表面上に絶縁膜106が成長する際に、主表面が平坦面であるため、絶縁膜106の厚さが均一となるように成長する。このため、領域122の主表面上に位置する絶縁膜106の膜厚は略均一となり、また、所望の膜厚に設定しやすいものとなっている。
続いて、この絶縁膜106の上面上と、サイドウォール状の絶縁膜105の側面上と、絶縁膜104の上面上および側面上を覆うように、たとえば、低抵抗な多結晶シリコンからなる導電膜107AをCVD法等により堆積する。ここで、絶縁膜106の上面上に堆積された導電膜107Aは、半導体基板100の主表面に対して垂直な方向の厚さが、20nm以上40nm以下となるように形成する。このように、導電膜107Aを薄膜状に形成すると、導電膜107Aは、絶縁膜105の側面上において、半導体基板100の主表面側から、絶縁膜105の上端部側にわたって、半導体基板100の主表面に対して平行な方向の幅が略均一に形成される。
図19は、不揮発性半導体記憶装置10の製造工程の第7工程を示す断面図である。この図19に示すように、図18に示す導電膜107Aにエッチングを施して、サイドウォール状の導電膜107Bを形成する。ここで、サイドウォール状の導電膜107Bの半導体基板100の主表面と平行な方向の幅a11は、上記第6工程において、堆積された導電膜107Aの膜厚により設定される。そして、このサイドウォール状の導電膜107Bの幅a11が、図5に示すフローティングゲート107c5〜107c10の幅a4となる。すなわち、フローティングゲート107c5〜017c10の幅a4は、上記第6工程において、堆積された導電膜107Aの膜厚により、決定されている。このため、上記第6工程において、堆積する導電膜107Aの膜厚を調整することにより、形成されるフローティングゲート107c5〜107c10の幅a4を調整することができる。すなわち、導電膜107Aの膜厚を薄く形成することにより、フローティングゲート107c5〜107c11の微細化を図ることができ、図1に示すメモリセル領域140の縮小化を図ることができる。
図19において、サイドウォール状の導電膜107Bは、絶縁膜106を介して、半導体基板100の主表面上に形成される。また、導電膜107Bは、アシストゲート102c〜102eの側面上に形成されたサイドウォール状の絶縁膜105の側面上および上端部上を覆うように形成される。そして、サイドウォール状の導電膜107Bの上端部同士が、互いに近接している。このサイドウォール状の導電膜107Bの半導体基板100と平行な方向の幅a11は、たとえば、35nm程度とされている。
図20は、不揮発性半導体記憶装置10の製造工程の第8工程を示す断面図であり、図21は、第9工程を示す断面図である。この図20に示されるように、サイドウォール状の導電膜107Bの上面および、導電膜107B間に位置する絶縁膜106上を覆うように、酸化シリコン等からなる絶縁膜(保護膜)108をCVD法により堆積する。そして、図21に示すように、絶縁膜108にドライエッチングを施して、導電膜107Bの側面上にサイドウォール状の絶縁膜108を残す。
このドライエッチングを施す際には、サイドウォール状の絶縁膜108間に位置する領域に形成された絶縁膜106も除去して、サイドウォール状の絶縁膜108間に位置する半導体基板100の主表面を露出する。
図22は、不揮発性半導体記憶装置10の製造工程の第10工程を示す断面図である。この図22に示すように、サイドウォール状の絶縁膜108間に位置する半導体基板100の主表面上から主表面に対して垂直な方向に不純物を注入する。この際、たとえば、ヒ素(As)を10(keV),1.0×1014(cm−2)の条件の下注入し、また、ホウ素(B)を15(keV),1.0×1013(cm−2)の条件の下注入して、熱拡散させて不純物拡散層109c〜109fを形成する。
ここで、不純物拡散層109c〜109fを形成する際には、絶縁膜108により不純物が注入される範囲が規定される。そして、不純物領域110c1〜110f1に用いられる不純物は、ポケット層110c1〜110f2に用いられる不純物より熱拡散係数が低く、結果として、不純物領域110c1〜110f1を覆うように、ポケット層110c2〜110f2が形成される。このため、異なる不純物型を持つ、不純物領域110c1〜110f1とポケット層110c2〜110f2の境界が、半導体基板100のうち、導電膜107B下の領域まで拡散することが抑制されている。
図23は、不揮発性半導体記憶装置10の製造工程の第11工程を示す断面図である。この図23に示されるように、導電膜107Bの側面上に形成された絶縁膜108およびサイドウォール状の導電膜107B間に位置する半導体基板100の主表面に形成された絶縁膜106をウエットエッチングにより除去する。この結果、導電膜107間に位置する半導体基板100の主表面は露出される。そして、サイドウォール状の導電膜107B間に位置する半導体基板100の主表面上に形成された絶縁膜106をウエットエッチングにより除去して、導電膜107B間に位置する半導体基板100の主表面を露出する。そして、導電膜107B下に位置する半導体基板100の主表面上に、絶縁膜106が残る。
図24は、不揮発性半導体記憶装置10の製造工程の第12工程を示す断面図である。導電膜107Bおよび絶縁膜104を覆うように、たとえば、酸化シリコンからなる絶縁膜111を、たとえば、CVD法により堆積する。
図25は、不揮発性半導体記憶装置10の製造工程の第13工程を示す断面図であり、図26は第14工程を示す断面図である。図25に示すように、絶縁膜104をストッパとして、絶縁膜111に化学機械研磨(CMP:Chemical Mechanical Polishing)処理を施して、絶縁膜111の表面を平坦化する。これにより、サイドウォール状の導電膜107B間に絶縁膜111が残る。そして、図26に示すように、絶縁膜111ウエットエッチングを施して、絶縁膜111の上面をアシストゲート102c〜102eの上面の近傍に位置させる。これにより、絶縁膜111より上方に位置するサイドウォール状の導電膜107Bの表面が外方に露出する。この際、サイドウォール状の絶縁膜105の表面は、導電膜107Bにより覆われているので、絶縁膜105に膜減りが生じることが防止されている。さらに、絶縁膜103の上面上には、シリコン窒化膜からなる絶縁膜104が形成されているので、絶縁膜103の上面がエッチングされることが防止されている。
図27は、不揮発性半導体記憶装置10の製造工程の第15工程に示す断面図である。この図27において、図26に示す導電膜107Bと、絶縁膜105と、絶縁膜104の上端部にドライエッチングを施す。これにより、図26において、絶縁膜104を介して、互いに近接するように形成された導電膜107Bの上端部が除去される。また、絶縁膜104も除去され、絶縁膜105および絶縁膜103の上面上が外方に露出する。そして、図27に示すように、上端部が離間したサイドウォール状の導電膜107Cが、アシストゲート102c〜102eの両側面上に形成される。このように、サイドウォール状の導電膜107Cの上端部を離間させることにより、図8において、アシストゲート102c〜102eを介して対向配置されたフローティングゲート107c5〜107c10間の容量を低減することができる。
このため、選択されたメモリセルのフローティングゲート107c7内に蓄積されたデータを読み出す際に、フローティングゲート107c7に対して、アシストゲート102dを介して配置されたフローティングゲート107c8内に蓄積された電荷量が変動しても、選択されたメモリセルのしきい値電圧が変動することを抑制することができる。
そして、図27において、絶縁膜111もこのドライエッチングにより、半導体基板100に対して垂直な方向の高さが低くなり、形成された導電膜107Cの側面がさらに露出される。
図28は、不揮発性半導体記憶装置10の製造工程の第16工程を示す断面図である。この図28に示すように、サイドウォール状の導電膜107Cの側面上および上端部と、絶縁膜105と、絶縁膜103と、絶縁膜111との上面上とを覆うように、たとえば、酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層して、いわゆるONO膜からなる絶縁膜112を形成する。絶縁膜112の上下の酸化シリコンは、たとえば、ISSG酸化法等のような熱酸化法で形成する。
図29は、不揮発性半導体記憶装置10の製造工程の第17工程を示す断面図である。この図29に示すように、絶縁膜112の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜117c2を堆積し、この導電膜117c2の上面上にたとえばタングステンシリサイド等のような高融点金属シリサイド膜からなる導電膜117c1を堆積する。
そして、この導電膜117c2および導電膜117c1にパターニングを施して、図1に示すコントロールゲート117a〜117eを形成する。この際、絶縁膜112をエッチングストッパーとして機能させる。
図30は、不揮発性半導体記憶装置10の製造工程の第18工程を示す断面図であり、コントロールゲート117a〜117e間における断面図である。この第18工程においては、コントロールゲート117a〜117e間に位置する絶縁膜112にエッチングを施して、図29に示すサイドウォール状の導電膜107Cの上面を露出する。そして、図29に示すコントロールゲート117cをマスクとして、サイドウォール状の導電膜107Cにエッチングを施して、図1に示すフローティングゲート107a〜107eを形成する。この際、図29、図1において、コントロールゲート117a〜117e間に位置する半導体基板100の主表面上に形成された導電膜107Cは除去され、絶縁膜106が露出する。
さらに、絶縁膜106およびこの絶縁膜106下の半導体基板100の主表面上にドライエッチングを施して、凹部121を形成する。すなわち、凹部121は、サイドウォール状の絶縁膜105に対して、アシストゲート102c〜102eと反対側の半導体基板100の主表面上に形成される。このようにして、本実施の形態1に係る不揮発性半導体記憶装置10が製造される。
(実施の形態2)
図31から図36を用いて、本実施の形態2に係る不揮発性半導体記憶装置20について説明する。図31は、本実施の形態2に係る不揮発性半導体記憶装置20の断面図である。この図31に示すように、絶縁膜211は、フローティングゲート207c5〜207c10間に位置する領域のうち、アシストゲート202c〜202eが形成されていない領域に位置する半導体基板100の主表面上であって、フローティングゲート207c5〜207c10から離間した位置に形成されている。
図31から図36を用いて、本実施の形態2に係る不揮発性半導体記憶装置20について説明する。図31は、本実施の形態2に係る不揮発性半導体記憶装置20の断面図である。この図31に示すように、絶縁膜211は、フローティングゲート207c5〜207c10間に位置する領域のうち、アシストゲート202c〜202eが形成されていない領域に位置する半導体基板100の主表面上であって、フローティングゲート207c5〜207c10から離間した位置に形成されている。
そして、絶縁膜206の半導体基板100の主表面に垂直な方向の厚さは、絶縁膜211の半導体基板100の主表面に対して垂直な方向の厚さよりも薄く形成されている。また、この絶縁膜206は、フローティングゲート207c5〜207c10下から、フローティングゲート207c5〜207c10間に位置する領域のうち、アシストゲート202c〜202eが形成されていない領域に位置する半導体基板100の主表面上にまで延在している。
すなわち、フローティングゲート207c5〜207c10間に位置する領域のうち、アシストゲート202c〜202eが形成されていない領域に位置する半導体基板100の主表面は、絶縁膜211と絶縁膜206とにより覆われている。
図32は、本実施の形態2に係る不揮発性半導体記憶装置20のコントロールゲート間における断面図である。この図32に示すように、凹部221により規定された凸部220Bの主表面上には、中央部に形成された絶縁膜211と、この絶縁膜211の周囲に位置する主表面上に形成された絶縁膜206と、この絶縁膜206上に形成された絶縁膜208とが形成されている。なお、上記構成以外の構成は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様に構成されている。
このように構成された不揮発性半導体記憶装置20の製造方法について、図33〜図36を用いて説明する。図33は、上記実施の形態1に係る不揮発性半導体記憶装置10の製造工程の第10工程と同様に不純物拡散層209c〜209fを形成する工程を示す断面図である。
この図33に示すように、サイドウォール状の導電膜207Bの側面上に絶縁膜208を形成し、絶縁膜208間に位置する半導体基板100の主表面上から不純物を注入して、不純物拡散層209c〜209fを形成する。図34は、不純物拡散層209c〜209fの形成工程後の工程を示す断面図である。この図34に示すように、サイドウォール状に形成された導電膜207Bの上端部から下端部にわたって、絶縁膜(保護膜)208を残留させた状態で、絶縁膜211を堆積する。このため、絶縁膜211は、絶縁膜208間に位置する半導体基板100の主表面上に堆積される。
そして、図35は、図34に示す製造工程後の不揮発性半導体記憶装置20の工程を示す断面図であり、この図35に示すように、半導体基板100の主表面に絶縁膜208および絶縁膜211の少なくとも一部が残留するように、絶縁膜208および絶縁膜211にエッチングを施す。これにより、サイドウォール状の導電膜207Bの側面の一部が露出すると共に、絶縁膜208下に絶縁膜206が残留する。
図36は、図35に示された工程後の工程を示す断面図である。この図36に示すように、図35に示すサイドウォール状の導電膜207Bおよび絶縁膜205、203の上面上を覆うように、絶縁膜212を形成し、この絶縁膜212上にコントロールゲート217cを形成する。そして、形成されたコントロールゲート217cをマスクとして、サイドウォール状の導電膜207Bにパターニングを施して、フローティングゲート207c5〜207c10を形成する。なお、本実施の形態2に係る不揮発性半導体記憶装置20の製造工程は、上記工程以外の工程として、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の工程を有している。
このような不揮発性半導体記憶装置20の製造方法によれば、絶縁膜206にウエットエッチングが施されることなく、フローティングゲート207c5〜207c10下に位置する半導体基板100の主表面上に形成されるので、絶縁膜206に半導体基板100の主表面と平行な方向に膜減りが生じることを防止することができる。このため、フローティングゲート207c5〜207c10下には、確実に絶縁膜206が形成され、信頼性の高いトンネル絶縁膜を得ることができる。なお、本実施の形態2に係る不揮発性半導体記憶装置20は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の構成を有しているため、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の作用・効果を得ることができる。
(実施の形態3)
図37〜図42を用いて、本実施の形態3に係る不揮発性半導体記憶装置30について説明する。図37は、本実施の形態3に係る不揮発性半導体記憶装置30の断面図である。この図37に示されるように、絶縁膜306は、フローティングゲート307c5〜307c10下に位置する半導体基板100の主表面上および、フローティングゲート307c5〜307c10間のうち、アシストゲート302c〜302eが形成されていない領域に位置する半導体基板100の主表面上に形成されている。
図37〜図42を用いて、本実施の形態3に係る不揮発性半導体記憶装置30について説明する。図37は、本実施の形態3に係る不揮発性半導体記憶装置30の断面図である。この図37に示されるように、絶縁膜306は、フローティングゲート307c5〜307c10下に位置する半導体基板100の主表面上および、フローティングゲート307c5〜307c10間のうち、アシストゲート302c〜302eが形成されていない領域に位置する半導体基板100の主表面上に形成されている。
そしてフローティングゲート307c5〜307c10間のうち、アシストゲート302c〜302eが形成されていない領域に位置する絶縁膜306の上面上には、絶縁膜311とが形成されている。なお、上記構成以外の構成は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様に構成されている。
図38から図42を用いて、本実施の形態3に係る不揮発性半導体記憶装置30の製造方法について説明する。図38は、図18に示す実施の形態1に係る不揮発性半導体記憶装置10の製造工程の第6工程後になされる工程を示す断面図である。この図38に示すように、導電膜307Aの上面上に酸化シリコンからなる絶縁膜(保護膜)324を堆積する。図39は、図38に示された工程後の不揮発性半導体記憶装置30の製造工程を示す断面図である。
この図39に示されるように、絶縁膜324にエッチングを施して、導電膜307Aの表面上にサイドウォール形状の一対の絶縁膜324を残すと共に、絶縁膜324間に位置する導電膜324の表面を露出する。図40は、図39に示された工程後の不揮発性半導体記憶装置30の製造工程を示す断面図である。この図40に示されるように、絶縁膜324間のうち、アシストゲート302c〜302eが形成されていない領域に露出した導電膜307Aおよび、この露出した導電膜307A下に位置する絶縁膜306を通して、半導体基板100の主表面に不純物を注入する。この際、たとえば、ヒ素(As)を80(keV),1.0×e14(cm−2)の条件の下注入し、また、ホウ素(B)を40(keV),1.0×e13(cm−2)の条件の下注入し、熱拡散させて、不純物拡散層309c〜309fをアシストゲート302c〜302f間に形成する。
このように、不純物を半導体基板100の主表面上に注入する際に、導電膜307Aおよび絶縁膜306を通しているため、不純物の注入により半導体基板100の主表面に与えられるダメージを低減することができる。このため、不純物拡散層309c〜309fが位置する半導体基板100の主表面のダメージが軽減され、不純物拡散層309c〜309fの電気的な抵抗を低減することができる。
すなわち、不純物拡散層309c〜309fを形成する際に、露出した半導体基板100の主表面を露出した状態で、イオン注入すると、注入されるイオンが半導体基板100の主表面にぶつかる際の物理的なダメージにより、半導体基板100の主表面上に、転位等の欠陥が形成される恐れがあり、これにより、電流阻害要因となり、結果として、不純物拡散層309c〜309fの抵抗が高くなるおそれがある。そこで、本実施の形態3においては、半導体基板100の主表面上に、ポリシリコン膜または酸化膜等からなる保護膜を半導体基板100の主表面上に形成し、イオン注入により半導体基板100の主表面にダメージが与えられることを抑制して、不純物拡散層309c〜309fの抵抗が高くなることを抑制している。
図41は、図40に示された工程後の不揮発性半導体記憶装置30の製造工程を示す断面図である。この図41に示されるように、図40に示すサイドウォール状の絶縁膜324にエッチングを施して、除去する。そして、導電膜307Aにエッチングを施して、導電膜307Aを絶縁膜305を覆うようなサイドウォール状に形成する。
図42は、図41に示された工程後の不揮発性半導体記憶装置30の製造工程を示す断面図である。この図42において、導電膜307Aの表面上と、絶縁膜305の上面上と、絶縁膜311の上面上を覆うような絶縁膜312を形成する。そして、この絶縁膜312上にコントロールゲート317cを形成し、フローティングゲート307c5〜307c10を形成して、不揮発性半導体記憶装置30を形成する。なお、本実施の形態3に係る不揮発性半導体記憶装置30の製造工程は、上記工程以外の工程として、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の工程を有している。
このようにして形成された不揮発性半導体記憶装置30は、不純物拡散層309c〜309fの抵抗が低減されているため、読出し動作の際に、ソースとして機能する不純物拡散層309c〜309fの電位が、電源供給部からの距離によって、変動する変動量が小さく抑えられている。このため、各メモリセルトランジスタのしきい値電圧のばらつきを小さく抑えることができる。なお、本実施の形態3に係る不揮発性半導体記憶装置30は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の構成を有しているため、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の作用・効果を得ることができる。
(実施の形態4)
図43〜図49を用いて、本実施の形態4に係る不揮発性半導体記憶装置40について説明する。図43は、本実施の形態4に係る不揮発性半導体記憶装置40の断面図である。この図43に示されるように、アシストゲート402c〜402eの上面上には、窒化シリコン膜等からなる絶縁膜(第6絶縁膜)424が形成されている。そして、アシストゲート402c〜402eの側面上には、絶縁膜405が形成されており、この絶縁膜405の上面は、絶縁膜424と一致するように形成されている。
図43〜図49を用いて、本実施の形態4に係る不揮発性半導体記憶装置40について説明する。図43は、本実施の形態4に係る不揮発性半導体記憶装置40の断面図である。この図43に示されるように、アシストゲート402c〜402eの上面上には、窒化シリコン膜等からなる絶縁膜(第6絶縁膜)424が形成されている。そして、アシストゲート402c〜402eの側面上には、絶縁膜405が形成されており、この絶縁膜405の上面は、絶縁膜424と一致するように形成されている。
そして、絶縁膜405の側面上には、サイドウォール状のフローティングゲート407c5〜407c10が形成されている。このフローティングゲート407c5〜407c10の上端部は、絶縁膜405および絶縁膜424の上面より上方に位置している。このように、フローティングゲート407c5〜407c10は、絶縁膜405および絶縁膜424の上面より上方に突出する突出部405aを備えている。
そして、コントロールゲート417cは、フローティングゲート407c5〜407c10の表面を覆うように形成されている。このため、フローティングゲート407c5〜407c10の絶縁膜411より上方に位置する側面と、湾曲面状に形成された上端部と、絶縁膜405より上方に位置するアシストゲート402c〜402e側の側面とは、絶縁膜412を介して、コントロールゲート417cにより覆われている。これにより、突出部407aは、コントロールゲート417cにより覆われると共に、コントロールゲート417c内に入り込むように形成されている。
このため、コントロールゲート417cと、フローティングゲート407c5〜407c10との対向面積が広くなり、コントロールゲート417cと、フローティングゲート407c5〜407c10との間のカップリング比を向上させることができる。
図44は、コントロールゲート間における不揮発性半導体記憶装置40の断面図である。この図44に示されるように、凹部421により規定された凸部420Aの上面上には、アシストゲート402c〜402eと、アシストゲート402c〜402eの側面上に形成された絶縁膜405とが形成されている。なお、上記構成以外の構成は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の構成とされている。
上記のように構成された不揮発性半導体記憶装置40の製造方法について、図45〜図49を用いて説明する。図45は、不揮発性半導体記憶装置40の製造工程の第1工程を示す断面図である。この図45に示すように、半導体基板100の主表面上に絶縁膜401を形成する。そして、絶縁膜401の上面上に多結晶シリコンからなる導電膜402を堆積し、この導電膜402の上面上に窒化シリコン等からなる絶縁膜424を堆積する。さらに、この絶縁膜424の上面上に、酸化シリコン等からなる絶縁膜403を堆積し、この絶縁膜403の上面上に、窒化シリコン等からなる絶縁膜404を堆積する。そして、絶縁膜404、403、424および導電膜402にパターニングを施して、アシストゲート402c〜402eを形成する。
図46は、図45に示した第1工程後の工程を示す断面図である。この図46に示されるように、半導体基板100の主表面上に、アシストゲート402c〜402eの側面上に形成されたサイドウォール状の絶縁膜405と、絶縁膜405の側面上に形成されたサイドウォール状の導電膜407Aと、サイドウォール状の導電膜407Aに対してアシストゲート402c〜402eと反対側の半導体基板100の主表面上に形成された不純物拡散層409c〜409fと、不純物拡散層409c〜409fが位置する半導体基板100の主表面上および導電膜407Aの表面上を覆うように堆積され、酸化シリコンからなる絶縁膜411とを形成する。
図47は、図46に示された工程後の不揮発性半導体記憶装置40の製造工程を示す断面図である。この図46に示されるように、絶縁膜411にCMPを施して、その後、ドライエッチングまたは、ウエットエッチングにより、絶縁膜411にエッチングを施す。これにより、絶縁膜411の上端面は、サイドウォール状の導電膜407Aの上面より下方に位置し、また、図46に示される絶縁膜404も除去される。そして、サイドウォール状の導電膜407Aの上端部を除去して、アシストゲート402c〜402eの両側面に形成されたサイドウォール状の導電膜407Aの上端部を離間させる。これにより、サイドウォール状の導電膜407Aは、絶縁膜405の側面に位置し、絶縁膜405の上面および絶縁膜403の上面が外方に露出する。
図48は、図47に示された工程後の不揮発性半導体記憶装置40の製造工程を示す断面図である。この図48において、絶縁膜424をストッパとして、図47示す絶縁膜405および絶縁膜403にドライエッチングを施す。これにより、絶縁膜406上に形成されていた絶縁膜403が除去されると共に、絶縁膜405の上面が絶縁膜424の上面と一致する。そして、導電膜407Aのアシストゲート402c〜402e側の側面のうち、絶縁膜405より上方の部分が外方に露出する。このようにして、絶縁膜424および絶縁膜405の上面が、導電膜407Aの上端部より下方に位置する。
また、このエッチングにより絶縁膜411もエッチングされ、絶縁膜411の上面は、アシストゲート402c〜402eの上面より下方に位置する。このため、導電膜407Aの不純物拡散層409c〜409f側の側面のうち、絶縁膜411より上方の部分が外方に露出する。これにより、突出部407aが形成され、アシストゲート402c〜402fの上面側には、突出部407aと、絶縁膜424と、絶縁膜405とからなる凹部が形成される。また、導電膜407A間のうち、アシストゲート402c〜402eが形成されていない領域に、導電膜407Aと、絶縁膜411とからなる凹部が形成される。
図49は、図48に示された工程後の不揮発性半導体記憶装置40の製造工程を示す断面図である。この図49において、サイドウォール状の導電膜407Aの表面上と、絶縁膜424、405、411の上面上を覆うように、絶縁膜412を形成する。そして、この絶縁膜412の上面上にコントロールゲート417cを形成する。
この際、コントロールゲート417cは、アシストゲート402c〜402eの上面側に形成された凹部と、絶縁膜424と、絶縁膜405とからなる凹部内に充填される。このようにして、フローティングゲート407c5〜407c10の表面上にコントロールゲート417cが形成される。その後、コントロールゲート417cをマスクとして、導電膜407Aにパターニングが施され、図43に示すフローティングゲート407c5〜407c10が形成され、不揮発性半導体記憶装置40が形成される。なお、本実施の形態4に係る不揮発性半導体記憶装置40の製造工程の上記工程以外の工程は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の工程を有している。
このように構成された不揮発性半導体記憶装置40においては、フローティングゲート407c5〜407c10と、コントロールゲート417cとの間のカップリング比を向上させることができ、書込み速度の向上を図ることができる。
(実施の形態5)
図51から図55を用いて、本実施の形態5に係る不揮発性半導体記憶装置50について、説明する。図51は、本実施の形態5に係る不揮発性半導体記憶装置50の断面図である。この図51に示されるように、アシストゲート102c〜102eの両側面側に位置する半導体基板100の主表面上には、絶縁膜105が形成されており、絶縁膜101は、アシストゲート102c〜102eの直下に位置する半導体基板100の主表面上に形成されている。
図51から図55を用いて、本実施の形態5に係る不揮発性半導体記憶装置50について、説明する。図51は、本実施の形態5に係る不揮発性半導体記憶装置50の断面図である。この図51に示されるように、アシストゲート102c〜102eの両側面側に位置する半導体基板100の主表面上には、絶縁膜105が形成されており、絶縁膜101は、アシストゲート102c〜102eの直下に位置する半導体基板100の主表面上に形成されている。
絶縁膜105は、たとえば、高温酸化膜(HTO:high temperature oxide)からなる絶縁膜105aと、この絶縁膜105aと材質の異なる、たとえば、酸化シリコンからなる絶縁膜105bとを備え、材質の異なる絶縁膜の積層構造とされている。
絶縁膜105aは、アシストゲート102c〜102eとフローティングゲート107c5〜107c10との間に位置する半導体基板100の主表面上に形成され、さらに、アシストゲート102c〜102eおよび絶縁膜103の側面上に形成され、所謂L字形状に形成されている。絶縁膜105bは、絶縁膜105aの上面上に形成されている。なお、上記構成以外の構成は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様に構成されており、同一の構成には、同一の符号を付してその説明を省略する。
ここで、図52から図55を用いて、上記のように構成された不揮発性半導体記憶装置50の製造方法について説明する。図52は、図15に示す上記実施の形態1の第3工程に対応する工程であり、本実施の形態5に係る不揮発性半導体記憶装置50の製造工程の第3工程を示す断面図である。この図52に示されるように、絶縁膜104と、絶縁膜103と、導電膜102と、絶縁膜101にパターニングを施して、半導体基板100の主表面上にアシストゲート102c〜102eを形成する。そして、アシストゲート102c〜102e間に位置する半導体基板100の主表面は、外方に露出する。
図53は、不揮発性半導体記憶装置50の第4工程を示す断面図であり、図54は、第5工程を示す断面図である。図53に示されるように、露出した半導体基板100の主表面上およびアシストゲート102c〜102e、絶縁膜103および絶縁膜104を覆うように、高温酸化膜からなる絶縁膜105aを形成する。
図54において、絶縁膜105aの上面上に絶縁膜105bを、たとえば、たとえばTEOS(Tetraethoxysilane)ガスを用いたCVD法等により堆積した後、ドライエッチングを施して、絶縁膜105aと絶縁膜105bとからなる絶縁膜105をアシストゲート102c〜102eの側面上にサイドウォール状に形成する。
図55は、不揮発性半導体記憶装置50の第6工程を示す断面図である。この図55に示されるように、絶縁膜105にHF等を用いて、ウエットエッチングを施して、絶縁膜105の半導体基板100の主表面と平行な方向の幅を狭めて、絶縁膜105下に位置していた半導体基板100の主表面の一部である領域122を露出させる。この際、高温酸化膜からなる絶縁膜105aは、シリコン酸化膜より膜減りし難いため、半導体基板100の主表面上に残留する絶縁膜105aの半導体基板100の主表面と平行な方向の幅を制御しやすい。そして、絶縁膜105bは、絶縁膜105aの上面上に形成されるため、絶縁膜105aの幅も精度良く制御でき、絶縁膜105の形状を精度良く制御することができる。なお、上記工程以外の工程は、上記実施の形態1に係る不揮発性半導体記憶装置10の製造工程と同様の工程を経ることにより、不揮発性半導体記憶装置50が製造される。
このように、絶縁膜105をアシストゲート102c〜102eと、フローティングゲート107c5〜107c10との間に絶縁膜105を確実に形成することができるため、アシストゲート102c〜102eとフローティングゲート107c5〜107c10との間の耐圧性を確保することができる。なお、本実施の形態1に係る不揮発性半導体記憶装置50は、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の構成および製造工程を有しているため、上記実施の形態1に係る不揮発性半導体記憶装置10と同様の作用・効果を得ることができる。
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、半導体装置およびその製造技術に関し、特に、EEPROM(Electrically Erasable Programmable Read Only Memory)またはフラッシュメモリ等のような不揮発性メモリを有する半導体装置またはその製造方法に適用可能な技術に好適である。
10,20,30,40 不揮発性半導体記憶装置、102a アシストゲート、107a フローティングゲート、109a 不純物拡散層、110c2 ポケット層、110c1 不純物領域、117a コントロールゲート、121 凹部。
Claims (21)
- 半導体基板と、
前記半導体基板の主表面上に第1絶縁膜を介して形成され、前記半導体基板内に反転層を形成可能な複数のアシストゲートと、
前記アシストゲートの側面上に形成された第2絶縁膜と、
前記半導体基板の主表面上に第3絶縁膜を介して形成され、第2絶縁膜上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲートと、
前記フローティングゲート上に第4絶縁膜を介して形成された複数のコントロールゲートと、
を備えた半導体装置。 - 前記半導体基板の主表面に対して垂直な方向の前記第3絶縁膜の厚みは、前記半導体基板の主表面と平行な方向の前記第2絶縁膜の厚みより薄い、請求項1に記載の半導体装置。
- 前記半導体基板の主表面と平行な方向における前記フローティングゲートの厚みは、前記半導体基板の主表面と平行な方向の前記アシストゲートの厚みより薄い、請求項1または請求項2に記載の半導体装置。
- 前記アシストゲート間に位置する前記半導体基板の主表面に形成された不純物拡散層をさらに備える、請求項1から請求項3のいずれかに記載の半導体装置。
- 前記フローティングゲート間の領域であって前記アシストゲートが形成されていない前記不純物拡散層上の領域に埋め込まれた第5絶縁膜をさらに備える、請求項4に記載の半導体装置。
- 前記アシストゲート上に形成された第6絶縁膜をさらに備え、
前記フローティングゲートは、前記第6絶縁膜および前記第2絶縁膜の上面より上方に突出する突出部を有し、
前記コントロールゲートは、前記突出部を覆うように形成された、請求項1から請求項5のいずれかに記載の半導体装置。 - 前記半導体基板の主表面に対して垂直な方向の前記第1絶縁膜の厚みは、前記半導体基板の主表面に対して垂直な方向の前記第3絶縁膜の厚みより薄い、請求項1から請求項6のいずれかに記載の半導体装置。
- 前記第5絶縁膜の上面を前記アシストゲート上面より低い位置に配置した、請求項5に記載の半導体装置。
- 半導体基板と、
前記半導体基板の主表面上に第1絶縁膜を介して形成され、前記半導体基板の主表面内に反転層を形成可能な複数のアシストゲートと、
前記アシストゲートの側面上に形成された第2絶縁膜と、
前記アシストゲートと隣り合う前記半導体基板の主表面上に第3絶縁膜を介して形成され、電荷を蓄電可能な複数のフローティングゲートと、
前記フローティングゲートに対して前記アシストゲートと反対側に位置する前記半導体基板の主表面上に形成された不純物拡散層と、
前記フローティングゲート上に第4絶縁膜を介して形成された複数のコントロールゲートと、
を備えた半導体装置。 - 前記コントロールゲート間に位置する前記半導体基板の主表面であって、前記アシストゲートと前記不純物拡散層との間に形成された凹部をさらに備える、請求項9に記載の半導体装置。
- 前記凹部は、前記アシストゲート下に形成される前記反転層と、前記不純物拡散層との間を分離可能な深さを有する、請求項10に記載の半導体装置。
- 前記不純物拡散層は、第1導電型の第1不純物領域と、
前記第1不純物領域を取り囲む第2導電型の第2不純物領域とを含む、請求項9から請求項11のいずれかに記載の半導体装置。 - 前記アシストゲート下の前記半導体基板の主表面に第2導電型の不純物を導入した、請求項9から請求項12のいずれかに記載の半導体装置。
- 前記フローティングゲートを含むメモリセルを有するメモリセル領域と、
前記不純物拡散層に達するように、前記メモリセル領域の周囲から前記メモリセル内に延在する第3不純物領域と、
前記第3不純物領域上に形成され、前記不純物拡散層に電圧を印加可能なコンタクト部と、
をさらに備える、請求項9から請求項13のいずれかに記載の半導体装置。 - 半導体基板の主表面上に第1絶縁膜を介して複数のアシストゲートを形成する工程と、
前記アシストゲートを覆うように第2絶縁膜を形成し、該第2絶縁膜にエッチングを施して前記アシストゲートの側面上にサイドウォール状の第2絶縁膜を形成する工程と、
前記サイドウォール状の第2絶縁膜にウエットエッチングを施して、該第2絶縁膜の膜厚を薄くすると共に、該第2絶縁膜に覆われていた前記半導体基板の主表面の一部を露出する工程と、
前記露出した半導体基板の主表面上に第3絶縁膜を介して、複数のフローティングゲートを形成する工程と、
前記フローティングゲート上に第4絶縁膜を介して、複数のコントロールゲートを形成する工程と、
を備えた半導体装置の製造方法。 - 前記フローティングゲートを形成する工程は、
ウエットエッチングが施された前記第2絶縁膜を覆うように導電膜を堆積する工程と、
前記導電膜にエッチングを施して、前記第2絶縁膜の側面上にサイドウォール状の導電膜を形成する工程とを含む、請求項15に記載の半導体装置の製造方法。 - 前記サイドウォール状の導電膜上および前記アシストゲート間に位置する前記半導体基板の主表面上に形成された前記第3絶縁膜上に保護膜を形成する工程と、
前記保護膜および前記第3絶縁膜にエッチングを施して、前記導電膜の側面上に前記保護膜を残すと共に、前記サイドウォール状の前記導電膜間に位置する前記半導体基板の主表面の一部を露出する工程と、
露出した前記半導体基板の主表面に不純物を導入して、不純物拡散層を形成する工程と、をさらに備える、請求項16に記載の半導体装置の製造方法。 - 前記不純物拡散層を形成した後に前記保護膜をエッチングして、前記サイドウォール状の導電膜の側面の一部を露出すると共に、前記保護膜の一部を前記半導体基板の主表面上に残すことで、前記保護膜下に前記第3絶縁膜を残す工程をさらに備える、請求項17に記載の半導体装置の製造方法。
- 前記第2絶縁膜上に堆積された前記導電膜上を覆うように保護膜を堆積する工程と、
前記保護膜にエッチングを施して、前記導電膜の表面にサイドウォール形状の一対の保護膜を残すと共に、前記サイドウォール形状の前記保護膜間に位置する前記導電膜の表面を露出する工程と、
露出した前記導電膜を通して、前記半導体基板の主表面に不純物を注入して、前記アシストゲート間に位置する前記半導体基板の主表面に不純物拡散層を形成する工程と、
をさらに備える、請求項15に記載の半導体装置の製造方法。 - 前記アシストゲートの上面上に第6絶縁膜を形成する工程をさらに備え、
前記第2絶縁膜の形成工程は、前記第6絶縁膜の側面上に達するように前記第2絶縁膜を形成する工程を含み、
前記第2絶縁膜および前記第6絶縁膜にエッチングを施して、前記第2絶縁膜および前記第6絶縁膜の上端部を前記サイドウォール形状の前記導電膜の上端部より下方に位置させる工程をさらに備える、請求項15に記載の半導体装置の製造方法。 - 前記フローティングゲートの形成工程は、前記サイドウォール状の前記導電膜の上端部にエッチングを施して、前記アシストゲートの両側に位置する前記サイドウォール状の導電膜の上端部間を離間させる工程をさらに含む、請求項15から請求項20のいずれかに記載の半導体装置の製造方法。
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