KR19980015973A - 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치의 커플링 비율 향상 및 턴넬 산화막의 열화방지, 질적 향상을 도모할 수 있는 불휘발성 메모리 장치의 제조방법에 관한 것이다. 따라서, 이를 구현하기 위해 본 발명은 불휘발성 반도체 메모리 장치의 제조방법에 있어서, 반도체 기판에 제1절연막을 성장시키고 제1도전층과 제3절연막을 순차적으로 침적하고 감광제를 도포하여 소정의 활성 영역 및 분리 영역 패턴을 형성하는 과정과, 상기 패턴을 마스크로 하여 노출된 상기 제3절연막과 제1도전층을 제1식각법으로 식각하고 상기 감광제를 제거하는 과정과, 상기 제3절연막을 마스크로 하여 상기 제1절연막을 식각하고 상기 반도체 기판을 소정의 깊이만큼 제1식각법으로 식각하는 과정과, 상기 제1절연막의 가장자리 부분을 제2식각법으로 식각하는 과정과, 상기 제1절연막의 식각된 부분을 제1절연막과 동일한 막질의 제4절연막으로 재성장시키는 과정과, 전면을 통하여 제5절연막을 침적하여 식각된 상기 반도체 기판을 채우는 과정과, 상기 제1도전층의 상부표면이 노출되도록 상기 제5절연막을 제1식각법으로 식각하는 과정과, 노출된 상기 제1도전층의 상부표면 및 제5절연막의 상부표면에 걸쳐 제2절연막을 침적하는 과정과, 상기 제2절연막의 상부표면에 제2도전층을 침적하는 과정을 포함한다.

Description

불휘발성 반도체 메모리 장치의 제조방법

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 얇은 트랜치 분리(Shallow Trench Isolation)에서 커플링 비율(Coupling Ratio)의 향상을 위한 불휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.

일반적으로, 불휘발성 반도체 메모리 장치중 플래쉬 메모리(Flash Memory)는 플로팅 게이트에 전하가 있는가의 여부에 의해 문턱전압(Threthold Voltage: Vth)이 달라지고 이에 의해 콘트롤 게이트(Control Gate)에 일정전압을 가한 경우 소오스(Source) 및 드레인(Drain)간에 흐르는 전류의 양이 달라지므로 이를 판독하여 데이타를 구분한다. 플로팅 게이트에서 전자를 제거하는 것을 소거(erase)라 하고, 플로팅 게이트에 전자를 유도하는 것을 프로그램(Program)이라 하며 플로팅 게이트에 전자가 있는지 없는지를 알아내어 데이타 0, 데이타 1을 구분하는 것을 리이드(Read)라 한다. 도 1은 일반적인 낸드형(NAND Type) 플래쉬(Flash) 이이피롬(EEPROM: Electrical Eraserable Programming Read Only Memory)의 쎌 레이아웃(Cell Layout)을 보여주는 도면이다. 도 1을 참조하면, 활성 영역 사이즈 Wm을 가지는 메모리 쎌들 3,...,5가 직렬로 접속되어 있음을 보여준다. 여기서 A-A'는 메모리 쎌을 비트라인 방향으로 자른 절단면 기준을 나타낸다. 도 2A는 제1도의 A-A'방향의 절단면에 대한 공정단면도이다. 도 2A를 참조하면, 반도체 기판 10과, 반도체 기판 10상에 소정두께(d1)로 형성된 제1절연막 13 예를들면 턴넬 산화막과, 상기 제1절연막 13의 가장자리에 형성된 분리막 13-1 예를들면 필드산화막과, 상기 제1절연막 13 및 분리막 13-1상에 소정 두께(H)로 형성된 제1도전층 14 예를들면 플로팅 게이트와, 그 상부에 절연 및 유전을 위해 소정두께(d2)로 형성된 제2절연막 50 예를들면 층간절연막(여기서는 Oxide Nitride Oxide: 이하 오엔오막이라 칭함)과, 상기 제2절연막 50의 상부와 분리막 13-1의 상부표면에 걸쳐 형성된 제2도전층 30 예를들면 콘트롤 게이트(Control Gate)로 구성되어 있다. 여기서 도면부호 W는 활성 영역상의 턴넬 산화막의 폭을 나타내고, 도면부호 Wf는 플로팅 게이트의 상부 폭을 나타낸다. 이 경우 프로그램 및 소거를 하기 위해서는 제2도전층 30 예를들면 콘트롤 게이트와 기판 10사이에 충분히 높은 전압이 걸리도록 인가하여 그 전압이 제1도전층 14 예를들면 플로팅 게이트와 기판 10사이의 활성영역 절연막인 제1절연막 13 예를들면 턴넬 산화막(Tunnel Oxide)에 파울러 노드하임(Fowler-Nordheim: 이하 F-N이라 칭함) 터넬링(Tunneling)을 일으킴으로써 전자를 플로팅 게이트에 유도하거나 플로팅 게이트내의 전자를 소거하여 각각 프로그램 및 소거가 가능하게 된다. 도 2B는 도 2A의 등가회로도이다. 도 2B를 참조하면, 반도체 기판을 통하여 외부에서 인가되는 기판전압 Vs을 가지는 기판과 이에 소정두께(d1)의 턴넬 산화막으로 연결된 플로팅 게이트를 양면으로 하여 구성되는 제1캐패시터 C1과, 콘트롤 게이트와 이에 소정두께(d2)의 층간절연막으로 연결된 콘트롤 게이트를 양면으로 하여 구성되는 제2캐패시터 C2를 보여준다. 여기서 콘트롤 게이트 전압 Vcg는 콘트롤 게이트에 인가되는 전압이고, 플로팅 게이트 전압 Vfg는 플로팅 게이트에 인가되는 전압을 나타낸다. 따라서, 프로그램을 하고자 하는 경우, 콘트롤 게이트에 고전압(Vcg)를 인가하고 또한 기판전압 Vs는 접지하였을때 콘트롤 게이트에 인가된 전압 Vcg와 플로팅 게이트에 걸리는 전압 Vfg의 비율 즉, 커플링 비율(Coupling Ratio) γ는 콘트롤 게이트와 플로팅 게이트사이의 캐패시턴스 C2(여기서 캐패시터와 캐패시턴스는 동일 부호를 사용하기로 한다.)와, 플로팅 게이트와 기판간의 캐패시턴스 C1을 이용하여 다음과 같은 수학식1로 간단히 정리할 수 있다.

프로그램 또는 소거 효율을 높이기 위해서는 커플링 비율이 클수록 좋으며 커플링 비율을 증가시키기 위해서는 상기 수학식1에서 보여지는 바와 같이, 제1캐패시턴스 C2를 크게 하거나 제2캐패시턴스 C1을 작게 하는 방향의 접근이 필요하다. 즉 턴넬 산화막의 두께 d1을 높여서 턴넬 산화막의 제1캐패시턴스 C1을 낮추거나, 콘트롤 게이트와 플로팅 게이트를 전기적으로 절연시키는 층간절연막(통상 오엔오막)의 두께 d2를 낮추어서 제2캐패시턴스 C2를 높이는 방법이 있다.

그러나 턴넬 산화막의 두께 d1을 높여서 턴넬 산화막의 제1캐패시턴스 C1을 낮추는 방법은 F-N 터넬링을 이용하여 프로그램 및 소거를 실시하는 플래쉬 메모리에 있어서 턴넬 산화막의 두께가 두꺼우면 두꺼울수록 터넬링(Tunneling) 효율이 떨어지게 되어 일정 이상의 커플링 비율을 유지하고자 할 경우 프로그램 전압을 더욱 증가시켜야 하므로 이의 적용이 어려우며, 또한 콘트롤 게이트와 플로팅 게이트를 전기적으로 절연시키는 층간절연막(통상 오엔오막)의 두께 d2를 낮추어서 제2캐패시턴스 C2를 높이는 방법은 콘트롤 게이트와 플로팅 게이트간의 누설전류(Leakage Current)를 발생시킬 수 있는 내부폴리 절연막(Interpoly Dielectric Layer) 즉, 층간절연막 두께의 스켈링 다운의 한계가 존재한다. 따라서 상기의 방법들과는 달리 F-N 터넬링 효율의 감소와 층간절연막 예를들면 오엔오막의 누설전류를 방지하며 커플링 비율을 개선하기 위해, 통상적으로 플로팅 게이트의 측면 부위 면적을 증가시켜 결과적으로 콘트롤 게이트와 플로팅 게이트와의 캐패시턴스 C2를 증가시키기 위한 많은 방법들이 제시되고 있다. 그러나 통상적으로 도 2A에 나타낸 것처럼 분리막인 필드 산화막 13-1의 상부에서 플로팅 게이트 14가 중첩되어 있는 부분(WfW)을 증가시키고자 할 경우 활성 영역 폭 W를 줄이거나 플로팅 게이트의 폭 Wf를 증가시켜야 하는데, 하나의 방법으로 종래 기술의 로코스(LOCOS: Local Oxidation on Silicon) 방식에서는 어느 한계 이하로 활성 영역 폭을 줄이기 위해 상기 제1도에서 나타난 활성 영역 폭 사이즈(Wm)를 줄이거나 또는 사진 및 식각 공정을 통해 Wm을 줄이게 되므로 필드 산화과정중에서 이웃한 필드 영역(Field Region)이 서로 붙게 되어 결과적으로 활성 영역을 만들기 어렵게 되며, 다른 한 방법으로써 도 2a에서 나타난 것과 같이 플로팅 게이트의 폭(Wf)를 늘이는 경우 전체적으로 쎌 사이즈가 증가되어 칩 사이즈(Chip Size)가 커지게 되는 결과를 갖게 되므로 고집적화에 불리하게 작용하는 문제점이 있다. 또한 상기 도 2a에서 플로팅 게이트 14의 두께(H)를 증가시키는 경우 통상적으로 자기정합(Self-Align)이라 불리우는 공정을 진행할때 콘트롤 게이트 30과 오엔오막 50, 플로팅 게이트 14를 연속적으로 식각해 주어야 하나 이때 플로팅 게이트 14의 두께(H)만큼 오엔오막을 식각해야 하는 필요에 의해 필드 산화막 13-1이 얇아지게 되는 문제가 발생된다. 또한 플로팅 게이트 14가 콘트롤 게이트 30와 접하는 부위인 상부표면의 면적과 측면 부위의 면적이 층간절연막 50에만 커플링에 영향을 미치기 때문에 커플링 비율의 증가를 위한 층간절연막 50의 면적을 증가시키게 되면 쎌 면적의 증대를 피할 수 없게 되고, 이를 위한 실리콘 기판 10의 식각시 필연적으로 수반되는 턴넬 산화막 13의 열화현상이 발생하여 신뢰성이 떨어지는 쎌이 형성되는 문제점이 있다.

본 발명의 목적은 쎌 크기의 증대없이 더욱 신뢰도가 높은 턴넬 산화막을 가지고 커플링 비율의 증가를 가능하게 하며 절연막의 스켈링 다운(Scaling Down)에 의한 고집적화가 가능한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 플로팅 게이트(Floating Gate)를 가지는 불휘발성 반도체 메모리 장치에서 플로팅 게이트와 실리콘 기판 사이의 턴넬 산화막의 면적을 별도의 추가 사진 공정없이 감소시킴과 동시에 더욱 신뢰성 있는 턴넬 산화막을 형성하여 쎌의 프로그램 효율 향상을 가져오는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

도 1은 일반적인 낸드형(NAND Type) 플래쉬 이이피롬의 쎌 레이아웃도.

도 2a, 도 2b는 도 1의 A-A'방향의 절단면에 대한 공정단면도 및 그 등가회로도.

도 3a 도 3f는 본 발명의 일실시예에 따른 플래쉬 메모리의 쎌 단면을 보여주는 공정단면도.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그리고, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한, 하기의 실시예에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

도 3a ~ 도 3f는 본 발명의 일실시예에 따른 플래쉬 메모리의 쎌 단면을 보여주는 공정단면도이다. 도 3a~ 도 3d를 참조하면, 도 3a는 피형(P-Type) 불순물이 도핑된 실리콘 기판 10상에 엔형(N-Type) 또는 피형의 웰(Well)을 형성한 후 제1절연막 13 예를들면 턴넬 산화막을 90 옹스트롱(이하 이라 표기함)의 두께로 성장시키고, 그 상부표면에 제1도전층 14 예를들면 플로팅 게이트를 1500으로 침적시키며 이후 활성 영역을 정의하기 위한 마스크(Mask)로 사용될 제3절연막 예를들면 고온산화막(High Temperature Oxide: 이하 HTO라 칭함) 15를 1500으로 증착하여 사진공정을 진행하여 HTO 15와 플로팅 게이트 14를 차례로 식각하여 활성 영역과 분리 영역을 형성함을 보여준다. 여기서 플로팅 게이트 14는 POCL(Phosphorus Oxychloride)을 단위면적당 80Ω으로 도핑된다. 도 3b는 상기 HTO 15를 마스크로 이용하여 상기 턴넬 산화막 13을 건식식각(Dry Etching)하여 실리콘 기판 10이 노출되게 하고, 실리콘 기판 10을 4000 정도 내부로 이방성 건식식각한 것을 보여준다. 이때 실리콘 기판 10을 건식식각할시 플로팅 게이트 14 밑에 존재하는 턴넬 산화막 13의 가장자리 부분이 열화되어 결국에는 쎌의 수명을 단축시키게 되므로 이러한 열화된 턴넬 산화막 13을 제거해주고 신뢰성 있는 턴넬 산화막 13을 형성시키기 위해 후술될 도 3c와 같은 공정을 진행하게 된다. 도 3c는 실리콘 기판 10을 건식식각한 후에 불화수소(HF) 용액을 이용하여 열화된 턴넬 산화막 13의 가장자리를 습식식각함을 보여준다. 이러한 공정은 실리콘 기판 10을 건식식각할 때 열화되었던 턴넬 산화막 13 부분이 식각되어 없어지게 한다. 도 3d는 최초 턴넬 산화막 13을 성장시킬때와 같은 조건으로 다시 제4절연막 예를들면 턴넬 산화막 20을 형성하고 그 전면에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함)을 통하여 제5절연막 예를들면 CVD 산화막 40을 침적시켜 상기 실리콘 기판 10의 식각된 홈 전체를 채운 상태를 보여준다. 여기서 재형성된 턴넬 산화막 20으로 인하여 이미 형성되어있던 턴넬 산화막 13의 가장자리의 두께를 높이는 결과를 가져옴으로써 활성 영역 폭을 작아지고 본 발명의 요지인 커플링 비율을 높이게 된다. 또한 전체적으로 질좋은 턴넬 산화막을 형성할 수 있게 된다. 도 3e는 상기 산화공정으로 성장된 CVD 산화막 40을 플로팅 게이트 14의 상부표면이 노출될때 까지 이방성 건식식각함을 보여준다. 도 3f는 통상적인 플래쉬 메모리의 제조공정과 같이, 플로팅 게이트 14의 상부표면과 CVD 산화막 40의 상부표면에 플로팅 게이트 14와 콘트롤 게이트 30간의 층간절연막 50으로 오엔오막을 형성하고 이어서 그 상부표면에 콘트롤 게이트 30을 침적하고 소정의 사진 공정을 통하여 통상적으로 자기정합이라 부르는 패턴(Pattern)을 형성하며 상기 콘트롤 게이트 30과 오엔오막 50과 플로팅 게이트 14를 계속하여 이방성 건식식각하여 콘트롤 게이트 30과 플로팅 게이트 14를 형성함을 보여준다. 이후 도시되지는 않았지만 쎌의 소오스(Source) 및 드레인(Drain)을 형성하기 위한 사진 공정 및 이온 주입 공정, 평탄화 공정, 접촉구 형성공정과 메탈(Metal) 공정등을 통해 메모리 쎌(Memory Cell)을 형성하게 된다.

본 발명은 턴넬 산화막의 가장자리부분을 넓게 형성시키고 플로팅 게이트 하부의 활성 영역의 면적을 줄임으로써 전체적으로 쎌 면적의 증가없이 커플링 비율을 증가시킴과 동시에 턴넬 산화막의 열화현상을 방지하여 쎌의 신뢰성을 증대시키며 쎌의 프로그램 효율을 향상시키고 집적도 증가를 도모하는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (14)

1. 불휘발성 반도체 메모리 장치의 제조방법에 있어서,

   반도체 기판에 제1절연막을 성장시키고 제1도전층과 제3절연막을 순차적으로 침적하고 감광제를 도포하여 소정의 활성 영역 및 분리 영역 패턴을 형성하는 과정과,

   상기 패턴을 마스크로 하여 노출된 상기 제3절연막과 제1도전층을 제1식각법으로 식각하고 상기 감광제를 제거하는 과정과,

   상기 제3절연막을 마스크로 하여 상기 제1절연막을 식각하고 상기 반도체 기판을 소정의 깊이만큼 제1식각법으로 식각하는 과정과,

   상기 제1절연막의 가장자리 부분을 제2식각법으로 식각하는 과정과,

   상기 제1절연막의 식각된 부분을 제1절연막과 동일한 막질의 제4절연막으로 재성장시키는 과정과,

   전면을 통하여 제5절연막을 침적하여 식각된 상기 반도체 기판을 채우는 과정과,

   상기 제1도전층의 상부표면이 노출되도록 상기 제5절연막을 제1식각법으로 식각하는 과정과,

   노출된 상기 제1도전층의 상부표면 및 제5절연막의 상부표면에 걸쳐 제2절연막을 침적하는 과정과,

   상기 제2절연막의 상부표면에 제2도전층을 침적하는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
2. 제1항에 있어서, 상기 반도체 기판이 피형 불순물을 도핑하여 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
3. 제1항에 있어서, 상기 제1절연막이 열적으로 성장시킨 산화막임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
4. 제1항에 있어서, 상기 제1도전층이 다결정 실리콘으로 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
5. 제1항에 있어서, 상기 제3절연막이 화학기상증착으로 성장시킨 산화막임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
6. 제1항에 있어서, 상기 제4절연막이 상기 제1절연막과 동일하게 열적으로 성장되며 그 두께가 상기 제1절연막보다 크게 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
7. 제1항에 있어서, 상기 제1식각법이 이방성 식각임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
8. 제1항에 있어서, 상기 제2식각법이 등방성 식각임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
9. 제1항에 있어서, 상기 제5절연막이 유에스지(USG)막인 산화막으로 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
10. 제1항에 있어서, 상기 제5절연막이 더블유에스지(WSG)막인 산화막으로 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
11. 제1항에 있어서, 상기 제1절연막의 가장자리 부분의 식각시 불화수소, 붕소등의 산화 식각물질 또는 화학건식 식각물질(CDE)을 사용함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
12. 제1항에 있어서, 상기 제1절연막이 턴넬 산화막임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
13. 제1항에 있어서, 상기 제1도전층이 플로팅 게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
14. 제1항에 있어서, 상기 제2도전층이 콘트롤 게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.