KR0165374B1 - 반도체장치의 게이트전극 형성방법 - Google Patents

반도체장치의 게이트전극 형성방법 Download PDF

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Abstract

신규한 반도체장치의 제조방법이 개시되어 있다. 단차가 있는 반도체기판 상에 제1 절연층 및 도전층을 순차적으로 적층한 후, 상기 도전층 상에 평탕화된 제2 절연층을 형성한다. 사진식각 공정으로 상기 평탄화된 제2절연층을 패터닝한 후, 상기 패터닝된 평탄화 제2 절연층을 마스크로 하여 상기 도전층을 식각함으로써 도전층 패턴을 형성한다. 난반산에 의한 패턴 낫칭 및 스탠딩웨이브 현상을 억제하여 패턴을 균일하게 형성할 수 있다.

Description

반도체장치의 게이트전극 형성방법
제1a도 및 제1b도는 종래의 게이트전극 형성방법에 있어서, 액티브 및 소자분리 영역의 상부에 각각 형성된 게이트전극을 나타내는 사진들.
제2a -c도 내지 제4a-c도는 종래의 게이트전극 형성방법을 설명하기 위한 단면도들.
제5a도 내지 제5f도는 종래의 다층레지스트(MLR) 공정을 설명하기 위한단면도들.
제6a-c도 내지 제8a-c도는 본 발명에 의한 게이트전극 형성방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
20, 50 : 반도체기판 1, 10 : 소자분리막
2, 12 : 게이트유전막 3', 13' : 풀리사이드층
3, 13 : 게이트전극 4 : 절연막 마스크
5, 15 : 포토레지스트 마스크 16 : 평탄화된 절연층
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 낫칭(notching) 현상을 개선할 수 있는 반도체장치의 게이트전극 형성방법에 관한 것이다.
반도체장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세패턴 형성을 통한 트랜지스터 및 셀의 게이트전극 길이의 감소와 소자 특성을 향상시키기 위한 저저항 게이트전극 물질이 요구되고 있으며, 저전압화에 따른 트랜지스터 및 셀의 채널 전류를 증가시키기 위해 게이트 유전막의 두께가 점차 감소되고 있다.
통상적으로 사용되어온 다결정실리콘 게이트전극 구조에 의하면, 미세화에 따른 배선저항(R)의 증가와 배선피치(pitch) 축소에 따른 커패시턴스(c)의 증가로 인해 신호전달지연(Rc)이 크게 증가할 뿐만 아니라, 다른 도전물질에 비해 상대적으로 큰 저항을 가지고 있기 때문에 소자의 주파수 특성을 저하시키게 된다. 이에 따라, 최근에는 저저항 게이트전극의 물질로서 다결정실리콘과 유사한 특성을 가지면서 그보다 저항이 수~수십배 낮은 고융점 금속 실리사이드(silicide) 화합물이 사용되고 있으며, 그 응용폭은 날로 확대되고 있다. 특히, 다결정실리콘과 금속실리사이드를 적충한 구조가 가장 많이 사용되고 있는데, 이를 통상 폴리사이드(polycide)라 칭하며 텅스텐(W), 탄탈륨(Ti), 티타늄(Ti), 및 몰리브덴(Mo) 등의 희토류 금속과의 화합물을 포함한다.
그러나, 상기한 장점에도 불구하고 이들 폴리사이드계 물질들은 게이트전극 형성시 게이트유전막과 실리콘기판에 대해 낮은 식각선택비를 갖는 것이 문제이며, 특히 미세패턴 형성시 발생하는 로딩 효과(loading effect)는 이러한 문제를 심화시키고 있다. 로딩 효과란 서브-마이크론급 이하의 반도체 공정에서 빈번하게 사용되는 용어로서, 밀집된 패턴부위와 덜 밀집된 패턴부위에서의 건식식각시 플라즈마 상태의 에천트(etchant)와 식각될 부위의 반응생성물의 증기압이 밀집된 패턴부위에서 현저하게 떨어짐으로써 식각 균일성을 악화시키는 현상을 의미한다. 이러한 로딩 효과를 개선하기 위해서는 식각될 부위의 반응생성물이 밀집된 패턴부위에서 잘 휘발될 수 있도록 하여야 하며, 이를 위해 어스펙트비(aspet ratio: 개구된 부위의 높이를 폭으로 나눈 값)는 가능한 한 균일하고 작아야 한다. 따라서, 종래의 1.0 ~ 1.2㎛ 두께의 두꺼운 포토레지스트 마스크 대신 0.1 ~ 0.3㎛ 두께의 산화막 또는 질화막 마스크를 사용하여 어스펙트비를 낮추는 방법이 상기한 식각 로딩 효과를 감소시킬 수 있는 가장 확실한 해결책으로 사용되어 왔다.
또한, 대부분의 반도체 공정에 있어서 게이트저늑 패턴을 형성하기 위한 공정은 전체 공정중에서 가장 엄격하고 최소 디자인-룰을 사용하는 공정으로서, 리소그라피 공정시 스테퍼(stepper)와 포토레지스트의 높은 분해능을 요구하며, 안정적인 공정확보 측면에서 균일한 촛점심도 확보가 중요하다. 이러한 분해능과 촛점 심도의 마진은 하지층의 높낮이(단차), 모양 및 곡률에 따라 변화하며, 특히 최소 사이즈의 폴리사이드 게이트전극 패턴형성시 높은 광 반사율은 이러한 하지층의 높낮이, 모양, 및 곡률에 따라 심각한 패턴 불균일 및 낫칭 현상을 유발하게 된다. 이는 셀 및 트랜지스터의 길이에 영향을 줄 뿐만 아니라, 셀의 균일성을 악화시키는 주 원인이 된다.
제1a도 및 제1b도는 종래의 게이트 전극 형성방법에 잇어서, 액티브 및 소자분리 영역의 상부에 각각 형성된 게이트 전극을 나타내는 사진들로서, 동일한 사이즈로 설계되었음에도 불구하고 액티브 영역 상의 게이트전극의 임계치수(critical dimension: 이하 cd라 한다)와 소자분리 영역 상의 게이트전극 cd가 상이함을 ㅂ로 수 있다. 이는 폴리사이드 게이트전극 하부의 소자분리 영역과 액티브 영역과의 높낮이, 모양, 및 곡률에 의해 이들 영역 사이에 위치하는 폴리사이드가 마치 오목거울과 같이 입사광을 반사 빛 산란시키면서 광이 차단되어야 하는 부위ㅡ 즉 포토레지스트가 남아있어야 할 부위에 부분적인 노광간섭을 일으켜서 게이트전극 패턴모양이 불균일해졌기 때문이다.
이러한 패턴 불균일의 또다른 원인은 스탠딩웨이브(standing wave)현상으로, 폴리사이드의 표고 차이에 의해 도포된 포토레지스트가 액티브 영역과 소자분리 영역의 상부에서 각각 다른 두께를 가지기 때문에 리소그라피 노광공정시 입사광과 폴리사이드 반사광의 위상차이에 의한 보강간섭과 상쇄간섭으로 인해 패턴부위의 높낮이에 따라 다르게 노광됨으로써 발생되는 현상이다.
제2a-c도 내지 제4a-c도는 종래의 게이트전극 혀성방법을 성명하기 위한 단면도들이다. 여기서, a도는 소자분리 영역과 액티브 영역을 가로지르는 단면으로 셀 트랜지스터의 폭(width)을 나타내고, b도는 트랜지스터의 길이(length) 방향에 따른 단면이며, c도는 상기 b도와 동일한 방향에서 소자분리 영역에 따른 단면이다.
제2a도, 제2b도 및 제2c도를 참조하면, 반도체기판(20) 상에 통상의 소자분리 공정을 사용하여 소자분리막(1)을 형성한 후, 결과물 전면에 게이트유전막(2)을 형성한다. 여기서, 소자분리막(1) 하부의 +++영역은 소자분리 특성을 강화시키기 위한 채널저지층을 나타낸다. 다음에, 상기 게이트유전막(2) 상에 다결정실리콘과 실리사이드를 차례로 적층하여 폴리사이드층(3')을 형성한 후, 그 위에 소정 두께의 산화물 또는 질화물을 균일하게 침적하여 절연막 마스크(4)를 형성한다. 이어서, 리소그라피 공정으로 상기 절연막 마스크(4) 상에 게이트전극 패턴을 형성하기 위한 포토레지스트 마스크(5)를 형성한다.
제3a도, 제3b도 및 제3c도를 참조하면, 상기 포토레지스트 마스크(5)를 사용하여 절연막 마스크(4)를 이방성 식각한 후, 포토레지스트 마스크(5)를 제거한다. 이때, 액티브 영역 상의 패터닝된 절연막 마스크의 크기(제3b도 참조)가 소자분리 영역 상의 패터닝된 절연막 마스크의 크기(제3c도 참조)에 비해 훨씬 작아졌음을 알 수 있다. 이는, 제2a도에 도시된 바와 같이 소자분리막(1)의 굴곡에 따른 폴리사이드층(3')의 높낮이 및 곡률에 의한 리소그라피 공정시 입사광의 난반사와 스탠딩웨이브 현상에 의한 노광간섭으로 인해 제2b도에 도시된 바와 같이 액티브 영역 상의 포토레지스트 마스크(5) 하부가 노광되기 때문이다.
제4a도, 제4b도 및 제4c도를 참조하면, 상기 절연막 마스크(4)를 사용하여 폴리사이드층(3')을 식각함으로써 게이트전극(3)을 형성한다. 이때, 상기 식각공정시 에천트에 의한 어택(attack)으로 절연막 마스크의 두께가 많이 얇아졌음을 알 수 있다.
한편, 미합중국 특허공보 제4,732,841호에 개시되어 있는 다층레지스트(Multilayer resist: 이하MLR이라 한다)공정은 상술한 종래방법에서 발생하는 문제점들을 어느정도 해결할 수 있는 것으로서, 제5a도 내지 제5f도를 참조하여 그 공정을 상세하게 살펴보기로 한다.
제5a도를 참조하면, 소정의 단차(102)가 있는 반도체기판(100)상에 패턴을 형성하기 위하여 촛점 심도를 일정하게 만들도록 두꺼운 포토레지스트를 도포하여 평탄화층(104)을 형성한다.
제5ㅠ 도를 참조하면, 상기 평탄화층(104) 상에 얇은 두께의 이미지 전사층(106)을 형성한다. 상기 이미지 전사층(106)을 구성하는 물질로는 산화물, 질화물, 실리콘 레진(resin), 유기 또는 무기 폴리머(polymer)계 물질등이 사용될 수 있다.
제5c도를 참조하면, 상기 이미지 전사층(106) 상에 고해상도의 얇은 포토레지스트층(108)을 도포한다.
제5d도를 참조하면, 리소그라피 공정에 의해 상기 얇은 포토레지스트층(108)을 패터닝하여 작고 미세한 제1 포토레지스트 패턴을 형성한다.
제5e도를 참조하면, 상기 제1 포토레지스트 패턴을 사용하여 그 하부의 이미지 전사층(106)을 식각한다.
제5f도를 참조하면, 상기 제1 포토레지스트 패턴을 제거한 후, 패터닝된 이미지 전사층(106)을 마스크로 하여 오존 또는 산소 플라즈마 이방성 식각공정으로 상기 평탄화층(104)을 식각한다.
상술한 종래의 MLR 공정은 하지층의 높낮이에 다른 촛점 심도의 영향, 스탠딩웨이브현상, 및 난반사에 의한 낫칭 현상 등을 최소화할 수 있으며, 극미세 패턴을 형성할 수 있는 일반적인 방법으로 사용되고 있다. 그러나, 평탄화를 위해 하부의 포토레지스트층을 두껍게 형성하기 때문에 어스펙트비를 심화시켜 식각공정시 로딩 효과를 개선할 수 없고, 적층되는 층의 증가와 식각공정의 추가로 인해 공정이 복잡하며 그에 따라 공정 변동 및 공정 비용이 증가하는 문제점들이 있다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
단차가 있는 반도체기판 상에 제1 절연층 및 도전층을 순차적으로 적층하는 단계: 상기 도전층 상에 평탄화된 제2절연층을 형성하는 단계: 사진식각 공정으로 상기 평탄화된 제2 절연층을 패터닝하는 단계: 및 상기 패터닝된 평탄화 제2 절연층을 마스크로 하여 상기 도전층을 식각함으로써 도전층 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
상기 단차가 높은 부위의 도전층 패턴 상에 잔류하는 평탄화된 제2 절연층의 두께와 상기 단차가 낮은 부의의 도전층 패턴 상에 잔류하는 평탄화된 제2 절연층 두께의 차이가 500Å 이상이 되는 것이 바람직하다. 또한, 동일한 부의의 상기 평탄화된 제2 절연층 표면의 단차대비 상기 도전층 표면의 단차의 비율이 150% 이상이 되도록 상기 평탄화된 제2 절연층을 형성하는 것이 바람직하다.
상기 평탄화된 제2 절연층을 형성하는 방법은, 오존-TEOS 산화막을 화학기상증착법으로 형성하는 방법, 이상화실리콘막을 두껍게 침적한 후 에치백하는 방법, SOG를 침적한 후 경화시키는 방법, 또는 BPSG를 침적한 후 열적 플로우시키는 방법 중의 어느 하나를 사용할 수 있다. BPSG를 침적하기 전에, 상기 도전층 상에 이산화실리콘, 질화티타늄(TiN), 또는 실리콘질화물 중의 어느 하나를 침적하는 불순물 확산을 방지하기 위한 물질층을 형성하는 단계를 더 구비할 수 있다.
상기 도전층을 구성하는 물질로 불순물이 도우프된 다결정실리콘과 금속 실리사이드로 이루어진 폴리사이드, 또는 금속 중의 djsm 하나를 사용하며, 상기 제1 절연층을 구성하는 물질로 이산화실리콘 또는 실리콘 옥시나이트라이드 중의 어느 하나fmf 사용하는 것이 바람직하다.
본 발명에 의하면, 종래방법에서 폴리사이드층 상에 일정한 두께로 침적되는 마스크용 절연층을 평탄하게 침적히키거나 평탄화시킴으로써 리소그라피 공정시 촛점 심도의 마진을 증대시키며, 난반사에 의한 패턴 낫칭 및 스탠딩웨이브 현상 억제하여 게이트전극 CD의 하지층 높낮이에 따른 영향을 최소화함으로써 패턴형성을 균일하게 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제6a-c도 내지 제8a-c도는 본 발명에 의한 게이트전극 형성방법을 설명하기 위한 단면도들이다. 여기서, a도는 소자분리 영역과 액티브 영역을 가로지르는 단면으로 셀 트랜지스터의 길이 방향에 따른 단면이며, c도는 상기 b도와 동일한 방향에서 소자분리 영역에 따른 단면이다.
제6a도, 제6b도 및 제6c도는 폴리사이드층(13'), 평탄화된 절연층(16) 및 포토레지스트 마스크(15)를 형성하는 단계를 도시한다. 반도체기판(50) 상에 통상의 소자분리 공정을 실시하여 소자분리막(10)을 형성한 후, 결과물 전면에 산화공정을 시릿하여 게이트유전막(12)을 형성한다. 여기서, 소자분리막(10) 하부의 +++ 영역은 소자분리 특성을 강화시키기 위한 채널저지층을 나타낸다. 다음에, 상기 게이트 유전막(12)상에 게이트전극 물질로서 다결정실리콘과 실리사이드를 차례로 적층하여 폴리사이드층(13')을 형성한 후, 그 위에 소정 두께의 평탄화된 절연층(16)을 형성한다. 이러한 평탄화된 절연층(16)을 형성하는 방법으로, 산화막을 두껍게 침적한 후 전면 식각하는 방법, 리필(refill)특성이 우수한 오존-TEOS(Tetraethy10xySilane)를 화학기상증착(chemical Vapor deposition)방법으로 침척하는 방법, BPSG(BoroPhosphoSilicate Glass)를 침적한 후 열적 리플로우(reflow)시키는 방법, 또는 SOG(Spin On Glass)를 침적한 후 경화시키는 방법 중의 어느 하나를 사용할 수 있다. 이때, 상기 BPSG를 침적한 후 열적 리플로우시키는 방법의 경우, BPSG내의 불순물 함유량이 많기 때문에 게이트전극 또는 게이트유전막에 영향을 줄 수 있으므로, BPSG의 침적 전에 질화티타늄, 실리콘질화질화물과 같은 장벽용 물질층을 형성할 수 있다.
이어서, 리소그라피 공정으로 상기 평탄화된 절연층(16) 상에 게이트전극 패턴을 형성하기 위한 포토레지스트 마스크(15)를 형성한다. 상기 제2a도에 도시된 종래방법과 비교할 때, 평탄화된 절연층(16)은 폴리사이드층(13')의 높낮이와 곡률에 따라 발생하는 입사광의 난반사 및 스탠딩웨이브 현상에 의한 노광간섭을 감소시킬 수 있다.
제7a도, 제7b도 및 제7c도는 상기 포토레지스트 마스크(15)를 사용하여 평탄화된 절연층(16)을 이방성 식각한 후, 포토레지스트 마스크(15)를 제거하는 단계를 도시한다. 이때, 액티브 영역 상의 패터닝된 평탄화 절연층의 크기(제7b도 참조)는 소자분리 영역 상의 패터닝된 평탄화 절연층의 크기(제7c도 참조)와 비슷하게 된다.
제8a도, 제8b도 및 제8c도를 참조하면, 상기 평탄화된 절연층(16)을 마스크로 사용하여 폴리사이드층(13')을 식각함으로써 게이트전극(13)을 형성한다. 이때, 상기 식각공정시 에천트에 의한 어택으로 상기 평탄화 절연층(16)의 두께가 많이 얇아졌으며, 소자분리 영역의 상부 대비 액티브 영역 상부의 평탄화 절연층의 두께가 훨씬 두껍게 된다.
따라서, 상술한 바와 같이 본 발명에 의한 게이트전극 형성방법에 의하면, 폴리사이드층 상에 평탄화된 절연층을 형성함으로써 폴리사이드츠의 단차, 모양, 및 곡률에 의한 패턴 불균일 및 낫칭 현상을 개선할 수 있다. 또한, 촛점심도의 마진을 증가시킬 수 있고, 이에 따라 현재의 최소 디자인-룰을 더욱 작게 가져갈 수 있다. 예를 들어, 현재 i-라인(파장 λ=365nm) 스테퍼(개구수 Na=0.54)의 사용시 0.8㎛ 피치의 최소 패턴을 형성할 수 있으나, 본 발명의 평탄화된 절연층을 이용한 패턴 형성시 0.7㎛ 피치의 패턴형성이 가능하다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가잔 자에 의하여 가능함은 명백하다.

Claims (11)

  1. 단차가 있는 반도체기판 상에 제1 절연층 및 도전층을 순차적으로 적층하는 단계: 상기 도전층 상에 평탄화된 제2 절연층을 형성하는 단계: 사진식각 공정으로 상기 평탄호된 제2 절연층을 패터닝하는 단계: 및 상기 패터닝된 평탄화 제2 절연층을 마스크로 하여 상기 도전층을 식각함으로써 도전층 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 단차가 높은 부위의 도전층 패턴 상에 잔류하는 평탄화된 제2 절연층의 두께와 상기 단차가 낮은 부위의 도전층 패턴 상에 잔류하는 평탄화된 제2 절연층 두께의 차이가 500Å 이상이 되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 동일한 부위에서 상기 평탄화된 제2 절연층 표면의 단차대비 상기 도전층 표면의 단차의 비율이150% 이상이 되도록 상기 평탄화된 제2 절연층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 평탄호된 제2 절연층을 형성하는 방법으로 오존-TEOS산
    화막을 화학기상증착법으로 침적하는 방법을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 평탄화된 제2 절연층을 형성하는 방법으로 BPSG를 침적한 후 열적 플로우시키는 방법을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 BPSG를 침적하기 전에, 상기 도전층 상에 불순물 확산을 방지하기 위한 물질층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 물질층을 구성하는 물질로 이산화실리콘, 질화티타늄(TiN), 또는 실리콘질화물 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 평탄화된 제2 절연층을 형성하는 방법으로 이산화실리콘막을 두껍게 침척한 후 에치백하는 방법을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 평탄화된 제2 절연층을 형성하는 방법으로 SOG를 침적한 후 경화시키는 방법을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 도전층을 구성하는 물질로 불순물이 도우프된 다결정실리콘, 불순물이 도우프된 다결정시릴콘과 금속 실리사이드로 이루어진 폴리사이드, 또는 금속 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제1항에 있어서, 상기 제1 절연층을 구성하는 물질로 이산화실리콘 또는 실리콘 옥시나이트라이드 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
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