KR100819667B1 - 반도체 소자의 퓨즈 형성 방법 - Google Patents

반도체 소자의 퓨즈 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 퓨즈(Fuse) 형성 방법에 관한 것으로, 특히 금속배선용 콘택홀이 형성될 부위의 플레이트(Plate)전극 상에 식각 방지막 역할의 텅스텐(W)층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 금속배선용 콘택홀을 형성하기 위한 층간 절연막의 식각 공정은 상기 텅스텐층의 상부부위를 식각하면서 멈추게 되어 상기 플레이트전극이 펀치(Punch)되지 않아 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항 증가를 방지함으로 퓨즈의 동작 페일(Fail)을 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 퓨즈 형성 방법{Method for forming a fuse of semiconductor device}

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 DRAM 셀의 제조 방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,31 : 반도체 기판 13,33 : 제 1 층간 절연막

15,35 : 제 2 층간 절연막 17,37 : 플레이트전극

19,43 : 제 3 층간 절연막 21,45 : 금속배선

39 : 텅스텐층 41 : 감광막 패턴

본 발명은 반도체 소자의 퓨즈(Fuse) 형성 방법에 관한 것으로, 특히 금속배선용 콘택홀이 형성될 부위의 플레이트(Plate)전극 상에 식각 방지막 역할의 텅스텐(W)층을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 퓨즈 형성 방법에 관한 것이다.

DRAM(Dynamic Random Access Memory) 디자인 룰(Design rule)이 작아짐에 따라 컵(Cup) 구조의 캐패시터가 형성되고, 캐패시턴스의 확보를 위하여 캐패시터의 높이가 점점 높아지고 있는 추세이다.

또한, 캐패시터 하부의 게이트는 퓨즈의 리페어(Repair) 식각 공정 시 그 식각 깊이가 깊어 퓨즈로 사용하기 힘들기 때문에 게이트 대신에 캐패시터의 플레이트전극을 퓨즈로 사용하는 추세이다.

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도이다.

도 1a를 참조하면, DRAM 셀(Cell) 형성 공정과 동일한 공정 순서로 주변부에 퓨즈를 형성하는 공정에 있어서, 반도체 기판(11) 상에 제 1, 제 2 층간 절연막(13,35)을 형성한다.

그리고, 상기 DRAM 셀에 캐패시터 형성 공정으로 상기 주변부의 퓨즈 형성 영역에서 상기 제 2 층간 절연막(15) 상에 퓨즈 역할을 하는 캐패시터의 플레이트전극(17)을 형성한다.

도 1b를 참조하면, 상기 플레이트전극(17) 상에 제 3 층간 절연막(19)을 형성한다.

그리고, 금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 제 3 층간 절연막(19)을 식각하여 금속배선용 콘택홀을 형성한다. 이때, 상기 제 3 층간 절연막(19)의 두께가 크기 때문에 상기 식각 공정 시 상기 플레이트전극(17)이 식 각되고 상기 제 2 층간 절연막(15) 상부부위도 식각된다.

이어, 상기 금속배선용 콘택홀을 포함한 제 3 층간 절연막(19) 상에 알루미늄(Al)층을 형성한다.

그리고, 금속배선용 마스크를 사용한 사진식각 공정으로 상기 알루미늄층을 식각하여 금속배선(21)을 형성한다.

그러나, 종래의 반도체 소자의 퓨즈 형성 방법은 금속배선용 콘택홀 형성 공정 시 소자의 고집적화에 따라 플레이트전극 상부의 층간 절연막의 두께가 두껍기 때문에 상기 층간 절연막의 선택 식각 공정 시 상기 플레이트전극이 펀치(Punch)되어 상기 플레이트전극과 금속배선간의 접촉 면적이 작아짐으로 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항이 커짐으로 퓨즈의 역할을 하지 못하는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 금속배선용 콘택홀이 형성될 부위의 플레이트전극 상에 식각 방지막 역할의 텅스텐층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 플레이트전극이 펀치되는 것을 방지하는 반도체 소자의 퓨즈 형성 방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명은,

기판 상에 제 1 층간 절연막과 퓨즈 역할을 하는 캐패시터의 플레이트전극을 형성하는 단계와,

상기 플레이트전극 상에 도전층을 형성하는 단계와,

금속배선 콘택을 중심으로 그보다 넓은 영역에만 차광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하는 단계와,

상기 도전층 포함한 플레이트전극 상에 제 2 층간 절연막을 형성하는 단계와,

금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 도전층 상의 제 2 층간 절연막을 식각하여 금속배선용 콘택홀을 형성하는 단계와,

상기 금속배선용 콘택홀을 매립하고 상기 금속배선용 콘택홀에 인접한 제 2 층간 절연막 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 퓨즈 형성 방법을 제공하는 것과,

상기 제 1 층간 절연막을 2000 ∼ 30000Å 두께로 형성하는 것과,

상기 제 1 층간 절연막을 PSG, BPSG 및 TEOS로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상 적층된 구조의 산화막으로 형성하는 것과,

상기 플레이트전극을 500 ∼ 4000Å의 두께로 형성하는 것과,

상기 플레이트전극을 금속층 또는 다결정 실리콘층으로 형성하는 것과,

상기 도전층을 500 ∼ 4000Å의 두께로 형성하는 것과,

상기 도전층을 텅스텐(W)층 또는 TiN층으로 형성하는 것과,

상기 제 2 층간 절연막을 500 ∼ 3000Å의 두께로 형성하는 것을 특징으로 한다.

본 발명의 원리는 금속배선용 콘택홀이 형성될 부위의 플레이트전극 상에 식각 방지막 역할의 텅스텐층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 금속배선용 콘택홀을 형성하기 위한 층간 절연막의 식각 공정은 상기 텅스텐층의 상부부위를 식각하면서 멈추게 되어 상기 플레이트전극이 펀치되지 않아 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항 증가를 방지함으로 퓨즈의 동작 페일(Fail)을 방지하기 위한 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 DRAM 셀의 제조 방법을 도시한 단면도이다.

도 2a를 참조하면, DRAM 셀 형성 공정과 동일한 공정 순서로 주변부에 퓨즈를 형성하는 공정에 있어서, 반도체 기판(31) 상에 제 1, 제 2 층간 절연막(33,35)을 형성한다. 이때, 상기 제 2 층간 절연막(35)을 2000 ∼ 30000Å 두께의 PSG(Phosphor Silicate Glass) 및 BPSG(Boron Phosphor Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate)로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상 적층된 구조의 산화막으로 형성한다.

그리고, 상기 DRAM 셀에 캐패시터 형성 공정으로 상기 주변부의 퓨즈 형성 영역에서 상기 제 2 층간 절연막(35) 상에 퓨즈 역할을 하는 캐패시터의 플레이트전극(37)을 500 ∼ 4000Å의 두께로 형성한다. 이때, 상기 플레이트전극(37)을 TiN층 등의 금속층 또는 다결정 실리콘층으로 형성한다.

도 2b를 참조하면, 상기 플레이트전극(37) 상에 텅스텐(W)층(39)과 감광막을 형성한다. 이때, 상기 텅스텐층(39)을 500 ∼ 4000Å의 두께로 형성하고, 상기 텅스텐층(39) 대신에 TiN층으로 형성할 수 있다.

그리고, 상기 감광막을 금속배선 콘택을 중심으로 그보다 넓은 영역에만 남도록 선택적으로 노광하고 현상하여 감광막 패턴(41)을 형성한다.

이어, 상기 감광막 패턴(41)을 마스크로 상기 텅스텐층(39)을 식각한다.

도 2c를 참조하면, 상기 감광막 패턴(41)을 제거하고, 상기 플레이트전극(37)과 텅스텐층(39) 상에 500 ∼ 3000Å 두께의 제 3 층간 절연막(43)을 형성한다.

그리고, 금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 제 3 층간 절연막(43)을 식각하여 금속배선용 콘택홀을 형성한다. 이때, 상기 텅스텐층(39)의 식각 방지 역할로 상기 식각 공정은 상기 텅스텐층(39)층의 상부부위를 식각하면서 멈추게 된다.

이어, 상기 금속배선용 콘택홀을 포함한 제 3 층간 절연막(43) 상에 알루미늄(Al)층을 형성한다.

그리고, 금속배선용 마스크를 사용한 사진식각 공정으로 상기 알루미늄층을 식각하여 금속배선(45)을 형성한다.

본 발명의 반도체 소자의 퓨즈 형성 방법은 금속배선용 콘택홀이 형성될 부위의 플레이트전극 상에 식각 방지막 역할의 텅스텐층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 금속배선용 콘택홀을 형성하 기 위한 층간 절연막의 식각 공정은 상기 텅스텐층의 상부부위를 식각하면서 멈추게 되어 상기 플레이트전극이 펀치되지 않아 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항 증가를 방지함으로 퓨즈의 동작 페일을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (8)

  1. 기판 상에 제 1 층간 절연막과 퓨즈 역할을 하는 캐패시터의 플레이트전극을 형성하는 단계와,
    상기 플레이트전극 상에 도전층을 형성하는 단계와,
    금속배선 콘택을 중심으로 그보다 넓은 영역에만 차광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하는 단계와,
    상기 도전층 포함한 플레이트전극 상에 제 2 층간 절연막을 형성하는 단계와,
    금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 도전층 상의 제 2 층간 절연막을 식각하여 금속배선용 콘택홀을 형성하는 단계와,
    상기 금속배선용 콘택홀을 매립하고 상기 금속배선용 콘택홀에 인접한 제 2 층간 절연막 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 퓨즈 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 층간 절연막을 2000 ∼ 30000Å 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 층간 절연막을 PSG, BPSG 및 TEOS로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상 적층된 구조의 산화막으로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  4. 제 1 항에 있어서,
    상기 플레이트전극을 500 ∼ 4000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  5. 제 1 항에 있어서,
    상기 플레이트전극을 금속층 또는 다결정 실리콘층으로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  6. 제 1 항에 있어서,
    상기 도전층을 500 ∼ 4000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  7. 제 1 항에 있어서,
    상기 도전층을 텅스텐(W)층 또는 TiN층으로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 2 층간 절연막을 500 ∼ 3000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026636A (ko) * 1994-12-29 1996-07-22 김주용 반도체 소자의 다층 금속배선 형성방법
KR970052960A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 금속배선 제조방법
US5663590A (en) 1994-12-02 1997-09-02 Lsi Logic Corporation Product of process for formation of vias (or contact openings) and fuses in the same insulation layer with minimal additional steps
KR980011934A (ko) * 1996-07-31 1998-04-30 문정환 반도체 소자의 금속배선 구조 및 제조방법
US5936296A (en) 1997-06-23 1999-08-10 Samsung Electronics Co., Ltd. Integrated circuits having metallic fuse links
JP2001237311A (ja) 2000-01-27 2001-08-31 Hynix Semiconductor Inc 半導体素子の配線形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663590A (en) 1994-12-02 1997-09-02 Lsi Logic Corporation Product of process for formation of vias (or contact openings) and fuses in the same insulation layer with minimal additional steps
KR960026636A (ko) * 1994-12-29 1996-07-22 김주용 반도체 소자의 다층 금속배선 형성방법
KR970052960A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 금속배선 제조방법
KR980011934A (ko) * 1996-07-31 1998-04-30 문정환 반도체 소자의 금속배선 구조 및 제조방법
US5936296A (en) 1997-06-23 1999-08-10 Samsung Electronics Co., Ltd. Integrated circuits having metallic fuse links
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