KR980011934A - 반도체 소자의 금속배선 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, 금속층간의 접촉부를 개량하도록 한 반도체 소자의 금속배선 구조 및 제조방법에 관한 것이다.
본 발명의 반도체 소자의 금속배선 구조는 기판상에 형성되는 제 1절연막과, 상기 제 1 절연막상에 일정간격으로 형성되는 제 1차 금속배선과, 상기 제 1 차 금속 배선의 양측면에 형성되는 측벽 스페이서와, 그리고 상기 제 1 차 금속배선과 전기적으로 연결되도록 형성하는 제 2차 금속배선을 포함하여 형성됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 관한 것으로 특히, 금속층간의 접촉부를 개선하여 소자의 신뢰성을 향상시키는데 적당하도록 한 금속배선 구조 및 제조방법에 관한 것이다. 일반적으로 알루미늄(Alluminum)과 그 합금박막은 전기 전도도가 높고, 건식식각(Dry Etch)에 의한 패턴형성이 용이하며, 실리콘 산화막과의 접착성이 우수한 동시에 가격이 저렴하므로 반도체 회로의 배선재료로서 널리 사용되어 왔다.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화 되므로 토폴로지(Topology)를 갖는 부분이나 콘택홀(Contact hole) 또는 비아홀(Via hole) 등의 접속구멍 내부에서 스텝 커버레이지(Step Coverage)가 중요하게 되었다.
즉, 기존의 금속 배선막 형성방법인 스퍼터링(Sputtering)을 적용하면 단차를 갖는 부분에서 쉐도우(Shadow) 효과에 의해 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡비(Aspect Ratio)가 1 이상인 콘택홀에서 더욱 심하게 나타난다. 그러므로 이러한 물리적 증착방법 대신에 균일한 두께로 증착할 수 있는 화학기상 증착법이 도입되어 텅스텐막을 저압화학기상증착(LPCVD : Low Pressure Chemical Vapotr Deposition)법으로 형성함으로써 스텝 커버레이지(Step Coverage)를 개선하는 연구개발이 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비해 비저항(Resistivity)의 2배 이상이되므로 배선막으로서의 적용이 어렵다.
도 1는 종래의 반도체 소자의 금속배선의 레이아웃도이고, 도 2는 도 1의 A-A′에 따른 구조단면도이다. 종래의 반도체 소자의 금속배선은 도 2에 도시된 바와같이 반도체 기판(11)상에 절연막(12)이 형성되고, 상기 절연막(12)상에 일정간격으로 제 1 차 금속배선(14)이 형성된다. 그리고 상기 제 1 차 금속배선(14)을 포함한 전면에 층간 절연막(15)이 상기 제 1 차 금속배선(14)상에 콘택홀(17)을 갖고 형성되고, 상기 콘택홀(17)을 통해 상기 제 1 차 금속배선(14)과 전기적으로 연결되는 제 2 차 금속배선(18)이 형성된다. 도 3a - 도 3e는 종래의 반도체 소자의 금속배선 제조방법을 나타낸 공정단면도이다.
종래의 반도체 소자의 금속배선 제조방법은 먼저, 도 3a에 도시된 바와같이 반도체기판(11)상의 전면에 절연막(12)을 형성하고, 상기 절연막(12)상의 전면에 제 1 차 금속배선용 알루미늄층(13)을 형성한다. 이어서, 도 3b에 도시된 바와 같이 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술(Photoilthography) 및 식각공정에 의해 상기 제 1 차 금속배선용 알루미늄층(13)을 선택적으로 제거하여 일정한 간격을 갖는 제 1 차 금속배선(14)을 형성하고 감광막은 제거한다.
다음에, 도 3c에 도시된 바와같이 상기 제 1 차 금속배선(14)을 포함한 전면에 PECVD(Plasma Enhanced Chemical Vapour Deposition)법으로 층간 절연을 위한 층간 절연막(15)을 형성한다. 이어서, 도 3d에 도시된 바와같이 상기 층간 절연막(15)상에 감광막(16)을 도포한 후, 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 감광막(16)을 마스크로 이용하여 상기 제 1 차 금속배선(14) 표면의 소정 부분이 노출되도록 콘택홀(17)을 형성한다. 그리고 도 3e에 도시된 바와 같이 상기 감광막(16)을 제거하고, 상기 콘택홀(17)을 포함한 전면에 제 2 차 금속 배선용 알루미늄층을 증착하여 상기 콘택홀(17)을 통해 제 1 차 금속배선(14)과 전기적으로 연결되도록 포토레지스트를 이용한 사진속판술 및 식각공정으로 상기 제 2 차 금속배선용 알루미늄층을 선택적으로 제거하여 제 2 차 금속배선(18)을 형성한다.
그러나 이와 같은 종래의 반도체 소자의 금속배선 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 수직으로 식각된 접촉부 제 2 산화막의 측면을 따라 제 2 차 배선금속이 증착되므로써 증착된 금속층의 나쁜 스텝 커버레이지(Step Coverage) 때문에 배선의 단선이나 접촉부 저항이 증가할 위험이 높다. 또한, 수직으로 식각되므로 평면의 불규칙을 가져온다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로 제 1 차 배선에 측벽을 형성하여 단차 피복성을 줄이고, 스텝 커버레이지를 향상시키도록 한 반도체 소자의 금속 배선 구조 및 제조방법을 제공하는데 목적이 있다.
제 1도는 종래의반도체 소자의 금속배선 레이아웃도,
제 2도는 제 1도의 A-A′에 따른 구조단면도,
제 3a도-제 3e도는 종래의 반도체 소장의 금속배선 제조방법을 나타낸 공정단면도,
제 4도는 본 발명의 반도체 소자의 금속배선 레이아웃도,
제 5도는 제 4도의 B-B′선에 따른 구조단면도,
제 6a도-제 6d도는 본 발명의 반도체 소장의 금속배선 제조방법을 나타낸 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 웨이퍼 22 : 제 1 도전층
23 : 제 1 차 금속배선 24 : 측벽 스페이서
25 : 제 2 차 금속배선
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 구조는 기판상에 형성되는 제 1 절연막과, 상기 제 1 절연막상에 일정간격으로 형성되는 제 1 차 금속배선과, 상기 제 1 차 금속배선의 양측면에 형성되는 측벽 스페이서와, 그리고 상기 제 1 차 금속배선과 전기적으로 연결되도록 형성되는 제 2 차 금속배선을 포함하여 형성되고, 상기와 같은 구조를 갖는 반도체 소자의 금속배선 제조방법은 기판상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 일정간격을 갖는 제 1 차 금속배선을 형성하는 단계와, 상기 제 1 차 금속배선의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 제 1 차 금속배선과 전기적으로 연결되도록 제 2 차 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 금속배선 구조 및 제조방법을 상세히 설명하면 다음과 같다.
도 4는 본 발명의 반도체 소자의 금속배선 레이아웃도이고, 도 4는 도 3의 B-B′선에 따른 구조단면도이다.
본 발명의 반도체 소자의 금속배선은 도 5에 도시된 바와같이 반도체 기판(21)상에 절연막(22)이 형성되고, 상기 절연막(22)상에 일정한 간격을 갖고 제 1 차 금속배선(24)이 형성된다. 그리고 상기 제 1 차 금속배선(24)의 양측면에 스페이서 측벽(25)이 형성되고, 상기 스페이서 측벽(25) 및 상기 제 1 차 금속배선(24)과 전기적으로 연결되도록 제 2 차 금속배선(26)이 형성된다. 도 6a- 도 6d는 본 발명의 반도체 소자의 금속배선 제조방법을 나타낸 공정단면도이다. 본 발명이 반도체 소자의 금속배선 제조방법은 먼저 6a에 도시된 바와같이 반도체 기판(21)상에 절연막(22)이 형성하고, 상기 절연막(22)상에 제 1 차 금속배선용 알루미늄층(23)을 형성한다. 이어서, 도 6b에 도시된 바와 같이 상기 제 1 차 금속배선용 알루미늄층(23)상에 감광막(도면에 도시하지 않음)을 도포한 후, 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 감광막을 마스크로 하여 상기 제 1차 금속배선용 알루미늄층(23)을 선택적으로 제거하므로써 일정간격을 갖는 제 1 차 금속배선(24)을 형성한다.
다음에, 도 6c에 도시된 바와같이 전면에 층간 절연을 위한 층간 절연막을 증착한 다음, 에치백(Etch Back)공정을 실시하여 상기 제 1 차 금속배선(24)의 양측면에 측벽 스페이서(25)을 형성한다. 그리고, 도 6d에 도시된 바와 같이 상기 제 1 차 금속배선(24) 및 측벽스페이서(25)의 전면에 제 2 차 금속배선용 알루미늄층을 증착하고, 상기 제 1 차 금속배선과 전기적으로 연결되도록 선택적으로 제거하므로써 제 2 차 금속배선(26)을 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 금속배선 구조 및 제조방법은 다음과 같은 효과가 있다.
첫째, 접촉부의 절연막 제거시 제 2 차 금속배선이 형성될 제 1 차 금속배선상의 절연막을 함께 제거함으로써 반도체 소자의 평탄화를 가져온다. 둘째, 제 1 차 금속배선의 양측면에 측벽 스페이서를 형성하므로써 스텝 커버레이지(Step Coverage)를 향상시킨다.
Claims (2)
- 기판상에 형성되는 제 1절연막과, 상기 제 1 절연막상에 일정간격으로형성되는 제 1 차 금속배선과, 상기 제 1 차 금속배선의 양측면에 형성되는 측벽 스페이서와, 그리고 상기 제 1 차 금속배선과 전기적으로 연결되도록 형성되는 제 2 차 금속배선을 포함하여 형성됨을 특징으로 하는 반도체 소자의 금속배선 구조.
- 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 일정간격을 갖는 제 1차 금속배선을 형성하는 단계; 상기 제 1 차 금속배선의 양측면에 측벽 스페이서를 형성하는 단계; 상기 제 1 차 금속배선과 전기적으로 연결되도록 제 2차 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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|---|---|---|---|---|
| KR100819667B1 (ko) * | 2002-07-18 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 형성 방법 |
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1996
- 1996-07-31 KR KR1019960031638A patent/KR100226755B1/ko not_active IP Right Cessation
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