KR20020048274A - 반도체 소자의 플러그 형성 방법 - Google Patents

반도체 소자의 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 플러그(Plug) 형성 방법에 관한 것으로, 특히 베리어(Barrier)층인 Ti/TiN층의 단일층으로 플러그층을 형성하므로, 다결정 실리콘층과 Ti/TiN층의 적층막으로 플러그층을 형성하는 공정보다 공정이 단순하여 소자 제조 비용이 절감되고 또한 상기 다결정 실리콘층의 에치백(Etch-back) 공정시 발생되는 파티클(Particle)의 오염을 제거하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 플러그 형성 방법{Method for forming plug in semiconductor device}
본 발명은 반도체 소자의 플러그(Plug) 형성 방법에 관한 것으로, 특히 베리어(Barrier)층인 Ti/TiN층의 단일층으로 플러그층을 형성하여 소자 제조 비용의 절감 그리고 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 플러그 형성 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 플러그를 나타낸 사진도이고, 도 2a 내지 도 2g는 종래 기술에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도이다.
종래 기술에 따른 반도체 소자의 플러그 형성 방법은 도 2a에서와 같이, 절연막(12)을 갖는 하부 구조물(11)상에 텅스텐(W)층, 하드 마스크(Hard mask)층(14) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 제 1 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 하드 마스크층(14)과 텅스텐층을 선택 식각하고, 상기 제 1 감광막을 제거한다.
여기서, 상기 텅스텐층의 선택 식각 공정으로 다수개의 비트 라인(13)들을 형성한다.
도 2b에서와 같이, 상기 비트 라인(13)들을 포함한 전면에 층간 산화막(15)을 형성한다.
여기서, 상기 층간 산화막(15)을 고밀도 플라즈마(Plasma) 산화막으로 형성한다.
도 2c에서와 같이, 상기 층간 산화막(15)상에 제 2 감광막(16)을 도포한 다음, 상기 제 2 감광막(16)을 캐패시터의 하부전극 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
여기서, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)은 라인 타입(Line type) 자기 정렬 콘택 마스크(Mask) 역할을 한다.
도 2d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)을 마스크로 상기 층간 산화막(15)과 절연막(12)을 선택 식각하여 다수개의 라인(Line) 형태의 콘택홀들을 형성한 후, 상기 제 2 감광막(16)을 제거한다.
도 2e에서와 같이, 상기 콘택홀들을 포함한 전면에 산화막을 형성하고, 에치백(Etch-back) 공정을 진행하여 상기 하드 마스크층(14)을 포함한 비트 라인(13) 양측의 하부 구조물(11)상에 산화막 스페이서(17)를 형성한다.
도 2f에서와 같이, 상기 산화막 스페이서(17)를 포함한 전면에 다결정 실리콘층(18)을 형성한다.
그 후, 상기 하드 마스크층(14)을 식각 종말점으로 상기 다결정 실리콘층(18)을 에치백한다.
도 2g에서와 같이, 상기 다결정 실리콘층(18)을 포함한 전면에 베리어(Barrier)층인 Ti/TiN층(19)을 형성한다.
그리고, 상기 하드 마스크층(14)을 식각 종말점으로 상기 층간 산화막(15)과 Ti/TiN층(19)을 화학 기계 연마 방법에 의해 평탄화하여 도 1과 같은 플러그층(20)을 형성한다.
그러나 종래의 반도체 소자의 플러그 형성 방법은 플러그층을 다결정 실리콘층과 베리어층인 Ti/TiN층의 적층막으로 형성하기 때문에 공정이 복잡하여 소자 제조 비용이 증가하고 또한 상기 다결정 실리콘층의 에치백 공정시 파티클(Particle)의 오염 발생이 증가되어 소자의 수율 및 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 베리어층인 Ti/TiN층의 단일층으로 플러그층을 형성하여 소자 제조 공정을 단순화하고 소자 제조 공정 중 파티클의 오염 발생을 제거하는 반도체 소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자의 플러그를 나타낸 사진도
도 2a 내지 도 2g는 종래 기술에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도
도 3은 본 발명의 실시 예에 따른 반도체 소자의 플러그를 나타낸 사진도
도 4a 내지 도 4f는 본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 하부 구조물 12, 32 : 절연막
13, 33 : 비트 라인14, 34 : 하드 마스크층
15, 35 : 층간 산화막16, 36 : 제 2 감광막
17, 37 : 산화막 스페이서18 : 다결정 실리콘층
19 : Ti/TiN층20, 38 : 플러그층
본 발명의 반도체 소자의 플러그 형성 방법은 제 1 절연막으로 절연된 하부 구조물상에 하드 마스크층이 구비되는 다수개의 비트 라인들을 형성하는 단계, 상기 비트 라인들을 포함한 전면에 층간 절연막을 형성하는 단계, 상기 층간 절연막과 제 1 절연막을 자기 정렬 콘택 방법으로 선택 식각하여 다수개의 라인 형태의 콘택홀들을 형성하는 단계, 상기 하드 마스크층을 포함한 비트 라인 양측의 하부 구조물상에 제 2 절연막 스페이서를 형성하는 단계, 상기 제 2 절연막 스페이서를 포함한 전면에 베리어층을 형성하는 단계 및 상기 하드 마스크층을 식각 종말점으로 상기 층간 절연막과 베리어층을 전면 식각하여 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 플러그 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 플러그를 나타낸 사진도이고, 도 4a 내지 도 4f는 본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도
본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법은 도 4a에서와 같이, 절연막(32)을 갖는 하부 구조물(31)상에 텅스텐층, 하드 마스크층(34) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 제 1 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 하드 마스크층(34)과 텅스텐층을 선택 식각하고, 상기 제 1 감광막을 제거한다.
여기서, 상기 텅스텐층의 선택 식각 공정으로 다수개의 비트 라인(33)들을 형성한다.
도 4b에서와 같이, 상기 비트 라인(33)들을 포함한 전면에 층간 산화막(35)을 형성한다.
여기서, 상기 층간 산화막(35)을 고밀도 플라즈마 산화막으로 형성한다.
도 4c에서와 같이, 상기 층간 산화막(35)상에 제 2 감광막(36)을 도포한 다음, 상기 제 2 감광막(36)을 캐패시터의 하부전극 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
여기서, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)은 라인 타입 자기 정렬 콘택 마스크 역할을 한다.
도 4d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기 층간 산화막(35)과 절연막(32)을 선택 식각하여 다수개의 라인 형태의 콘택홀들을 형성한 후, 상기 제 2 감광막(36)을 제거한다.
도 4e에서와 같이, 상기 콘택홀들을 포함한 전면에 산화막을 형성하고, 에치백 공정을 진행하여 상기 하드 마스크층(34)을 포함한 비트 라인(33) 양측의 하부 구조물(31)상에 산화막 스페이서(37)를 형성한다.
도 4f에서와 같이, 상기 산화막 스페이서(37)를 포함한 전면에 베리어층인 Ti/TiN층을 PVD(Physical Vapor Deposition) 방법 또는 CVD(Chemical Vapour Deposition) 방법으로 형성한다.
여기서, 상기 Ti/TiN층을 200 ∼800Å의 두께로 형성한다.
그리고, 상기 하드 마스크층(34)을 식각 종말점으로 상기 층간 산화막(35)과 Ti/TiN층을 화학 기계 연마 방법에 의해 평탄화하여 도 3과 같은 플러그층(38)을 형성한다.
본 발명의 반도체 소자의 플러그 형성 방법은 베리어층인 Ti/TiN층의 단일층으로 플러그층을 형성하므로, 다결정 실리콘층과 Ti/TiN층의 적층막으로 플러그층을 형성하는 공정보다 공정이 단순하여 소자 제조 비용이 절감되고 또한 상기 다결정 실리콘층의 에치백 공정시 발생되는 파티클의 오염을 제거하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 제 1 절연막으로 절연된 하부 구조물상에 하드 마스크층이 구비되는 다수개의 비트 라인들을 형성하는 단계;
    상기 비트 라인들을 포함한 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막과 제 1 절연막을 자기 정렬 콘택 방법으로 선택 식각하여 다수개의 라인 형태의 콘택홀들을 형성하는 단계;
    상기 하드 마스크층을 포함한 비트 라인 양측의 하부 구조물상에 제 2 절연막 스페이서를 형성하는 단계;
    상기 제 2 절연막 스페이서를 포함한 전면에 베리어층을 형성하는 단계;
    상기 하드 마스크층을 식각 종말점으로 상기 층간 절연막과 베리어층을 전면 식각하여 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 베리어층을 PVD 방법 또는 CVD 방법으로 형성함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 베리어층을 200 ∼800Å의 두께로 형성함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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