KR100884338B1 - 반도체 소자의 메탈 콘택 형성 방법 - Google Patents
반도체 소자의 메탈 콘택 형성 방법 Download PDFInfo
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Abstract
본 발명은 캐패시터 패턴을 식각할 때 메탈 콘택 플레이트 패턴이 형성되는 부분에 캐패시터 패턴을 형성한 후, 플레이트를 메탈계와 폴리의 이중으로 증착한 다음 메탈 콘택을 형성하여 캐패시터 패턴 안으로 플레이트가 매립되도록 하여 메탈 플레이트의 펀치를 방지함으로써 저항을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
캐패시터, 메탈 콘택, 메탈계, 펀치, 플레이트
Description
도1은 종래의 반도체 소자의 메탈 콘택 형성 방법을 나타낸 개략도이다.
도2a 내지 도2c는 본 발명에 의한 반도체 소자의 메탈 콘택 형성 방법을 나타낸 공정도이다.
도3은 콘택홀 형성시 오차에 의한 문제점을 나타낸 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 반도체 기판 11 : 워드라인
12 : 플러그 13 : 비트라인
14 : 캐패시터 21 : 제 1 플레이트
22 : 제 2 플레이트 23 : 절연막
24 : 메탈 콘택 A : 콘택홀
본 발명은 메탈 콘택 플레이트 패턴이 형성되는 부분에 캐패시터 패턴을 형성한 후, 플레이트를 메탈계와 폴리의 이중으로 증착한 후 메탈 콘택을 형성함으로써, 메탈 콘택 형성시 캐패시터의 높이로 인하여 플레이트와 메탈 콘택 사이에 발생하는 펀치가 발생을 방지하기 위한 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
반도체 소자의 크기가 점점 더 작아짐에 따라 캐패시터의 사이즈도 동일하게 작아지고 있으나, 캐패시터 값을 확보하기 위해 캐패시터의 높이를 올리거나 고유전율의 물질을 사용하는 추세이다.
디램 등의 반도체 메모리 장치를 구성하는 요소 중 M1C(Metal-1 Contact) 콘택은 액티브, 게이트, 비트라인, 캐패시터의 상부전극 등과 메탈 라인과의 연결을 위한 콘택으로 주로 셀을 제외한 주변 영역에 형성하게 된다.
도1은 종래의 반도체 소자의 메탈 콘택 형성 방법을 나타낸 개략도이다.
여기에 도시된 바와 같이 반도체 기판(10)상에 워드라인(11), 플러그(12)를 형성하고, 그 상부에 비트라인(13) 및 캐패시터(14)를 차례로 형성한다.
이어서, 상기 캐패시터(14)가 형성된 결과물 상에 제 1 플레이트(15)를 증착하고, 이어서 제 2 플레이트(16)를 증착한다. 그 상부에 절연막(17)을 증착한 후 메탈 콘택(18)을 형성한다.
그러나, 이러한 종래 기술에 의해 하부 레이어에 동시에 메탈 콘택(18)을 형성할 때 캐패시터의 높이를 올리게되면 메탈 콘택 높이도 동시에 높아지게 되어 플레이트 위에 형성되는 메탈 콘택은 펀치가 발생하게 된다.
특히, 플레이트를 메탈계로 사용할 경우 펀치가 발생하면 메탈 콘택과 플레이트의 접촉 면적이 작아지게 되어 저항이 커지는 문제가 발생하게 된다.
상기와 같은 문제점을 해결하기 위해 본 발명은 캐패시터 패턴을 식각할 때 메탈 콘택 플레이트 패턴이 형성되는 부분에 캐패시터 패턴을 형성한 후, 플레이트를 메탈계와 폴리의 이중으로 증착한 다음 메탈 콘택을 형성하여 캐패시터 패턴 안으로 플레이트가 매립되어 있으므로, 메탈 콘택과 플레이트의 접촉 면적을 증가시켜 저항을 감소시킬 수 있는 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 소정의 하부 구조를 형성한 후 메탈 콘택 형성될 영역을 포함하여 캐패시터 패턴을 형성하는 단계와, 상기 캐패시터 패턴이 형성된 결과물 상에 제 1 플레이트, 제 2 플레이트 및 절연막을 증착하는 단계와, 상기 제 2 플레이트에 접촉되도록 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 상에 메탈을 증착하여 메탈 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
상기 제 1 플레이트는 메탈계로 제 2 플레이트는 폴리로 형성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2c는 본 발명에 의한 반도체 소자의 메탈 콘택 형성 방법을 나타낸 공정도이다.
도2a를 참조하면, 먼저 반도체 기판(10)상에 워드라인(11), 플러그(12)를 형성하고, 그 상부에 비트라인(13) 및 캐패시터(14)를 차례로 형성한다.
이때, 메탈콘택이 형성될 영역에도 캐패시터 패턴(20)을 형성한다.
이어서, 제 1 플레이트(21)를 메탈계를 이용하여 증착한 후 그 상부에 폴리 성분의 제 2 플레이트(22)를 증착한 다음, 층간 절연을 위한 절연막(23)을 증착한다. 이때, 플레이트를 이중으로 증착하는 것은 후속 공정에서 퓨즈 컷팅후 제 1 플레이트(21)의 산화에 의한 결함을 방지하기 위한 것이다.
도2b의 (나)와 같이 메탈콘택을 형성하기 위한 콘택홀(A)을 형성한다.
도2c를 참조하면, 콘택홀(A)에 메탈을 증착한 후 메탈 콘택(24)을 형성하여 메탈 콘택(24)과 제 1 플레이트(21)와의 접촉 면적을 늘려 저항을 감소시킨다.
도3은 상기 도2b에서 콘택홀 형성시 오차에 의한 문제점을 나타낸 도면이다.
도3의 (가)에 도시된 바와 같이 콘택홀(A)을 크게 만들게 되면, 하부의 메탈계인 제 1 플레이트(21)에 접촉하지 않게 형성되어, 저항이 크게 나오는 문제점이 있고, 도3의 (나)d 도시된 바와 같이 콘택홀(A)을 작게 만들게 되면, 플레이트간 펀치가 발생하여 저항이 커지는 문제점이 있게된다.
상기한 바와 같이 본 발명은 캐패시터 패턴을 식각할 때 메탈 콘택 플레이트 패턴이 형성되는 부분에 캐패시터 패턴을 형성한 후, 플레이트를 메탈계와 폴리의 이중으로 증착한 다음 메탈 콘택을 형성하여 캐패시터 패턴 안으로 플레이트가 매립되도록 하여 메탈 플레이트의 펀치를 방지함으로써 저항을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (2)
- 반도체 기판 상에 소정의 하부 구조를 형성한 후 메탈 콘택이 형성될 영역을 포함하여 실린더구조의 캐패시터 하부전극을 형성하는 단계;상기 캐패시터 하부전극 위에 캐패시터 상부전극으로서 제 1 플레이트 및 제2 플레이트를 순차적으로 형성하는 단계;상기 제 2 플레이트 위에 절연막을 증착하는 단계;상기 메탈 콘택이 형성될 영역의 절연막, 제 2 플레이트 및 제 1 플레이트를 식각하여 상기 캐패시터 하부전극 내벽 내의 제1 플레이트의 안쪽 측면 및 바닥을 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 메탈로 매립하여 상기 노출된 제 1 플레이트의 안쪽 측면 및 바닥과 접촉하는 메탈 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
- 제 1항에 있어서, 상기 제 1 플레이트는 메탈계로 제 2 플레이트는 폴리로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
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