JP2005535119A - 半導体デバイス製造過程におけるパターンの変形とフォトマスクの汚染の抑制方法 - Google Patents

Abstract

ハードマスクスタックは、ドーピングされたアモルファスカーボン（２２）とドーピングされていないアモルファスカーボン（２０）とが交互に形成されるようになっている。ドーピングされていないアモルファスカーボン層（２０）は、ドーピングされたアモルファスカーボン層（２２）内の圧縮力の効力を抑制して剥離を防ぐバッファ層として作用する。このスタックには、トップキャッピング層（１２）が配されている。キャッピング層（１２）の下層は、好適には、ドーピングされていないアモルファスカーボンが配され、フォトレジストによる汚染を抑制するようになっている。交代的なアモルファスカーボン層（４０）は、ドーピングされていてもいなくても良い。キャッピング材層（４２）は、アモルファスカーボン層（２２）内の圧縮力の効力を抑制して剥離を防ぐバッファ層として作用する。スタックのトップ層には、キャッピング材（４２）が配されている。その下層には、好悪的には、ドーピングされていないアモルファスカーボン層（４０）が設けられ、フォトレジストによる汚染を抑制している。ハードマスクスタックの最下層は、好適には、アモルファスカーボン（４０）であり、下層材（８）からハードマスクスタックを灰化により除去することを容易としている。

Description

本発明は半導体製造に関し、特に、半導体デバイスにおけるパターンの変形を阻止する方法に関する。

アモルファスカーボンフィルムを、酸化膜半導体電界効果トランジスター（以下、ＭＯＳＦＥＴ）パターン作製用ハードマスクスタックの一部として使うことは、パターンの加工がしやすいことや、一般的なキャッピング物質あるいは保護材として使われている酸化ケイ素、窒化ケイ素、酸化窒化ケイ素などに対するエッチング選択性が高いことなどから、有益であることが知られている。図１には、アモルファスカーボンを含んでいるＭＯＳＦＥＴの構造を示す。この構造は、ＭＯＳＦＥＴのドレイン及びソース領域を形成する酸化された領域４を有する、半導体基板２を含んでいる。二酸化ケイ素などからなるゲート絶縁膜６が、基板２上に形成されている。ドーピングされたポリシリコンなどからなるゲート導電膜８が基板２上に形成されており、ＭＯＳＦＥＴのゲートラインを形成するようパターニングされることになる。ゲート導電膜８上には、ハードマスクスタックが形成されており、このハードマスクスタックは、アモルファスカーボンの層１０と、ＳｉＯＮ等のキャッピング材層１２を有している。ＳｉＯＮキャッピング材層１２上には、ゲートのパターンを決定するフォトレジストマスク１４が形成されている。加工プロセスでは、まず、最初のエッチングでフォトレジストマスクのパターンをＳｉＯＮ層に転写する。２段階目のエッチングで、ＳｉＯＮマスクのパターンをアモルファスカーボンに転写する。３段階目のエッチングで、ゲート導電層の表面から酸化物を取り除く。さらに、その後のエッチングで、ＳｉＯＮとアモルファスカーボンをハードマスクスタックとして、導電性のゲート層をエッチングする。

図１の構造における一つの問題は、ポリシリコンエッチング時におけるポリシリコンゲート導電層に対するアモルファスカーボン材のエッチング選択性が比較的低いことである。その結果、ポリシリコンのエッチング中にアモルファスカーボンもエッチングされてしまい、転写するパターンの質を下げてしまう。この問題の打開策として、アモルファスカーボンに窒素をドーピングすることで、ポリシリコンに対するエッチング選択性を強めるという方法がある。
しかしながら、窒素をドーピングすると、新たな問題が生じ、この問題は、デバイスの寸法が小さくなるにつれて一層深刻なものとなる。その一つとして、アモルファスカーボン層からの窒素によってフォトレジストマスクが汚染されてしまうという問題が挙げられる。この汚染は、ＳｉＯＮデポジションの際にランダムに生じる、ＳｉＯＮ層のピンホールによって引き起こされる。このピンホールはＳｉＯＮの層内に、部分的に穴を開けるか、あるいはＳｉＯＮ層を完全に貫通している。そのため、アモルファスカーボンにドーピングした窒素がフォトマスク中に拡散してしまう。汚染されたフォトマスクは現行の技術を用いても取り除くことは難しいため、フォトマスクとしての質が下がってしまう。この汚染の問題は、ＳｉＯＮの層が薄くなればなるほど深刻化する。

第２の問題は、エッチングしたアモルファスカーボンが、その下層のポリシリコンから剥離してしまうことである。図２ａと図２ｂにその様子を示す。図２ａは、パターニングしたアモルファスカーボンのラインの平面図である。このラインは、アモルファスカーボン、ポリシリコン、ＳｉＯＮが有する熱膨張係数の違いから生じる圧縮力１６を受けている。ラインの幅が、長さに比べて短くなればなるほど、ラインの長さ方向の圧縮力は、幅方向の圧縮力に比べて非常に大きくなる。ＳｉＯＮ最上層がアモルファスカーボンのラインの上にある限り、この圧力がラインを変形させることはない。しかしながら、一般的な加工過程では、アモルファスカーボンをパターニングした後にポリシリコンの層から酸化物を除去するためのエッチングが行なわれ、このエッチングでは通常、アモルファスカーボンの上にあるＳｉＯＮのほとんど、或いは全てが除去されてしまう。こうなってしまうと、アモルファスカーボン内部圧縮力は何ら制限を受けないようになってアモルファスカーボンが下層のポリシリコンから剥離し、さらに、図２ｂに示すように「くねった」形状になってしまう。このような形状となることで、実質的にラインが長くなり、圧縮力によるストレスが解放される。その後のエッチングでこのパターンはポリシリコンに複写され、結果として変形したゲートラインが作られてしまう。この問題は窒素のドーピングによって深刻になる。

ゆえに、窒素をドーピングしたアモルファスカーボンのエッチング選択性の特性を維持しながら、パターンの変形とフォトマスクの汚染を減らすことのできる方法が必要とされている。

本発明の目的の一つは、半導体デバイスの製造におけるパターン変形を抑制することにある。
本発明の好適な一形態によれば、ハードマスクは、ドーピングされたアモルファスカーボンとドーピングされていないアモルファスカーボンとが交互に形成されるようになっている。ドーピングされていないアモルファスカーボン層は、ドーピングされたアモルファスカーボン層内の圧縮力の効力を抑制して剥離を防ぐバッファ層として作用する。このスタックには、トップキャッピング剤層が設けられている。このキャッピング材層の下方には、好適には、フォトレジストによる汚染を抑制するように、ドーピングされていないアモルファスカーボンが設けられる。

本発明の第２の実施形態によれば、ハードマスクスタックは、キャッピング材とアモルファスカーボンとが交互に形成された層を含むものとなっている。アモルファスカーボン層は、ドーピングされていてもいなくてもよい。キャッピング材層はアモルファスカーボン層内の圧縮力の効力を抑制して剥離を防ぐバッファ層として作用する。このキャッピング材層の下方には、好適には、フォトレジストによる汚染を抑制するように、ドーピングされていないアモルファスカーボンが設けられる。

ハードマスクの最下層は、好適には、灰化による下層材からのハードマスクの除去を容易にするように、アモルファスカーボンとなっている。

図３ａ及び図３ｂに、本発明における第一実施形態における、交互に層が形成された構造を示す。
図３ａの構造は、ＭＯＳＦＥＴのドレイン及びソース領域を形成するフィールド酸化膜４を有する、半導体基板２を有している。例えば二酸化ケイ素のようなゲート絶縁層６と、例えばドーピングされたポリシリコンのようなゲート導電層８とが、基板上に形成されており、ＭＯＳＦＥＴのゲートラインとゲート絶縁層を形成するようパターニングされることになる。ゲート導電層８上には、下層のポリシリコンと接触して形成されたアモルファスカーボン部が形成されている。このアモルファスカーボンの部位は、ポリシリコンに対するエッチング選択性を高めるよう窒素などのドーパントを含んだ、ドーピングされたアモルファスカーボンからなる層２２と、エッチング選択性を向上させるためのドーパントを持たないドーピングされていないアモルファスカーボンからなる層２０と、のそれぞれ別個の層を含んでいる。ハードマスクスタックであるアモルファスカーボン上には、ＳｉＯＮ、酸化ケイ素、又は窒化ケイ素などからなるキャッピング層１２が形成されている。また、ゲートラインのパターンを決定するフォトレジストマスク１４が、キャッピング層１２の上に設けられている。ハードマスクスタック全体の高さは、約５００Å程度が望ましい。

図３ａの構造において図１と異なる点は、ドーピングされていないアモルファスカーボンの層２０に、一つ、或いは多数のドーピングされたアモルファスカーボンの層２２が接していることである。ドーピングされていない層２０は、ドーピングされた層２２が剥離しないよう、層２２内部の圧縮力を抑制するための緩衝層として働く。この実施形態において、ドーピングされた層とされていない層の数と順序は任意のものとできるが、好適には、ドーピングされていないアモルファスカーボンの最上層が、フォトレジストマスクの汚染を減らすようにキャッピング層に接しており、ドーピングされていないアモルファスカーボンの最下層が、剥離を防ぐように、ポリシリコンの層の上に形成される。

図３ａに示されているアモルファスカーボンのそれぞれの層は、それぞれ別個のプロセスステップで形成される。図３ａの他の構造として、図３ｂに示すように、ドーピングされた層とドーピングされていない層を連続して、つまりコンティニュアスに形成することもできる。このような構造は、ハードマスクのアモルファスカーボン部を通じて所望の濃度傾斜を有するドーパントのプロファイルが得られるように、単一の連続的デポジションプロセス中に、ドーパントソースガスのフローレートを変化させることで得ることができる。
さらに、図３ａ、図３ｂの構成に代えて、ドーピングされていない層とドーピングされている層が多数重なった構造を用いることもできる。この場合、これらの層の順番を変えてもよく、例えばドーピングされた層を下層のポリシリコン上に形成されるようにしてもよい。また、他の実施形態として、キャッピング層に過酸化ケイ素や過窒化ケイ素を用いることもできる。また、さらなる実施形態として、このようなハードマスクスタックは、金属配線の層など他のエッチングされる物質上に形成されてもよいし、接点やインターコネクトなどの、他のタイプのパターン構造を形成するために用いてもよい。

図４に、上記の第１実施形態における半導体デバイス製造方法のフローチャートを示す。それ以外の実施形態については明示的には記載していない。始めに、上層物質を有する基板を用意する（３０）。次に、ハードマスクスタックを上層物質の上に形成する（３２）。ハードマスクスタックは、上層物質に接触するアモルファスカーボン部と、アモルファスカーボン部の上に配されるキャッピング材層を含む。アモルファスカーボン部は、上層物質に対するエッチング選択性が高まるようにドーピングされたアモルファスカーボンと、ドーパントを含まないドーピングされていないアモルファスカーボンの層とが交互に形成されている。
次に、ハードマスクスタックの上にフォトレジストマスクを形成する（３４）。フォトレジストマスクのマスクはフォトレジストトリミングプロセスによってトリミング。そして、フォトレジストマスクを最初のエッチマスクとして、ハードマスクスタックの下層物質（３６）をパターニングしてハードマスクを形成するよう、エッチングする。
更に、上層のパターニングや、ハードマスクの除去等のプロセスを実行することも可能である。

図５に発明の第２実施形態における構造を示す。
図５の構造は、ＭＯＳＦＥＴのドレイン及びソース領域を形成する酸化された領域４を有する、半導体基板２を含んでいる。例えば二酸化ケイ素のようなゲート絶縁層６と、例えばドーピングされたポリシリコンのようなゲート導電層８が、基板上に形成されている。ゲート導電層８は、ＭＯＳＦＥＴのゲートラインを形成するようパターニングされる。ハードマスクスタック上には、ゲート導電層８が形成されており、このゲート導電層８は、アモルファスカーボンからなる層４０と、ＳｉＯＮ、酸化ケイ素、又は窒化ケイ素などからなるキャッピング材層４２と、が交互に形成されたものとなっている。アモルファスカーボンは、ドーピングされていても、されていなくてもどちらでもよい。ゲートのパターンを形成するフォトレジストマスク１４が、キャッピング材層上に設けられている。ハードマスクスタック全体の高さは、約５００Å程度が望ましい。キャッピング材層の高さは、２０〜５０Åが望ましい。

図５の構造における図１と異なる点は、アモルファスカーボンの層とキャッピング層を交互に複数用いていることである。キャッピング材層４２は、アモルファスカーボンの層４０が剥離しないように、圧縮力を抑制するための緩衝層として働く。最上層にあるキャッピング材層はハードマスクスタックのエッチング中に除去され、残ったキャッピング層は剥離を防ぐ働きをする。
灰化によるハードマスクの除去を可能とするように、アモルファスカーボンの層をハードマスクスタックの最下層として形成し、また、ドーピングされていないアモルファスカーボンの層をハードマスクスタックの最上層としてフォトマスクの汚染を抑制することが望ましい。しかし、他の実施形態では、最下層がキャッピング層であったり、最上層がドーピングされているアモルファスカーボンの層であったり、ハードマスクスタックを構成するいくつかのキャッピング材層が異なる物質からできていてもよい。またさらに、このようなハードマスクスタックは、金属配線の層など他のエッチングされる物質上に形成されてもよいし、接点やインターコネクトなどの、他のタイプのパターン構造を形成するために用いてもよい。

図６に、上記の第２実施形態における半導体デバイス製造方法のフローチャートを示す。それ以外の実施形態については明示的には記載していない。始めに、上層物質を有する基板を用意する（５０）。次に、ハードマスクスタックを上層物質の上に形成する（５２）。ハードマスクスタックは、キャッピング層と、アモルファスカーボン層と、を含むとともに、キャッピング材の第１上層と、このキャッピング材の第１上層の下層に設けられたアモルファスカーボン層と、このアモルファスカーボン層の下層に設けられたキャッピング材の第２層と、を少なくとも含む。次に、フォトレジストマスクをハードマスクスタックの上に形成する（５４）。フォトレジストマスクのマスクはトリミングによって形成してもよい。そして、フォトレジストマスクを最初のエッチマスクとして、ハードマスクスタックの下層にある上層材をパターニングするためのハードマスクを形成するようにエッチングを行う（５６）。
更に、このような下層にある材料のパターニングや、ハードマスクスタックの除去等のプロセスを実行することも可能である。
以上、本発明を好適実施形態を用いて説明したが、当業者であれば、実装、動作条件及び構成において種々の変形が可能であり、これらは、添付したクレームによってのみ限定される本発明の趣旨及び範囲内のものであることが理解されよう。

従来例に係るアモルファスカーボンを用いた半導体デバイスの構造の説明図。 ドーピングされたアモルファスカーボンラインの変形の様子の説明図。 ドーピングされたアモルファスカーボンラインの変形の様子の説明図。 第１実施形態における半導体デバイスの構造の説明図。 第１実施形態における半導体デバイスの構造の説明図。 第１実施形態における動作のフローチャート。 第２実施形態における半導体デバイスの構造の説明図。 第２実施形態における動作のフローチャート。

Claims (10)

1. 上層材（８）を含む基板を用意するステップを有し、
   前記上層材（８）上にハードマスクスタックを形成するステップを有し、前記ハードマスクスタックは、前記上層材（８）に接っするよう形成されたアモルファスカーボン部と、このアモルファスカーボン部上に形成されたキャッピング層とを備え、前記アモルファスカーボン部は、ドーピングされてエッチング選択性を強めるようにドーパントを含んだアモルファスカーボン層（２２）と、実質的に前記ドーパントを含まないドーピングされていないアモルファスカーボン層（２０）と、が交互に形成された層を有するものであり、
   前記ハードマスクスタック上フォトマスク（１４）を形成し、
   前記フォトレジストマスク（１４）を初期エッチマスクとして用いて、前記上層材をパターニングするために、前記ハードマスクスタックをエッチングする、
   半導体デバイスの製造方法。
2. 前記ハードマスクスタックを用いて前記上層（８）をパターニングし、
   前記ハードマスクスタックを灰化によって除去する、
   請求項１記載の半導体デバイスの製造方法。
3. 前記フォトレジストマスクの形成では、
   前記キャッピング層上にフォトマスクのパターンを形成し、
   前記フォトマスクのパターンをトリミングする、
   請求項１記載の半導体デバイスの製造方法。
4. 上層材（８）を含む基板と、
   前記上層材（８）上に形成されたハードマスクスタックと、を有し、前記ハードマスクスタックは、前記上層材に接っするよう形成されたアモルファスカーボン部と、前記アモルファスカーボン部上に形成されたキャッピング層と、を有し、前記アモルファスカーボン部は、ドーピングされてエッチング選択性を強めるようにドーパントを含んだアモルファスカーボン層（２２）と、実質的に前記ドーパントを含まないドーピングされていないアモルファスカーボン層（２０）と、が交互に形成された層を有するものである、
   半導体デバイスの製造時に形成される構造。
5. 前記ハードマスクの前記アモルファスカーボン部は、
   前記上層材（８）上に形成されたドーピングされていないアモルファスカーボン（２０）最下層と、
   前記キャッピング層１２に接して形成されたドーピングされていないアモルファスカーボン層（２０）最上層と、
   前記ドーピングされていないアモルファスカーボンの最上層（２０）と最下層最下層との間の少なくとも一つのドーピングされたアモルファスカーボン（２２）層と、を有する、
   請求項４記載の構造。
6. 上層材（８）を含む基板を用意するステップを有し、
   前記上層材（８）上にハードマスクスタクを形成するステップを有し、前記ハードマスクスタックは、キャッピング材（４２）とアモルファスカーボン（４０）とが交互に形成された層を有し、この交互に形成された層は、キャッピング上層（４２）とキャッピング下層（４２）と、を少なくとも有し、かつ、前記キャッピング上層材（４２）と前記キャッピング下層材（４２）との間に形成された少なくとも一つのアモルファスカーボン層（４０）を有するものであり、
   前記ハードマスクスタック上にフォトレジストマスク（１４）を形成するステップを有し、
   前記上層材（８）のパターニングのためのハードマスクを形成するように、前記フォトレジストマスク（１４）を初期エッチマスクとして用いて、前記ハードマスクスタックをエッチングするステップを有する、
   半導体デバイスの製造方法。
7. 前記ハードマスクスタックは、更に、前記上層材（８）上に形成されたアモルファスカーボン下層（４０）を有し、前記キャッピング下層材（４２）は、前記アモルファスカーボン下層（４０）上に形成されており、
   前記ハードマスクを用いて前記上層材（８）をパターニングし、
   前記上層材（８）から、灰化プロセスによって前記ハードマスクを除去する、請求項６記載の方法。
8. 前記アモルファスカーボン下層（４０）は、前記上層（８）に対するエッチング選択性を強めるためのドーパントを含む、請求項６記載の方法。
9. 上層材（８）を含む基板と、
   前記上層材上に形成されたハードマスクスタックと、を有し、前記ハードマスクスタックは、キャッピング材（４２）とアモルファスカーボン（４０）とが交互に形成された層を有し、この交互に形成された層は、キャッピング上層（４２）とキャッピング下層（４２）と、を少なくとも有し、かつ、前記キャッピング上層材（４２）と前記キャッピング下層材（４２）との間に形成された少なくとも一つのアモルファスカーボン層（４０）を有するものである、
   半導体デバイスの製造時に形成される構造。
10. 前記ハードマスクは、
    前記上層材（８）上に形成されたアモルファスカーボン下層（４０）を有し、前記キャッピング下層材（４２）は、前記アモルファスカーボン下層（４０）上に形成されており、
    前記アモルファスカーボン下層（４０）は、前記上層材（８）に対するエッチング選択性を向上させるようにドーパントを含む、請求項９記載の構造。

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