JP6582616B2 - 半導体チップの製造方法 - Google Patents

Description

本発明は、半導体チップの製造方法の技術に関する。

近年、半導体デバイスウエハの薄膜化が進み、ウエハ上に製造された多数のチップをダメージなくチップサイズにセパレートするダイシング技術の新しい技術としてプラズマエッチング装置を用いたダイシング技術が検討されている。

このプラズマエッチング装置を用いたダイシング技術を用いた場合、現存のダイシングソーやレーザーダイシングよりも、半導体デバイスウエハへのダメージが少なく、さらに、微細な加工も出来るというメリットがある。

通常、プラズマエッチング装置を用いたダイシング技術にはボッシュプロセスというシリコンの深堀エッチング技術を適用するが、このボッシュプロセスでのエッチングプロセスでは、シリコンはエッチングできるが、金属膜はエッチングする事ができないというエッチング特性がある。

上述した半導体デバイスウエハの中には、ウエハの裏面側にも金属膜である裏面電極が形成されている半導体デバイスウエハがあり、裏面側の裏面電極は平坦であるため、表面側からダイシングライン部をボッシュプロセスにより深さ方向にエッチングしても、ダイシングライン部の底にある裏面電極の部分はうまくダイシングすることができない。

特許文献１には、半導体ウエハのプラズマダイシング工法の中で、ダイシングライン部において、ダイシングソーのダイシングブレードを用いて、金属層を含む配線形成層を除去して、半導体層（シリコン）を露出する技術が開示されている。

特開２０１２−１２４２１２号公報

しかしながら、特許文献１の技術では、プラズマエッチング装置を用いたダイシングを行う前に、半導体層を露出するためにだけに、ダイシングソーを導入する必要があり、コスト増になってしまう。

本発明は、複数のチップ間の裏面電極を分離する際にダイシングソーを用いずに、チップを製造する既存プロセスとプラズマエッチング装置を用いたダイシング技術とを組み合わせてチップ間の裏面電極を、コスト安に分離できる仕組みを提供することを目的とする。

本発明は、複数のチップ領域と、当該複数のチップ領域を分離するためにシリコンが露出している分離領域とを半導体基板の第１の表面上に形成する領域形成工程と、前記第１の表面の裏面の第２の表面上に、前記分離領域と同じパターンで、前記分離領域の裏面に相当する第２の領域にレジスト膜が残るようにパターンニングするパターンニング工程と、前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第２の表面上に成膜する成膜工程と、前記電極膜を成膜した後に、前記第１の表面の、前記露出している前記分離領域のシリコンをプラズマエッチングするエッチング工程と、前記エッチング工程の後に、前記第１の表面側から、前記パターンニングした前記第２の領域に残るレジスト膜を除去する除去工程と、を含むことを特徴とする半導体チップの分離方法。

本発明により、複数のチップ間の裏面電極を分離する際にダイシングソーを用いずに、チップを製造する既存プロセスとプラズマエッチング装置を用いたダイシング技術とを組み合わせてチップ間の裏面電極を、コスト安に分離できる仕組みを提供することが可能となる。

本発明の実施形態での半導体チップの製造方法での途中の状態を半導体ウエハ１の構造を用いて説明したもの 本発明の第１の実施形態の各工程をステップ毎に記載したフローチャート 本発明の第１の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したもの 本発明のパターンニングされたレジスト膜の形状を示したもの 本発明の第２の実施形態の各工程をステップ毎に記載したフローチャート 本発明の第２の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したもの 本発明におけるパターンニング工程後の半導体ウエハ１の表面側と裏面側の状態を示した図

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
図１を説明する。

本発明の実施形態での半導体チップの製造方法での途中の状態を半導体ウエハ１の構造を用いて説明したものである。図１の半導体ウエハ１の構造は、図３（Ｃ）及び図６（Ｃ）の状態と同じものである。なお、本発明で説明する半導体ウエハ１の構造は、半導体ウエハ１を直線に破断した場合の断面図で示している。

なお、便宜的に、図の上面側である半導体ウエハ１上にチップ領域がある面を１Ａ（表面側）とし、裏面電極がある面を１Ｂ（裏面側）として以降の説明を行う。
以下、層（膜）ごとに説明する。
半導体ウエハ１（例えばＳｉ基板）の表面には、半導体層２（例えばＳｉ膜）があり、この半導体層２の上面側には、配線形成層３が形成されている。
配線形成層３の中には、絶縁層３Ａ（例えばＳｉＯ２膜）及びこの絶縁層３Ａ内で配線部分を構成する金属層３Ａ（例えばＣｕ膜）とで形成されている。
配線形成層３の部分的な表面にはパッシベーション膜４（例えばＳｉＮ膜）が露出している。

さらに、配線形成層３の部分的な表面には、配線形成層３の中の金属層３Ｂに電気的に接続され、外部配線接続用電極として機能するボンディングパッド部７（例えばＡｌ膜）も形成されている。

半導体ウエハ１の表面側には、平面視した場合に格子状であるダイシングライン部５（分割領域）が設けされている。このダイシングライン部５をダイシングすることで、複数のチップ部６（チップ形成領域）６同士をそれぞれ分断することができる。

パッシベーション膜４は、半導体ウエハ１の表面側において、チップ部６のボンディングパット部７とダイシングライン部５とを除く、全て領域を覆うように形成されている。
尚、半導体ウエハ１の表面側のパッシベーション膜４の領域は、ボッシュプロセスでのエッチングプロセスによってもエッチングされることはない。

半導体ウエハ１の裏面側の裏面電極層８は半導体チップを実装する際の電極として用いられ、単層（例えばＡｕ膜）や積層（例えばＡｌ膜／Ｔｉ膜／Ｎｉ膜／Ａｕ膜）の金属膜で形成されている。

このような半導体デバイスウエハをダイシングライン部５において、それぞれのチップ部６を分割することにより、分割された後のチップ部６が個々の半導体デバイスとなる。
図２及び図３を説明する。
図２は、半導体チップの製造方法で必要となる第１の実施形態の各工程をステップ毎に記載したフローチャートである。
図３は、半導体チップの製造方法で必要となる第１の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したものある。
（１）領域形成工程
Ｓ１０１において、図３（Ａ）に示したようなダイシングする前の半導体ウエハ１を準備する。

このように領域形成工程では、露出する面が金属膜７やパッシベーション膜４で被覆されている複数のチップ領域６と、この露出する面にシリコン基板１またはシリコン膜２が露出している複数のチップ領域をそれぞれ分断する分断領域５（ダイシングライン部）とを、シリコン基板の第１の表面上にそれぞれ形成する。
（２）パターンニング工程

Ｓ１０２において半導体ウエハ１の裏面側にレジストコーター装置１０を用いてレジストを塗布する。その後、表面側のダイシングライン部５に対応する裏面側にだけ、レジスト膜が残るように、露光装置１１を用いて露光を行い、デベロッパー装置１２にてレジスト膜の現像処理を行うことで、図３（Ｂ）に示したように裏面側にパターニングされたレジスト膜９を形成する。この時の状態を図７の下図に示す。

なお、裏面側にレジスト膜９をパターンニングするためには、表面側にダイシングライン部５を形成する場合に用いた、露光装置１１用のフォトマスクと同じマスクを使用すればよい。

このようにパターンニング工程では、複数のチップ領域６が形成されている表面側とは反対面である裏面側上の、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に、レジスト膜９が存在するようにパターンニングする。
（３）成膜工程

Ｓ１０３において、裏面パターニングレジスト９を形成した半導体ウエハ１の裏面上に例えばスパッタリング装置１２もしくは真空蒸着装置１３にて裏面電極を成膜する。

成膜した裏面電極層８は裏面パターニングレジスト９上にも成膜されるが、図３（Ｃ）に示したように裏面パターニングレジスト９の側面側の成膜は上面側の成膜と比較して薄くなる。

ここで成膜工程において、裏面パターニングレジスト９上に裏面電極層８が成膜された状態の裏面パターニングレジスト９近傍の拡大図を図４に示す。具体的には裏面パターニングレジスト９の形状を逆テーパ形状にする事で、裏面パターニングレジスト９の側面側には裏面電極層８があまり成膜されない構造にすることができる。

このように成膜工程では、パターンニングされたレジスト膜上を被覆するように電極膜８を成膜して、パターンニングされたレジスト膜９により成膜した電極膜８に段差をつけている。
（４）貼付工程

Ｓ１０４において、図３（Ｄ）に示すように、半導体ウエハ１の裏面側をダイシングテープ１４に貼り付ける。このように貼付工程では、成膜工程により段差をつけた裏面側をテープに貼り付ける。
（５）エッチング工程

Ｓ１０５において、図３（Ｄ）のような状態になった半導体ウエハ１の表面側にプラズマを用いたエッチング処理を行う。具体的にはドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、半導体層２（シリコン膜）に対するエッチング処理を実施する。

このエッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われるので、パッシベーション膜４、配線形成層３およびボンディングパッド７がマスクとして機能し、半導体層２（シリコン膜）のエッチング処理が行われる。半導体層２（シリコン膜）のエッチング処理に引き続き、その下のシリコン基板１も深さ方向にエッチング処理が行われる。

プラズマエッチングによって、図３（Ｅ）に示すようにダイシングライン部５の下にあるシリコン基板１の裏面側まで貫通すると、プラズマの発生を停止させてプラズマエッチングを終了させる。

第１の実施の形態によれば、例えばＳＦ６主体のガスを用いてエッチング処理を実施するエッチング工程で、エッチングが困難である裏面電極層８をダイシングテープ１４に残した状態にする事ができる。
このようにエッチング工程では、表面側から、プラズマエッチング可能な深さまで、シリコン基板１をエッチングする。
（６）除去工程

Ｓ１０６において、図３（Ｅ）のような状態になった半導体ウエハ１の表面側にプラズマアッシング装置を用いたアッシング処理を行う。具体的にはドライエッチング装置もしくはアッシング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、有機膜で裏面パターニングレジストを灰化させることでアッシング処理を実施する。

この除去工程では、例えばＯ２主体のガスを用いてレジストアッシング処理が行われ、図３（Ｆ）に示すように裏面パターニングレジスト膜９が除去されると、プラズマの発生を停止させてプラズマアッシングを終了させる。

第１の実施の形態によれば、例えばＯ２主体のガスを用いてアッシング処理を実施する除去工程で、プラズマエッチングでは分離である複数のチップ領域の間に存在していた裏面電極層８を、ダイシングソーを用いずに分断する事ができる。
さらに、除去工程ではアッシング処理中にボンディングパット７上を付着する、例えばＣ系の付着物も同時にアッシングする事もできる。

このように除去工程では、エッチング工程の後に、表面側から、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に存在していたレジスト膜を除去する。
（７）剥離工程

Ｓ１０７において、レジスト膜９を除去した後のシリコン基板１を、ダイスピッカーを用いてテープから剥離する。例えば、ダイシングテープ上に張り付いたチップの剥離を容易にする為に、ＵＶ光を照射しテープの粘着性を劣化させた物を、ダイスピッカーにてトレーに整列、収納する。ダイスピッカーは例えばダイシングテープ裏面から押し上げピンを用いて良品チップを持ち上げ、チップ表面から真空吸着法にてチップをピックアップし、トレーに整列、収納する。
図４及び図５を説明する。
図４は、半導体チップの製造方法で必要となる第２の実施形態の各工程をステップ毎に記載したフローチャートである。
図５は、半導体チップの製造方法で必要となる第２の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したものである。

前述した第１の実施形態では、半導体ウエハ１に対して、表面側よりプラズマを用いたエッチング処理を行ってから裏面パターニングレジストに対するアッシング処理を実施するような場合について説明したが、変形例として、裏面レジストパターニングに対するアッシング処理を行ってから半導体ウエハ１に対して、表面側よりプラズマを用いたエッチング処理を行ってもよく、図４及び図５及び図６を用いて説明する。
（１）領域形成工程
Ｓ２０１において、図５（Ａ）に示したようなダイシングする前の半導体ウエハ１を準備する。

このように領域形成工程では、露出する面が金属膜７やパッシベーション膜４で被覆されている複数のチップ領域６と、この露出する面にシリコン基板１またはシリコン膜２が露出している複数のチップ領域をそれぞれ分断する分断領域５（ダイシングライン部）とを、シリコン基板の第１の表面上にそれぞれ形成する。
（２）パターンニング工程

Ｓ２０２において半導体ウエハ１の裏面側にレジストコーター装置１０を用いてレジストを塗布する。その後、表面側のダイシングライン部５に対応する裏面側にだけ、レジスト膜が残るように、露光装置１１を用いて露光を行い、デベロッパー装置１２にてレジスト膜の現像処理を行うことで、図５（Ｂ）に示したように裏面側にパターニングされたレジスト膜９を形成する。この時の状態を図７の下図に示す。

なお、裏面側にレジスト膜９をパターンニングするためには、表面側にダイシングライン部５を形成する場合に用いた、露光装置１１用のフォトマスクと同じマスクを使用すればよい。

このようにパターンニング工程では、複数のチップ領域６が形成されている表面側とは反対面である裏面側上の、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に、レジスト膜９が存在するようにパターンニングする。
（３）成膜工程

Ｓ２０３において、裏面パターニングレジスト９を形成した半導体ウエハ１の裏面上に例えばスパッタリング装置１２もしくは真空蒸着装置１３にて裏面電極を成膜する。
ここで成膜工程において、裏面パターニングレジスト９上に裏面電極層８が成膜された状態の裏面パターニングレジスト９近傍の拡大図を図６に示す。

具体的には裏面パターニングレジスト９の形状を逆テーパ形状にする事で、裏面パターニングレジスト９の側面側には裏面電極層８が形成されない構造にすることができる。
（４）除去工程

Ｓ２０４において、図５（Ｃ）のような状態になった半導体ウエハ１の裏面側を例えばウエットアッシング装置を用いたアッシング処理を行う。このアッシング工程では、例えば硫酸加水やアンモニア加水を用いたアッシング処理を実施すると、逆テーパ形状に形成された裏面パターニングレジスト９の側面から液体が侵入し裏面パターニングレジスト９が溶解すると同時に裏面パターニングレジスト上に成膜された金属膜が除去される。この技術はピールオフとよばれる。

このように裏面パターンレジスト除去工程では、エッチング工程の前に、裏面側から、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に存在していたレジスト膜とその上に生成した裏面電極層同時に除去し、図５（Ｄ）のサンプルが完成される。
（５）貼付工程

Ｓ２０５において、図５（Ｅ）に示すように、半導体ウエハ１の裏面側をダイシングテープ１４に貼り付ける。このように貼付工程では、除去工程により、レジスト膜を除去した裏面側をテープに貼り付ける。
（６）エッチング工程

Ｓ２０６において、図５（Ｅ）のような状態になった半導体ウエハ１の表面側にプラズマを用いたエッチング処理を行う。具体的にはドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、半導体層２（シリコン膜）に対するエッチング処理を実施する。

このエッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われるので、パッシベーション膜４、配線形成層３およびボンディングパッド７がマスクとして機能し、半導体層２（シリコン膜）のエッチング処理が行われる。半導体層２（シリコン膜）のエッチング処理に引き続き、その下のシリコン基板１も深さ方向にエッチング処理が行われる。

プラズマエッチングによって、図５（Ｆ）に示すようにダイシングライン部５の下にあるシリコン基板１の裏面側まで貫通すると、プラズマの発生を停止させてプラズマエッチングを終了させる。

第２の実施の形態によれば、例えばＳＦ６主体のガスを用いてエッチング処理を実施するエッチング工程で、エッチングが困難である裏面電極層８が存在しない状態で、ダイシング部５を分断する事ができる。
このようにエッチング工程では、表面側から、プラズマエッチング可能な深さまで、シリコン基板１をエッチングする。
（７）剥離工程

Ｓ２０７において、レジスト膜９を除去した後のシリコン基板１を、ダイスピッカーを用いてテープから剥離する。例えば、ダイシングテープ上に張り付いたチップの剥離を容易にする為に、ＵＶ光を照射しテープの粘着性を劣化させた物を、ダイスピッカーにてトレーに整列、収納する。ダイスピッカーは例えばダイシングテープ裏面から押し上げピンを用いて良品チップを持ち上げ、チップ表面から真空吸着法にてチップをピックアップし、トレーに整列、収納する。

１ シリコン基板（半導体ウエハ）
１Ａ 基板の表面側
１Ｂ 基板の裏面側
２ 半導体層（シリコン膜）
３ 配線形成層
３Ａ 絶縁層
３Ｂ 金属層
４ パッシベーション膜
５ ダイシングライン部（分離領域）
６ チップ部（チップ領域）
７ ボンディングパッド部
８ 裏面電極層（金属膜）
９ 裏面パターニングレジスト（フォトレジスト膜）
１０ レジストコーター
１１ 露光装置
１２ デベロッパー
１２ スパッタリング装置
１３ 真空蒸着装置
１４ ダイシングテープ

Claims (2)

1. 複数のチップ領域と、当該複数のチップ領域を分離するためにシリコンが露出している分離領域とを半導体基板の第１の表面上に形成する領域形成工程と、
   前記第１の表面の裏面の第２の表面上に、前記分離領域と同じパターンで、前記分離領域の裏面に相当する第２の領域にレジスト膜が残るようにパターンニングするパターンニング工程と、
   前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第２の表面上に成膜する成膜工程と、
   前記電極膜を成膜した後に、前記第１の表面の、前記露出している前記分離領域のシリコンをプラズマエッチングするエッチング工程と、
   前記エッチング工程の後に、前記第１の表面側から、前記パターンニングした前記第２の領域に残るレジスト膜を除去する除去工程と、
   を含むことを特徴とする半導体チップの分離方法。
2. 前記電極膜を成膜した後に、前記第２の表面側をダイシングテープに貼り付ける貼付工程と、
   を更に含み、
   前記ダイシングテープに貼り付けた後に、前記エッチング工程で前記第１の表面から、前記露出している前記分離領域のシリコンをプラズマエッチングし、
   前記エッチング工程の後に、前記除去工程で前記第１の表面側から、前記パターンニングした前記第２の領域に残るレジスト膜を除去することで、前記ダイシングテープから前記半導体基板を剥離した場合に、前記複数のチップ領域が分離することを特徴とする請求項１に記載の半導体チップの分離方法。

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