JP2017017072A5 - - Google Patents

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本発明は、数のチップ領域と、当該複数のチップ領域を分離するためにシリコンが露出している分離領域とを半導体基板の第1の表面上に形成する領域形成工程と、前記第1の表面の裏面の第2の表面上前記分離領域と同じパターンで、前記分離領域の裏面に相当する第2の領域にレジスト膜がるようにパターンニングするパターンニング工程と、前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第2の表面上に成膜する成膜工程と、前記電極膜を成膜した後に、前記第1の表面の、前記露出している前記分離領域のシリコンをプラズマエッチングするエッチング工程と、前記エッチング工程の後に、前記第1の表面側から、前記パターンニングした前記第2の領域にるレジスト膜を除去する除去工程と、を含むことを特徴とする半導体チップの分離方法。
本発明は、数のチップ領域と、当該複数のチップ領域を分離するためにシリコンが露出している分離領域とを半導体基板の第1の表面上に形成する領域形成工程と、前記第1の表面の裏面の第2の表面上前記分離領域と同じパターンで、前記分離領域の裏面に相当する第2の領域にレジスト膜がるようにパターンニングするパターンニング工程と、前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第2の表面上に成膜する成膜工程と、前記電極膜を成膜した後に、前記パターンニングした前記第2の領域にるレジスト膜と当該レジスト膜上の前記電極膜を、前記第2の表面側をウェットアッシングして除去するアッシング工程と、前記電極膜を除去した後に、前記第1の表面前記露出している前記分離領域のシリコンをプラズマエッチングするエッチング工程と、
を含むことを特徴とする半導体チップの分離方法。

Claims (7)

  1. 数のチップ領域と、当該複数のチップ領域を分離するためにシリコンが露出している分離領域とを半導体基板の第1の表面上に形成する領域形成工程と、
    前記第1の表面の裏面の第2の表面上前記分離領域と同じパターンで、前記分離領域の裏面に相当する第2の領域にレジスト膜がるようにパターンニングするパターンニング工程と、
    前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第2の表面上に成膜する成膜工程と、
    前記電極膜を成膜した後に、前記第1の表面の、前記露出している前記分離領域のシリコンをプラズマエッチングするエッチング工程と、
    前記エッチング工程の後に、前記第1の表面側から、前記パターンニングした前記第2の領域にるレジスト膜を除去する除去工程と、
    を含むことを特徴とする半導体チップの分離方法。
  2. 前記電極膜を成膜した後に、前記第2の表面側をダイシングテープに貼り付ける貼付工程と、
    を更に含み、
    前記ダイシングテープに貼り付けた後に、前記エッチング工程で前記第1の表面から、前記露出している前記分離領域のシリコンをプラズマエッチングし、
    前記エッチング工程の後に、前記除去工程で前記第1の表面側から、前記パターンニングした前記第2の領域に残るレジスト膜を除去することで、前記ダイシングテープから前記半導体基板を剥離した場合に、前記複数のチップ領域が分離することを特徴とする請求項に記載の半導体チップの分離方法。
  3. 数のチップ領域と、当該複数のチップ領域を分離するためにシリコンが露出している分離領域とを半導体基板の第1の表面上に形成する領域形成工程と、
    前記第1の表面の裏面の第2の表面上前記分離領域と同じパターンで、前記分離領域の裏面に相当する第2の領域にレジスト膜がるようにパターンニングするパターンニング工程と、
    前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第2の表面上に成膜する成膜工程と、
    前記電極膜を成膜した後に、前記パターンニングした前記第2の領域にるレジスト膜と当該レジスト膜上の前記電極膜を、前記第2の表面側をウェットアッシングして除去するアッシング工程と、
    前記電極膜を除去した後に、前記第1の表面前記露出している前記分離領域のシリコンをプラズマエッチングするエッチング工程と、
    を含むことを特徴とする半導体チップの分離方法。
  4. 前記レジスト膜を除去した後に、前記第2の表面側をダイシングテープに貼り付ける貼付工程と、
    を更に含み、
    前記ダイシングテープに貼り付けた後に、前記エッチング工程で前記第1の表面から、前記露出している前記分離領域のシリコンをプラズマエッチングし、
    前記エッチング工程の後に、前記ダイシングテープから前記半導体基板を剥離した場合に、前記複数のチップ領域が分離することを特徴とする請求項に記載の半導体チップの分離方法。
  5. 前記パターンニングした前記レジスト膜上の前記電極膜の成膜を抑制するべく、前記パターンニング工程では、逆テーパ形状になるようにパターンニングされたレジスト膜を前記第2の領域に形成することを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体チップの分離方法。
  6. 前記パターンニングされたレジスト膜上を被覆するように電極膜を前記第2の表面上に成膜することで、前記第2の領域に残るレジスト膜を用いて、前記第2の表面上の電極膜に段差をつけていることを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体チップの分離方法。
  7. 複数のチップ領域の第1の表面上に露出する箇所が金属膜で被覆されていることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体チップの分離方法。
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WO2018142976A1 (ja) * 2017-02-01 2018-08-09 株式会社村田製作所 Csp型半導体デバイスおよびその製造方法
JP2018186240A (ja) * 2017-04-27 2018-11-22 株式会社東芝 半導体装置の製造方法
JP2020013059A (ja) * 2018-07-20 2020-01-23 株式会社東芝 装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61287241A (ja) * 1985-06-14 1986-12-17 Sharp Corp 半導体素子の製造方法
JPH08120443A (ja) * 1994-10-21 1996-05-14 Fuji Elelctrochem Co Ltd リフトオフによる膜パターン形成方法
DE10031252A1 (de) * 2000-06-27 2002-01-10 Bosch Gmbh Robert Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips
JP2002184698A (ja) * 2000-12-18 2002-06-28 Murata Mfg Co Ltd 電子部品の製造方法

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