JP2015138874A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体基板ＳＢ上に第１絶縁膜を介してコイルＣＬ１が形成され、第１絶縁膜およびコイルＣＬ１を覆うように第２絶縁膜が形成され、第２絶縁膜上にパッドＰＤ１が形成されている。第２絶縁膜上には、パッドＰＤ１の一部を露出する開口部ＯＰ１を有する積層膜ＬＦが形成され、前記積層絶縁膜上にコイルＣＬ２が形成されている。コイルＣＬ２はコイルＣＬ１の上方に配置され、コイルＣＬ２とコイルＣＬ１とは磁気的に結合されている。積層膜ＬＦは、酸化シリコン膜ＬＦ１と、その上の窒化シリコン膜ＬＦ２と、その上の樹脂膜ＬＦ３とからなる。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、例えば、コイルを備えた半導体装置の製造方法に好適に利用できるものである。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、フォトカプラを用いた技術がある。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
また、２つのインダクタを磁気結合（誘導結合）させることにより、電気信号を伝達する技術が開発されている。
特開２００８−２７０４６５号公報（特許文献１）や特開２００８−２７７５６４号公報（特許文献２）には、マイクロトランスに関する技術が開示されている。
特開２００８−２７０４６５号公報 特開２００８−２７７５６４号公報
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、フォトカプラを用いた技術があるが、フォトカプラは、発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなるなど、その採用に限界がある。
一方、磁気結合させたインダクタにより電気信号を伝達する半導体装置においては、インダクタを半導体装置の微細加工技術を用いて形成することができるため、装置の小型化を図ることができ、また、電気的特性も良好である。このため、その開発を進めることが望まれる。
このため、そのようなインダクタを備えた半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。もしくは、半導体装置の信頼性を向上させ、かつ、半導体装置の製造歩留まりを向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の上方に配置された第１コイルおよび第１パッドと、前記第１コイルの上方に配置された第２コイルと、前記第１コイルと前記第２コイルの間に介在する積層絶縁膜とを有している。そして、前記積層絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の樹脂膜とからなり、前記第１パッドの一部は前記積層絶縁膜で覆われている。
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１コイルを形成する工程と、前記第１絶縁膜上に前記第１コイルを覆うように第２絶縁膜を形成する工程と、前記第２絶縁膜上に第１パッドを形成する工程とを有している。更に、前記第１絶縁膜上に、前記第１パッドを露出する第１開口部を有する積層絶縁膜を形成する工程と、前記積層絶縁膜上に第２コイルと第１配線とを形成する工程とを有している。前記第２コイルは、前記第１コイルの上方に配置され、前記積層絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の樹脂膜とからなる。
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１コイルを形成する工程と、前記第１絶縁膜上に前記第１コイルを覆うように第２絶縁膜を形成する工程と、前記第２絶縁膜上に第１パッドを形成する工程とを有している。更に、前記第１絶縁膜上に、前記第１パッドを露出する第１開口部を有する第３絶縁膜を形成する工程と、前記第３絶縁膜上に第２コイルと第１配線とを形成する工程とを有している。前記第２コイルは、前記第１コイルの上方に配置され、前記第１コイルと前記第２コイルとは、導体では接続されずに磁気的に結合され、前記第１配線は、前記第１パッド上から前記第３絶縁膜上にわたって形成され、かつ、前記第１パッドと電気的に接続される。ここで、前記第２コイルと前記第１配線とを形成する工程では、シード膜を形成してから、前記シード膜上にレジスト層を形成し、前記レジスト層に第１露光処理と第２露光処理とを施してから現像処理することによりレジストパターンを形成し、その後、レジストパターンから露出されるシード膜上に、第２コイルおよび第１配線用の導電膜を電解メッキ法により形成する。第１露光処理では、第１配線のパターンが露光され、第２露光処理では、第２コイルのパターンが露光され、第１露光処理の露光量は、第２露光処理の露光量よりも大きい。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。もしくは、半導体装置の信頼性を向上させ、かつ、半導体装置の製造歩留まりを向上させることができる。
一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。 信号の伝送例を示す説明図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 パッドの平面図である。 パッドの下層を示す平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図９と同じ半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３と同じ半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２７と同じ半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３３と同じ半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３７と同じ半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４１と同じ半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４３と同じ半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４５と同じ半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４７と同じ半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５０に続く半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 図５２に続く半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 図５６に続く半導体装置の製造工程中の要部断面図である。 図５７と同じ半導体装置の製造工程中の要部断面図である。 図５８に続く半導体装置の製造工程中の要部断面図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第１の工夫点の説明図である。 第２の工夫点の説明図である。 第２の工夫点の説明図である。 第２の工夫点の説明図である。 第２の工夫点の説明図である。 第２の工夫点の説明図である。 第２の工夫点の説明図である。 第２の工夫点の説明図である。 第３の工夫点の説明図である。 第３の工夫点の説明図である。 第３の工夫点の説明図である。 第３の工夫点の説明図である。 第３の工夫点の説明図である。 第４の工夫点の説明図である。 第４の工夫点の説明図である。 一実施の形態の半導体装置内に形成されたトランスの回路構成を示す回路図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 変形例の半導体装置の要部平面図である。 変形例の半導体装置の要部平面図である。 他の変形例の半導体装置の要部平面図である。 他の変形例の半導体装置の要部平面図である。 一実施の形態の半導体パッケージを示す平面図である。 一実施の形態の半導体パッケージを示す断面図である。 他の実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜回路構成について＞
図１は、一実施の形態の半導体装置（半導体チップ）を用いた電子装置（半導体装置）の一例を示す回路図である。なお、図１において、点線で囲まれた部分が、半導体チップＣＰ１内に形成され、一点鎖線で囲まれた部分が半導体チップＣＰ２内に形成され、二点鎖線で囲まれた部分が半導体パッケージＰＫＧ内に形成されている。
図１に示される電子装置は、半導体チップＣＰ１，ＣＰ２を内蔵する半導体パッケージＰＫＧを備えている。半導体チップＣＰ１内には、送信回路ＴＸ１および受信回路ＲＸ２と制御回路ＣＣとが形成され、半導体チップＣＰ２内には、受信回路ＲＸ１および送信回路ＴＸ２と駆動回路ＤＲとが形成されている。
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの制御信号を駆動回路ＤＲに伝達するための回路である。また、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御または駆動し、駆動回路ＤＲは、負荷ＬＯＤを駆動する。半導体チップＣＰ１，ＣＰ２は半導体パッケージＰＫＧに内蔵され、負荷ＬＯＤは、半導体パッケージＰＫＧの外部に設けられている。
送信回路ＴＸ１と受信回路ＲＸ1との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ１ａ，ＣＬ２ａからなるトランス（変成器、変換器、磁気結合素子、電磁結合素子）ＴＲ１が介在しており、送信回路ＴＸ１から受信回路ＲＸ１へ、このトランスＴＲ１を介して（すなわち磁気結合したコイルＣＬ１ａ，ＣＬ２ａを介して）信号を伝達することができる。これにより、半導体チップＣＰ２内の受信回路ＲＸ１は、半導体チップＣＰ１内の送信回路ＴＸ１が送信した信号を受信することができる。従って、制御回路ＣＣは、送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を介して、駆動回路ＤＲに信号（制御信号）を伝達することができる。このトランスＴＲ１（コイルＣＬ１ａ，ＣＬ２ａ）は、半導体チップＣＰ１内に形成されている。コイルＣＬ１ａおよびコイルＣＬ２ａは、それぞれインダクタとみなすこともできる。また、トランスＴＲ１は、磁気結合素子とみなすこともできる。
また、送信回路ＴＸ２と受信回路ＲＸ２との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ１ｂ，ＣＬ２ｂからなるトランス（変成器、変換器、磁気結合素子、電磁結合素子）ＴＲ２が介在しており、送信回路ＴＸ２から受信回路ＲＸ２へ、このトランスＴＲ２を介して（すなわち磁気結合したコイルＣＬ１ｂ，ＣＬ２ｂを介して）信号を伝達することができる。これにより、半導体チップＣＰ１内の受信回路ＲＸ２は、半導体チップＣＰ２内の送信回路ＴＸ２が送信した信号を受信することができる。従って、駆動回路ＤＲは、送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を介して、制御回路ＣＣに信号を伝達することができる。このトランスＴＲ２（コイルＣＬ１ｂ，ＣＬ２ｂ）は、半導体チップＣＰ２内に形成されている。コイルＣＬ１ｂおよびコイルＣＬ２ｂは、それぞれインダクタとみなすこともできる。また、トランスＴＲ２は、磁気結合素子とみなすこともできる。
トランスＴＲ１は、半導体チップＣＰ１内に形成されたコイルＣＬ１ａ，ＣＬ２ａにより形成されているが、コイルＣＬ１ａとコイルＣＬ２ａとは、導体によっては繋がっておらず、磁気的に結合している。このため、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。コイルＣＬ１ａが一次コイルで、コイルＣＬ２ａが二次コイルである。これを利用して、送信回路ＴＸ１からトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＣＬ２ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１が送った信号に応じた信号を、受信回路ＲＸ１で受け取ることができる。
また、トランスＴＲ２は、半導体チップＣＰ２内に形成されたコイルＣＬ１ｂ，ＣＬ２ｂにより形成されているが、コイルＣＬ１ｂとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このため、コイルＣＬ１ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ｂに誘導起電力が発生して誘導電流が流れるようになっている。コイルＣＬ１ｂが一次コイルで、コイルＣＬ２ｂが二次コイルである。これを利用して、送信回路ＴＸ２からトランスＴＲ２のコイルＣＬ１ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＣＬ２ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ２で検知（受信）することで、送信回路ＴＸ２が送った信号に応じた信号を、受信回路ＲＸ２で受け取ることができる。
制御回路ＣＣから送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を経由して駆動回路ＤＲに至る経路と、駆動回路ＤＲから送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を経由して制御回路ＣＣに至る経路とにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行う。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスＴＲ１（すなわち磁気結合したコイルＣＬ１ａ，ＣＬ２ａ）が介在し、また、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスＴＲ２（すなわち磁気結合したコイルＣＬ１ｂ，ＣＬ２ｂ）が介在する。駆動回路ＤＲは、半導体チップＣＰ１から半導体チップＣＰ２に送信された信号（すなわち送信回路ＴＸ１からトランスＴＲ１を介して受信回路ＲＸ１に送信された信号）に応じて、負荷ＬＯＤを駆動させることができる。負荷ＬＯＤとしては、用途に応じて様々な負荷があるが、例えばモータなどを例示できる。
半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、半導体チップＣＰ１は、低電圧（例えば数Ｖ〜数十Ｖ）で動作または駆動される回路を有する低電圧領域に、後述のボンディングワイヤＢＷおよびリードＬＤなどを介して接続される。また、半導体チップＣＰ２は、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えば負荷ＬＯＤや負荷ＬＯＤ用のスイッチなど）を有する高電圧領域に、後述のボンディングワイヤＢＷおよびリードＬＤなどを介して接続される。しかしながら、半導体チップＣＰ１，ＣＰ２間での信号の伝達はトランスＴＲ１，ＴＲ２を介在しているため、異電圧回路間での信号の伝達が可能である。
トランスＴＲ１，ＴＲ２においては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。このため、半導体チップＣＰ１内にトランスＴＲ１を形成するにあたって、コイルＣＬ１ａとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くしておくことが、半導体チップＣＰ１、半導体チップＣＰ１を内蔵する半導体パッケージＰＫＧ、あるいはそれを用いた電子装置の信頼性を向上させる上で重要である。また、半導体チップＣＰ２内にトランスＴＲ２を形成するにあたって、コイルＣＬ１ｂとコイルＣＬ２ｂとの間の絶縁耐圧をできるだけ高くしておくことが、半導体チップＣＰ２、半導体チップＣＰ２を内蔵する半導体パッケージＰＫＧ、あるいはそれを用いた電子装置の信頼性を向上させる上で重要である。このため、本実施の形態では、半導体チップ（ＣＰ１，ＣＰ２）内で一次コイルと二次コイルとの間に介在する絶縁膜（後述の積層膜ＬＦ）の構成を工夫しており、これについては、後で詳述する。
なお、図１では、制御回路ＣＣを半導体チップＣＰ１内に内蔵させる場合について示しているが、他の形態として、制御回路ＣＣを半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させることもできる。また、図１では、駆動回路ＤＲを半導体チップＣＰ２内に内蔵させる場合について示しているが、他の形態として、駆動回路ＤＲは、半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させることもできる。
＜信号の伝送例について＞
図２は、信号の伝送例を示す説明図である。
送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１を微分波の信号ＳＧ２に変調して、トランスＴＲ１のコイルＣＬ１ａ（一次コイル）に送る。この微分波の信号ＳＧ２による電流がトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスＴＲ１のコイルＣＬ２ａ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に応じた信号ＳＧ４を、受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から、受信回路ＲＸ１に信号が伝達される。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も、同様に行うことができる。
また、図２では、送信回路から受信回路への信号の伝達の一例を挙げたが、これに限定されず、種々変更可能であり、磁気結合されたコイル（一次コイルおよび二次コイル）を介して信号を伝達する手法であればよい。
＜半導体チップの構造について＞
図３は、本実施の形態の半導体装置の断面構造を示す要部断面図である。図３に示される半導体装置は、上記半導体チップＣＰ１または上記半導体チップＣＰ２に対応する半導体装置（半導体チップ）である。また、図４は、本実施の形態の半導体装置の要部断面図であるが、周辺回路形成領域１Ａの層間絶縁膜ＩＬ２よりも上層の構造を示す断面図が示されている。また、図５は、パッドＰＤ１の平面図であるが、理解を簡単にするために、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの位置を一点鎖線で示し、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの位置を点線で示し、樹脂膜ＬＦ３の開口部ＯＰ１ｃの位置を二点鎖線で示している。また、図６は、パッドＰＤ１の下層を示す平面図であり、理解を簡単にするために、パッドＰＤ１の外周位置を点線で示してある。図７は、本実施の形態の半導体装置の要部断面図であるが、半導体装置の外周部近傍の断面図が示されている。図８は、本実施の形態の半導体装置の全体平面図であり、シールリングＳＲが形成されている位置を透視して示してある。
本実施の形態の半導体装置は、単結晶シリコンなどからなる半導体基板ＳＢを利用して形成された半導体装置（半導体チップ）であり、周辺回路形成領域１Ａとトランス形成領域１Ｂとシールリング形成領域１Ｃとを有している。なお、周辺回路形成領域１Ａとトランス形成領域１Ｂとシールリング形成領域１Ｃとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。
図３に示されるように、本実施の形態の半導体装置（半導体チップ）を構成する単結晶シリコンなどからなる半導体基板ＳＢに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。この半導体素子は、周辺回路形成領域１Ａに形成されている。
例えば、周辺回路形成領域１Ａの半導体基板ＳＢにｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＦを介してｎチャネル型ＭＩＳＦＥＴ用のゲート電極Ｇ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してｐチャネル型ＭＩＳＦＥＴ用のゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜などからなり、ゲート電極Ｇ１，Ｇ２は、例えば、不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜）などからなる。
半導体基板ＳＢのｐ型ウエルＰＷ内には、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＮＳが形成され、半導体基板ＳＢのｎ型ウエルＮＷ内には、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ型半導体領域ＰＳが形成されている。ゲート電極Ｇ１と、そのゲート電極Ｇ１の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ１の両側のｎ型半導体領域ＮＳ（ソース・ドレイン領域）とにより、ｎチャネル型ＭＩＳＦＥＴが形成される。また、ゲート電極Ｇ２と、そのゲート電極Ｇ２の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ２の両側のｐ型半導体領域ＰＳ（ソース・ドレイン領域）とにより、ｐチャネル型ＭＩＳＦＥＴが形成される。ｎ型半導体領域ＮＳは、ＬＤＤ（Lightly doped Drain）構造とすることもでき、この場合、ゲート電極Ｇ１の側壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。同様に、ｐ型半導体領域ＰＳは、ＬＤＤ構造とすることもでき、この場合、ゲート電極Ｇ２の側壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。
なお、ここでは、周辺回路形成領域１Ａに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタなどを周辺回路形成領域１Ａに形成してもよい。上記半導体チップＣＰ１の場合は、周辺回路形成領域１Ａに形成された半導体素子により、上記制御回路ＣＣ、送信回路ＴＸ１および受信回路ＲＸ２が形成され、上記半導体チップＣＰ２の場合は、周辺回路形成領域１Ａに形成された半導体素子により、上記駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成される。
また、ここでは、半導体基板ＳＢとして単結晶シリコン基板を例に挙げて説明しているが、他の形態として、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。
半導体基板ＳＢ上には、複数の層間絶縁膜と複数の配線層とにより多層配線構造が形成されている。
すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３に、プラグＶ１、ビア部Ｖ２，Ｖ３および配線Ｍ１，Ｍ２，Ｍ３が形成されている。
具体的には、半導体基板ＳＢ上に、上記ＭＩＳＦＥＴを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上に、配線Ｍ１が形成されている。配線Ｍ１は、第１配線層（最下層の配線層）の配線である。層間絶縁膜ＩＬ１上には、配線Ｍ１を覆うように、絶縁膜として層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に、配線Ｍ２が形成されている。配線Ｍ２は、第１配線層よりも１つ上層の配線層である第２配線層の配線である。層間絶縁膜ＩＬ２上には、配線Ｍ２を覆うように、絶縁膜として層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３上に、配線Ｍ３が形成されている。配線Ｍ３は、第２配線層よりも１つ上層の配線層である第３配線層の配線である。
プラグＶ１は、導電体からなり、配線Ｍ１の下層に形成され、すなわち層間絶縁膜ＩＬ１中に層間絶縁膜ＩＬ１を貫通するように形成され、プラグＶ１の上面が配線Ｍ１の下面に接することで、配線Ｍ１に電気的に接続されている。また、プラグＶ１の底部は、半導体基板ＳＢに形成された種々の半導体領域（例えばｎ型半導体領域ＮＳまたはｐ型半導体領域ＰＳなど）や、ゲート電極Ｇ１，Ｇ２などに接続されている。これにより、配線Ｍ１は、プラグＶ１を介して、半導体基板ＳＢに形成された種々の半導体領域やゲート電極Ｇ１，Ｇ２などに電気的に接続される。
ビア部Ｖ２は、導電体からなり、配線Ｍ２と配線Ｍ１との間に形成されて、すなわち層間絶縁膜ＩＬ２中に形成されて、配線Ｍ２と配線Ｍ１とを接続している。ビア部Ｖ２は、配線Ｍ２と一体的に形成することもできる。また、ビア部Ｖ３は、導電体からなり、配線Ｍ３と配線Ｍ２との間に形成されて、すなわち層間絶縁膜ＩＬ３中に形成されて、配線Ｍ３と配線Ｍ２とを接続している。ビア部Ｖ３は、配線Ｍ３と一体的に形成することもできる。
本実施の形態の半導体装置においては、第３配線層、すなわち配線Ｍ３が、最上層配線である。すなわち、第１配線層（配線Ｍ１）、第２配線層（配線Ｍ２）および第３配線層（配線Ｍ３）により、半導体基板ＳＢに形成された半導体素子（例えば上記ＭＩＳＦＥＴ）の所望の結線がなされており、所望の動作をなし得る。
最上層配線である第３配線層によってパッド（パッド領域、パッド電極）ＰＤ１が形成されている。すなわち、配線Ｍ３と同層にパッドＰＤ１が形成されている。つまり、配線Ｍ３とパッドＰＤ１とは、同層の導電層により同工程で形成されている。このため、パッドＰＤ１は、層間絶縁膜ＩＬ３上に形成されている。パッドＰＤ１は、配線Ｍ３の一部とみなすこともできるが、配線Ｍ３は積層膜ＬＦで覆われているのに対して、パッドＰＤ１は、少なくとも一部が積層膜ＬＦの開口部ＯＰ１から露出されている。但し、パッドＰＤ１の一部は、積層膜ＬＦで覆われている。すなわち、開口部ＯＰ１からパッドＰＤ１が露出されているが、平面視で開口部ＯＰ１と重ならない部分のパッドＰＤ１は、積層膜ＬＦで覆われている。具体的には、パッドＰＤ１の中央部は積層膜ＬＦで覆われておらず、パッドＰＤ１の外周部は積層膜ＬＦで覆われている。再配線ＲＷを形成する前に、このパッドＰＤ１を利用して、半導体装置が所望の動作を行うか否かのテスト（テスト工程、後述のプローブテストに対応）を行うことができる。パッドＰＤ１は、好ましくは、アルミニウムを主成分（主体）とする導電材料（金属伝導を示す導電材料）からなる。パッドＰＤ１の好適な材料例を挙げると、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物または合金、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物または合金、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物または合金があり、Ａｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが好適である。また、図３には、パッドＰＤ１は１つ示されているが、実際にはパッドＰＤ１は１つ以上形成されており、好ましくは複数形成されている。
また、図４〜図６に示されるように、パッドＰＤ１の直下にビア部Ｖ３を設け、そのビア部Ｖ３を介してパッドＰＤ１を配線Ｍ２に電気的に接続することができる。他の形態として、パッドＰＤ１と一体的に形成された配線Ｍ３を設けておき、このパッドＰＤ１と一体的に形成された配線Ｍ３が、その配線Ｍ３の直下に設けられたビア部Ｖ３を介して配線Ｍ２と接続されることで、パッドＰＤ１を配線Ｍ２に電気的に接続することもできる。
また、図３では、半導体基板ＳＢ上に形成される配線層の数（再配線ＲＷは含まず）が３層の場合（配線Ｍ１，Ｍ２，Ｍ３の計３層の場合）を示しているが、配線層の数は３層に限定されず、種々変更可能であるが、２層以上が好ましい。また、配線層の数（再配線ＲＷは含まず）が３層以上であれば、第２配線層と同層に形成したコイルＣＬ１を第１配線層の配線（引出配線）で引き出せるので、コイルと配線のレイアウトがしやすくなる。
図３および図４に示されるように、層間絶縁膜ＩＬ３上には、配線Ｍ３を覆うように積層膜（積層絶縁膜）ＬＦが形成されており、この積層膜ＬＦ上に再配線ＲＷが形成されている。積層膜ＬＦは、酸化シリコン膜ＬＦ１と酸化シリコン膜ＬＦ１上の窒化シリコン膜ＬＦ２と窒化シリコン膜ＬＦ２上の樹脂膜ＬＦ３とからなる。酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とは、それぞれ絶縁膜であるため、積層膜ＬＦは、複数の絶縁膜（具体的には酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３の３つの絶縁膜）を積層した積層絶縁膜とみなすこともできる。
パッドＰＤ１は、積層膜ＬＦの開口部ＯＰ１から露出されており、開口部ＯＰ１から露出されたパッドＰＤ１上にも再配線ＲＷが形成されている。すなわち、再配線ＲＷは、開口部ＯＰ１から露出されたパッドＰＤ１上を含む積層膜ＬＦ上に形成されており、パッドＰＤ１と電気的に接続されている。この再配線ＲＷは、最上層配線（ここでは第３配線層）の一部であるパッドＰＤ１を半導体チップの所望の領域（パッドＰＤ２）まで引き出す配線である。つまり、再配線ＲＷは、積層膜ＬＦの開口部ＯＰ１から露出されたパッドＰＤ１上から、積層膜ＬＦ上のパッドＰＤ２まで、積層膜ＬＦ上を延在するように形成されている。
パッド（パッド領域、パッド電極、ボンディングパッド）ＰＤ２は、再配線ＲＷと同層の導電層により形成され、再配線ＲＷと一体的に形成されている。このため、パッドＰＤ２も積層膜ＬＦ上（すなわち積層膜ＬＦの樹脂膜ＬＦ３上）に形成されており、パッドＰＤ２は再配線ＲＷと電気的に接続されている。従って、パッドＰＤ２は、再配線ＲＷを通じてパッドＰＤ１と電気的に接続されている。また、図３には、パッドＰＤ２は１つ示されているが、実際にはパッドＰＤ２は１つ以上形成されており、好ましくは複数形成されている。
なお、平面視において、パッドＰＤ２と再配線ＲＷとパッドＰＤ１とが配置されている領域は、コイルＣＬ１とコイルＣＬ２とパッドＰＤ３とが配置されている領域とは相違している。すなわち、パッドＰＤ２、再配線ＲＷおよびパッドＰＤ１は、コイルＣＬ１、コイルＣＬ２およびパッドＰＤ３とは平面視で重ならない位置に配置されている。
積層膜ＬＦは、パッドＰＤ１の少なくとも一部を露出する開口部ＯＰ１を有しているが、積層膜ＬＦは、酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３との積層膜であるため、積層膜ＬＦの開口部ＯＰ１は、樹脂膜ＬＦ３の開口部ＯＰ１ｃと、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂと、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａとにより形成される（図４および図５参照）。開口部ＯＰ１ａと開口部ＯＰ１ｂと開口部ＯＰ１ｃとの関係は、図４および図５のようになっているが、これについては後で説明する。
なお、図４では、図面を見やすくするために、再配線ＲＷおよびパッドＰＤ２について、後述の銅膜ＣＦとシード膜ＳＥとを分けずに一体化して示してある。
図３に示されるように、トランス形成領域１Ｂには、コイル（インダクタ）ＣＬ１とコイル（インダクタ）ＣＬ２とを有するトランスが形成されている。すなわち、トランス形成領域１Ｂにおいて、半導体基板ＳＢ上に、トランスの一次コイルであるコイルＣＬ１とトランスの二次コイルであるコイルＣＬ２とが形成されている。上記半導体チップＣＰ１の場合は、コイルＣＬ１は上記コイルＣＬ１ａに対応し、コイルＣＬ２は上記コイルＣＬ２ａに対応し、コイルＣＬ１とコイルＣＬ２とで形成されるトランスは上記トランスＴＲ１に対応する。上記半導体チップＣＰ２の場合は、コイルＣＬ１は上記コイルＣＬ１ｂに対応し、コイルＣＬ２は上記コイルＣＬ２ｂに対応し、コイルＣＬ１とコイルＣＬ２とで形成されるトランスは上記トランスＴＲ２に対応する。
コイルＣＬ１とコイルＣＬ２とは、同層に形成されているのではなく、互いに異なる層に形成されており、コイルＣＬ１とコイルＣＬ２との間には、絶縁層が介在している。また、下層側のコイルＣＬ１は、半導体基板ＳＢに接して形成されているのではなく、半導体基板ＳＢ上に絶縁層を介して形成されている。具体的には、半導体基板ＳＢ上に形成された層間絶縁膜（ここでは層間絶縁膜ＩＬ２）上に、コイルＣＬ１が形成されている。
コイルＣＬ１はコイルＣＬ２よりも下層に形成され、コイルＣＬ２はコイルＣＬ１よりも上層に形成されている。本実施の形態では、コイルＣＬ１とコイルＣＬ２のうちの上層側のコイルＣＬ２は、積層膜ＬＦ上に形成されている。すなわち、コイルＣＬ２は、積層膜ＬＦ上に形成され、かつコイルＣＬ１の上方に配置されている。つまり、積層膜ＬＦの樹脂膜ＬＦ３上にコイルＣＬ２が形成されている。このため、コイルＣＬ２は、樹脂膜ＬＦ３に接している。
コイルＣＬ２は、再配線ＲＷと同層の導電層により同工程で形成されている。すなわち、再配線ＲＷと同層にコイルＣＬ２が形成されている。このため、コイルＣＬ２と再配線ＲＷとは、同じ材料で形成されている。
トランス形成領域１Ｂでは、積層膜ＬＦ上に、コイルＣＬ２が形成されるとともに、パッド（パッド領域、パッド電極、ボンディングパッド）ＰＤ３も形成されている。このパッドＰＤ３は、コイルＣＬ２と同層の導電層により形成され、コイルＣＬ２と一体的に形成されている。このため、パッドＰＤ３も積層膜ＬＦ上（すなわち積層膜ＬＦの樹脂膜ＬＦ３上）に形成され、パッドＰＤ３はコイルＣＬ２と電気的に接続されている。
このため、パッドＰＤ２と再配線ＲＷとパッドＰＤ３とコイルＣＬ２とは、同層の導電層により同層に形成されており、パッドＰＤ２は再配線ＲＷと一体的に形成されて電気的に接続され、また、パッドＰＤ３はコイルＣＬ２と一体的に形成されて電気的に接続されている。しかしながら、再配線ＲＷとコイルＣＬ２とは、分離されており、導体では繋がっていない。また、パッドＰＤ２とパッドＰＤ３とは、分離されており、導体では繋がっていない。また、パッドＰＤ２とコイルＣＬ２とは、分離されており、導体では繋がっていない。パッドＰＤ３と再配線ＲＷとは、分離されており、導体では繋がっていない。また、パッドＰＤ２は、再配線ＲＷを介してパッドＰＤ１に電気的に接続されているが、パッドＰＤ３は、パッドＰＤ１とは導体では繋がっていない。トランス形成領域１Ｂには、コイルＣＬ１とコイルＣＬ２とパッドＰＤ３とが形成されているが、パッドＰＤ１と再配線ＲＷとパッドＰＤ２とは形成されていない。
コイルＣＬ１とコイルＣＬ２のうちの下層側のコイルＣＬ１は、再配線ＲＷを除く多層配線構造のうちの最上層配線（ここでは第３配線層）よりも下層の配線層により形成されている。ここでは、最上層配線である第３配線層よりも下層の第２配線層により、コイルＣＬ１が形成されている。すなわち、配線Ｍ２と同層にコイルＣＬ１が形成されている。
コイルＣＬ１は、第２配線層により形成しているため、コイルＣＬ１は、配線Ｍ２と同層の導電層により同工程で形成することができる。例えば、層間絶縁膜ＩＬ２上に形成した導電膜をパターニングすることで配線Ｍ２を形成する場合は、その導電膜をパターニングする際に、配線Ｍ２だけでなくコイルＣＬ１も形成することができる。また、例えば、配線Ｍ２をダマシン法を用いて形成する場合には、コイルＣＬ１も配線Ｍ２と同工程でダマシン法を用いて形成でき、この場合、配線Ｍ２およびコイルＣＬ１は、層間絶縁膜ＩＬ２の溝に埋め込まれた導電膜（例えば銅を主体とする導電膜）により形成される。
コイルＣＬ２とコイルＣＬ１との間には、複数の絶縁層が介在しているが、具体的には、層間絶縁膜ＩＬ３と積層膜ＬＦとが介在している。すなわち、コイルＣＬ２とコイルＣＬ１との間には、下から順に、層間絶縁膜ＩＬ３と酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とが介在している。このため、コイルＣＬ２とコイルＣＬ１とは、導体では繋がっておらず、電気的には絶縁された状態となっている。但し、コイルＣＬ２とコイルＣＬ１とは磁気的に結合している。
従って、下層側のコイルＣＬ１は、第２配線層である配線Ｍ２と同層に形成され、このコイルＣＬ１上に、層間絶縁膜ＩＬ３、酸化シリコン膜ＬＦ１、窒化シリコン膜ＬＦ２および樹脂膜ＬＦ３を介してコイルＣＬ２が形成された状態となっている。
樹脂膜ＬＦ３は、好ましくはポリイミド膜である。ポリイミド（polyimide）膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。樹脂膜ＬＦ３としては、ポリイミド膜の他に、エポキシ系、ＰＢＯ系、アクリル系、ＷＲＰ系の樹脂等、他の有機絶縁膜を用いることもできる。ポリイミド系樹脂は、２００℃以上の高耐熱が求められるデバイスに好適に使用される有機樹脂であるが、材料の熱膨張係数や延性等の機械的強度、キュア温度等に応じて使い分けることができる。
積層膜ＬＦ上に、すなわち樹脂膜ＬＦ３上に、再配線ＲＷおよびコイルＣＬ２を覆うように、絶縁性の保護膜（表面保護膜、絶縁膜、保護絶縁膜）ＰＡが形成されている。保護膜ＰＡは、絶縁膜であるため、保護絶縁膜とみなすこともできる。保護膜ＰＡにより、再配線ＲＷおよびコイルＣＬ２が覆われて保護されている。保護膜ＰＡとしては、樹脂膜が好ましく、例えばポリイミド膜を好適に用いることができる。保護膜ＰＡが、半導体チップ（半導体装置）の最表面の膜となる。
パッドＰＤ２，ＰＤ３は、それぞれ保護膜ＰＡの開口部ＯＰ２，ＯＰ３から露出されている。すなわち、パッドＰＤ２上に開口部ＯＰ２が設けられることで、パッドＰＤ２が保護膜ＰＡの開口部ＯＰ２から露出され、また、パッドＰＤ３上に開口部ＯＰ３が設けられることで、パッドＰＤ３が保護膜ＰＡの開口部ＯＰ３から露出されている。このため、保護膜ＰＡの開口部ＯＰ２，ＯＰ３からそれぞれ露出するパッドＰＤ２，ＰＤ３に、それぞれ後述のボンディングワイヤＢＷなどの導電性の接続部材を接続することができる。
また、パッドＰＤ２，ＰＤ３上には、それぞれ下地金属膜ＵＭを形成しておくことが好ましい。すなわち、パッドＰＤ２上に下地金属膜ＵＭが形成されており、このパッドＰＤ２上の下地金属膜ＵＭが保護膜ＰＡの開口部ＯＰ２から露出されている。また、パッドＰＤ３上に下地金属膜ＵＭが形成されており、このパッドＰＤ３上の下地金属膜ＵＭが保護膜ＰＡの開口部ＯＰ３から露出されている。これにより、保護膜ＰＡの開口部ＯＰ２，ＯＰ３からそれぞれ露出される下地金属膜ＵＭに後述のボンディングワイヤＢＷなどの導電性の接続部材を接続することになるため、接続部材（ボンディングワイヤＢＷ）を接続しやすくすることができる。下地金属膜ＵＭは、例えばニッケル（Ｎｉ）膜と該ニッケル（Ｎｉ）膜上の金（Ａｕ）膜との積層膜などからなる。
なお、保護膜ＰＡは、形成した方が好ましいが、省略することも可能である。但し、保護膜ＰＡを形成した場合は、再配線ＲＷとコイルＣＬ２を保護膜ＰＡで覆って保護できるため、信頼性の更なる向上や、半導体チップを扱いやすくなるなどの利点を得られる。
また、図７および図８に示されるように、半導体装置（半導体チップ）の外周部には、シールリング（ガードリング）ＳＲが形成されている。シールリングＳＲは、平面視において、半導体装置（半導体チップ）の外周部に、半導体装置（半導体チップ）の外周に沿って周回するように、形成されている。このため、平面視において、周辺回路形成領域１Ａおよびトランス形成領域１Ｂは、シールリングＳＲで囲まれた領域内に配置されている。換言すれば、平面視において、シールリングＳＲは、周辺回路形成領域１Ａおよびトランス形成領域１Ｂを囲むように設けられている。なお、図７において、半導体装置の左端は、半導体装置の側面ＴＥであり、スクライブ領域に沿って切断したときの切断面に対応している。
シールリングＳＲは、シールリング用の配線（金属パターン）Ｍ１ａ，Ｍ２ａ，Ｍ３ａと、シールリング用のビア部（金属パターン）Ｖ３ａ，Ｖ２ａと、シールリング用のプラグ（金属パターン）Ｖ１ａと、により形成されている。シールリング用の配線Ｍ１ａは、配線Ｍ１と同層に同工程で同材料により形成され、シールリング用の配線Ｍ２ａは、配線Ｍ２と同層に同工程で同材料により形成され、シールリング用の配線Ｍ３ａは、配線Ｍ３と同層に同工程で同材料により形成されている。また、シールリング用のプラグＶ１ａは、プラグＶ１と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ２ａは、ビア部Ｖ２と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ３ａは、ビア部Ｖ３と同層に同工程で同材料により形成されている。このため、シールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ、ビア部Ｖ３ａ，Ｖ２ａおよびプラグＶ１ａは、配線Ｍ１，Ｍ２，Ｍ３、ビア部Ｖ３，Ｖ２およびプラグＶ１と同様に、金属材料を主体として形成されている。シールリング用のプラグＶ１ａ、配線Ｍ１ａ、ビア部Ｖ２ａ、配線Ｍ２ａ、ビア部Ｖ３ａおよび配線Ｍ３ａは、それぞれ、シールリングＳＲ用の金属パターンとみなすこともできる。
シールリングＳＲは、これらシールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ、ビア部Ｖ３ａ，Ｖ２ａおよびプラグＶ１ａにより、金属の壁状に形成されている。すなわち、シールリングＳＲは、シールリング用の配線Ｍ３ａとビア部Ｖ３ａと配線Ｍ２ａとビア部Ｖ２ａと配線Ｍ１ａとプラグＶ１ａとが上下方向に並ぶことにより、金属の壁状に形成されている。つまり、シールリング用のプラグＶ１ａと配線Ｍ１ａとビア部Ｖ２ａと配線Ｍ２ａとビア部Ｖ３ａと配線Ｍ３ａとは、形成されている層が相違し、この順で下から上に積み重ねられており、平面視でほぼ重なる（一致する）位置に形成されている。従って、シールリング用のプラグＶ１ａと配線Ｍ１ａとビア部Ｖ２ａと配線Ｍ２ａとビア部Ｖ３ａと配線Ｍ３ａとは、それぞれ、半導体装置（半導体チップ）の外周部に、半導体装置（半導体チップ）の外周に沿って周回するように、形成されている。
シールリングＳＲを設けたことにより、半導体装置の製造時のダイシング工程（切断工程）において、ダイシングブレードによって切断面にクラックが生じた場合に、そのクラックの伸展を、シールリングＳＲによって停止させることができる。また、半導体装置の切断面（側面）からの水分の侵入をシールリングＳＲによって停止させることができる。すなわち、シールリングＳＲは、ダイシングによる切断面からのクラックの伸展や、水分の侵入に対する障壁の機能を有している。従って、シールリングＳＲを設けることにより、半導体装置の信頼性を向上させることができる。
このため、シールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ、プラグＶ１ａおよびビア部Ｖ２ａ，Ｖ３ａは、素子または回路の間を結線するために形成したものではなく、シールリングＳＲを形成するために形成したものである。
上記半導体チップＣＰ１に図３の半導体装置を適用した場合、半導体チップＣＰ１内に上記送信回路ＴＸ１およびコイルＣＬ１，ＣＬ２（これが上記コイルＣＬ１ａ，ＣＬ２ａに対応する）が形成されており、半導体チップＣＰ１内に形成されている送信回路ＴＸ１は、半導体チップＣＰ１内において、内部配線を介してコイルＣＬ１に電気的に接続されている。また、上記半導体チップＣＰ２に図３の半導体装置を適用した場合、半導体チップＣＰ２内に上記送信回路ＴＸ２およびコイルＣＬ１，ＣＬ２（これが上記コイルＣＬ１ｂ，ＣＬ２ｂに対応する）が形成されており、半導体チップＣＰ２内に形成されている送信回路ＴＸ２は、半導体チップＣＰ２内において、内部配線を介してコイルＣＬ１に電気的に接続されている。
この場合、半導体チップＣＰ１内の送信回路ＴＸ１から半導体チップＣＰ１内の内部配線を介して半導体チップＣＰ１内のコイルＣＬ１に、送信用の信号を送信することができる。半導体チップＣＰ１においてコイルＣＬ２に接続されているパッドＰＤ３は、後述のボンディングワイヤＢＷなどの導電性の接続部材を介して、半導体チップＣＰ２のパッドＰＤ２（再配線ＲＷに接続されたパッドＰＤ２）に電気的に接続され、更に半導体チップＣＰ２の内部配線を介して、半導体チップＣＰ２内の受信回路ＲＸ１に電気的に接続される。これにより、半導体チップＣＰ１内において、コイルＣＬ１から電磁誘導によりコイルＣＬ２が受け取った信号（受信信号）を、後述のボンディングワイヤＢＷ（接続部材）および半導体チップＣＰ２の内部配線を介して、半導体チップＣＰ２内の受信回路ＲＸ１に送信することができる。
同様に、半導体チップＣＰ２内の送信回路ＴＸ２から半導体チップＣＰ２内の内部配線を介して半導体チップＣＰ２内のコイルＣＬ１に、送信用の信号を送信することができる。半導体チップＣＰ２においてコイルＣＬ２に接続されているパッドＰＤ３は、後述のボンディングワイヤＢＷなどの導電性の接続部材を介して、半導体チップＣＰ１のパッドＰＤ２（再配線ＲＷに接続されたパッドＰＤ２）に電気的に接続され、更に半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内の受信回路ＲＸ２に電気的に接続される。これにより、半導体チップＣＰ２内において、コイルＣＬ１から電磁誘導によりコイルＣＬ２が受け取った信号（受信信号）を、後述のボンディングワイヤＢＷ（接続部材）および半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内の受信回路ＲＸ２に送信することができる。
＜製造工程について＞
次に、本実施の形態の半導体装置の製造工程について説明する。以下の製造工程により、上記図３〜図８の半導体装置が製造される。
図９〜図５９は、本実施の形態の半導体装置の製造工程中の要部断面図である。図９〜図５９のうち、図９、図１１〜図１３、図１５、図１７、図１９、図２０、図２２、図２４、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７および図４９〜図５７には、上記図３に相当する断面領域の断面図が示されている。また、図９〜図５９のうち、図１０、図１４、図１６、図１８、図２１、図２３、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８および図５８には、上記図７に相当する断面領域（各断面図におけるスクライブ領域１Ｄよりも右側の領域）とスクライブ領域１Ｄとが示されている。図５９は、図５８の構造から、ダイシングによりスクライブ領域１Ｄが切断されて除去されたものに対応しており、この図５９が、上記図７に対応している。
まず、図９および図１０に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
半導体基板ＳＢは、周辺回路が形成される予定の領域である周辺回路形成領域１Ａと、トランスが形成される予定の領域であるトランス形成領域１Ｂと、シールリングＳＲを形成する予定の領域であるシールリング形成領域１Ｃと、ダイシング工程で切断される予定の領域であるスクライブ領域（ダイシング領域、切断領域）１Ｄとを有している。周辺回路形成領域１Ａとトランス形成領域１Ｂとシールリング形成領域１Ｃとスクライブ領域１Ｄとは、同一の半導体基板（半導体ウエハ）ＳＢの主面の互いに異なる平面領域に対応している。
ここで、半導体基板（半導体ウエハ）には、そこから半導体チップ（半導体装置）が取得される領域であるチップ領域（半導体チップ領域）と、各チップ領域の間のスクライブ領域とを有しており、各チップ領域は、平面視でスクライブ領域に囲まれている。後述のダイシング工程で、スクライブ領域に沿って半導体基板（半導体ウエハ）が切断またはダイシングされることにより、各チップ領域が個片化されて、半導体チップ（半導体装置）となる。半導体基板（半導体ウエハ）において、周辺回路形成領域１Ａとトランス形成領域１Ｂとシールリング形成領域１Ｃとは、各チップ領域内に設けられているが、シールリング形成領域１Ｃは、各チップ領域において外周部に設けられ、周辺回路形成領域１Ａおよびトランス形成領域１Ｂは、各チップ領域において、シールリング形成領域１Ｃで囲まれた領域内に設けられている。すなわち、各チップ領域において、半導体チップの外周に沿って周回するようにシールリング形成領域１Ｃが設けられ、シールリング形成領域１Ｃで囲まれた領域内に、周辺回路形成領域１Ａおよびトランス形成領域１Ｂが設けられている。
なお、周辺回路形成領域１Ａに形成される周辺回路は、上記半導体チップＣＰ１の場合は、上記制御回路ＣＣ、送信回路ＴＸ１および受信回路ＲＸ２などであり、上記半導体チップＣＰ２の場合は、上記駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２などである。また、トランス形成領域１Ｂに形成されるトランスは、上記半導体チップＣＰ１の場合は、上記トランスＴＲ１であり、上記半導体チップＣＰ２の場合は、上記トランスＴＲ２である。従って、トランス形成領域１Ｂに形成されるコイルＣＬ１とコイルＣＬ２は、上記半導体チップＣＰ１の場合は、それぞれ上記コイルＣＬ１ａとコイルＣＬ２ａであり、上記半導体チップＣＰ２の場合は、それぞれ上記コイルＣＬ１ｂとコイルＣＬ２ｂである。
次に、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、素子分離領域ＳＴを形成する。素子分離領域ＳＴは、半導体基板ＳＢに溝を形成し、その溝に絶縁膜を埋め込むことにより、形成される。半導体基板ＳＢにおいて、素子分離領域ＳＴで規定（画定）された活性領域に、後述のようにＭＩＳＦＥＴが形成される。
次に、周辺回路形成領域１Ａの半導体基板ＳＢ（の活性領域）に、ＭＩＳＦＥＴなどの半導体素子を形成する。以下に、ＭＩＳＦＥＴの形成工程について説明する。
まず、図１１に示されるように、半導体基板ＳＢにｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成する。ｐ型ウエルＰＷおよびｎ型ウエルＮＷは、それぞれイオン注入により形成され、半導体基板ＳＢの主面から所定の深さにわたって形成される。
それから、半導体基板ＳＢの主面上に、ゲート絶縁膜ＧＦを介してゲート電極Ｇ１，Ｇ２を形成する。ゲート電極Ｇ１は、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＦを介して形成され、ゲート電極Ｇ２は、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介して形成される。
具体的には、次のようにしてゲート絶縁膜ＧＦを介してゲート電極Ｇ１，Ｇ２を形成することができる。すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＦ用の絶縁膜を形成し、その後、この絶縁膜上にゲート電極Ｇ１，Ｇ２用の多結晶シリコン膜を形成する。ゲート絶縁膜ＧＦ用の絶縁膜は、例えば酸化シリコン膜または酸窒化シリコン膜などからなり、例えば熱酸化法などにより形成することができる。ゲート電極Ｇ１，Ｇ２用の多結晶シリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などにより形成することができる。この多結晶シリコン膜は、成膜時に不純物をドープするか、あるいは成膜後にイオン注入で不純物を導入することで、ドープトポリシリコン膜とされ、低抵抗の半導体膜（導電性材料膜）とされている。また、この多結晶シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。そして、この多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極Ｇ１，Ｇ２を形成することができる。ゲート電極Ｇ１，Ｇ２の下に残存するゲート絶縁膜ＧＦ用の絶縁膜が、ゲート絶縁膜ＧＦとなる。
次に、半導体基板ＳＢのｐ型ウエルＰＷ内に、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＮＳを形成し、半導体基板ＳＢのｎ型ウエルＮＷ内に、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ型半導体領域ＰＳを形成する。ｎ型半導体領域ＮＳとｐ型半導体領域ＰＳは、それぞれイオン注入により形成することができる。ゲート電極Ｇ１，Ｇ２の直下の領域にはイオン注入が阻止されるため、ｎ型半導体領域ＮＳは、ｐ型ウエルＰＷにおけるゲート電極Ｇ１の両側の領域に形成され、ｐ型半導体領域ＰＳは、ｎ型ウエルＮＷにおけるゲート電極Ｇ２の両側の領域に形成される。
ｎ型半導体領域ＮＳおよびｐ型半導体領域ＰＳをそれぞれＬＤＤ構造とする場合は、低不純物濃度のｎ-型半導体領域とｐ-型半導体領域をそれぞれイオン注入により形成してから、ゲート電極Ｇ１，Ｇ２の側壁上に側壁絶縁膜（サイドウォールスペーサ）を形成し、その後に、高不純物濃度のｎ+型半導体領域とｐ+型半導体領域をそれぞれイオン注入により形成する。これにより、ｎ型半導体領域ＮＳを、低不純物濃度のｎ-型半導体領域と高不純物濃度のｎ+型半導体領域とからなるＬＤＤ構造のｎ型半導体領域とすることができ、また、ｐ型半導体領域ＰＳを、低不純物濃度のｐ-型半導体領域と高不純物濃度のｐ+型半導体領域とからなるＬＤＤ構造のｐ型半導体領域とすることができる。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
このようにして、周辺回路形成領域１Ａの半導体基板ＳＢに、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成される。ゲート電極Ｇ１とゲート電極Ｇ１の下のゲート絶縁膜ＧＦとｎ型半導体領域ＮＳとは、ｎチャネル型ＭＩＳＦＥＴのゲート電極とゲート絶縁膜とソース・ドレイン領域として機能する。また、ゲート電極Ｇ２とゲート電極Ｇ２の下のゲート絶縁膜ＧＦとｐ型半導体領域ＰＳとは、ｐチャネル型ＭＩＳＦＥＴのゲート電極とゲート絶縁膜とソース・ドレイン領域として機能する。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２の各上部（表層部）などに、低抵抗の金属シリサイド層（図示せず）を形成することもできる。例えば、金属シリサイド層形成用の金属膜を半導体基板ＳＢ上に形成してから、熱処理を行うことにより、その金属膜をｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２の各上層部分と反応させてから、金属膜の未反応部分を除去する。これにより、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２の各上部（表層部）に、それぞれ金属シリサイド層（図示せず）を形成することができる。この金属シリサイド層を形成することにより、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２のコンタクト抵抗や拡散抵抗などを低抵抗化することができる。また、この金属シリサイド層は形成しなくともよく、あるいは、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２のうち、金属シリサイド層を形成するものと、形成しないものとを設けることもできる。
次に、図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、半導体基板ＳＢに形成したＭＩＳＦＥＴを覆うように形成される。すなわち、層間絶縁膜ＩＬ１は、半導体基板ＳＢの主面上に、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２を覆うように形成される。層間絶縁膜ＩＬ１は、半導体基板ＳＢの主面全面上に形成されるため、周辺回路形成領域１Ａとトランス形成領域１Ｂとシールリング形成領域１Ｃとスクライブ領域１Ｄとに形成される。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜と該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側で酸化シリコン膜が上層側）などからなる。
層間絶縁膜ＩＬ１の成膜後、必要に応じて、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化する。下地段差に起因して層間絶縁膜ＩＬ１の表面に凹凸形状が形成されていても、層間絶縁膜ＩＬ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜ＩＬ１を得ることができる。
次に、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔）を形成する。それから、このコンタクトホール内に導電膜を埋め込むことにより、図１３に示されるように、導電性のプラグ（接続用導体部）Ｖ１を形成する。
プラグＶ１を形成するには、例えば、コンタクトホールの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＶ１が形成される。図１３および図１４では、図面の簡略化のために、プラグＶ１，Ｖ１ａは、主導体膜とバリア導体膜を一体化して示してある。プラグＶ１は、その底部で、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳ、ゲート電極Ｇ１またはゲート電極Ｇ２などと電気的に接続される。
図１４は、図１３と同じ工程段階に対応しており、図１３および図１４に示されるように、プラグＶ１と同じ工程で、シールリング形成領域１Ｃにシールリング用のプラグ（金属パターン）Ｖ１ａが形成される。すなわち、層間絶縁膜ＩＬ１にプラグＶ１用のコンタクトホールを形成する工程では、シールリング形成領域１Ｃにおいては、層間絶縁膜ＩＬ１にプラグＶ１ａ用の溝が形成される。また、プラグＶ１用のコンタクトホール内にプラグＶ１を形成する工程では、シールリング形成領域１Ｃにおいては、プラグＶ１ａ用の溝内に、シールリング用のプラグＶ１ａが形成される。このため、シールリング用のプラグＶ１ａは、層間絶縁膜ＩＬ１に形成された溝に埋め込まれる。
次に、図１５に示されるように、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に、最下層の配線層である第１配線層の配線Ｍ１を形成する。配線Ｍ１を形成するには、まず、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に、第１配線層用の導電膜を形成する。この導電膜は、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。この導電膜における前記アルミニウム膜は、配線Ｍ１を形成するためのアルミニウム膜とみなすことができる。それから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成することができる。プラグＶ１は、その上面が配線Ｍ１に接することで、配線Ｍ１と電気的に接続される。
配線Ｍ１を形成するための上記アルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）を用いることができる。例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜を、配線Ｍ１を形成するためのアルミニウム膜として好適に用いることができる。また、このアルミニウム膜におけるＡｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが好適である。このことは、配線Ｍ１を形成するための上記アルミニウム膜だけでなく、配線Ｍ２を形成するためのアルミニウム膜（すなわち後述の導電膜ＣＤ１を構成するアルミニウム膜）や、配線Ｍ３を形成するためのアルミニウム膜（すなわち後述の導電膜ＣＤ２を構成するアルミニウム膜）についても同様である。
また、第１配線層の配線Ｍ１は、周辺回路形成領域１Ａに形成するだけでなく、更にトランス形成領域１Ｂに形成することもできる。トランス形成領域１Ｂに形成する配線Ｍ１としては、例えば、コイルＣＬ１と周辺回路（上記送信回路ＴＸ１または送信回路ＴＸ２など）とを電気的に接続する配線（後述の引出配線ＨＷ１，ＨＷ２に相当する配線）などがある。
図１６は、図１５と同じ工程段階に対応している。図１５および図１６に示されるように、配線Ｍ１を形成する工程では、シールリング形成領域１Ｃにおいては、シールリング用の配線（金属パターン）Ｍ１ａが形成される。シールリング用の配線Ｍ１ａは、平面視でシールリング用のプラグＶ１ａと重なる位置に形成される。
また、ここでは配線Ｍ１を、導電膜をパターニングする手法で形成した場合について説明した。他の形態として、配線Ｍ１を、ダマシン法により形成することもできる。この場合、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に絶縁膜を形成してから、その絶縁膜に配線溝を形成し、その配線溝に導電膜を埋め込むことで、埋込配線（例えば埋込銅配線）としての配線Ｍ１を形成することができる。また、この場合は、シールリング用の配線Ｍ１ａも、ダマシン法により形成されることになる。
次に、図１７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ１上に、配線Ｍ１を覆うように、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ２の成膜後、必要に応じて、層間絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ２の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ２をドライエッチングすることにより、層間絶縁膜ＩＬ２にスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ２を形成する。ビア部Ｖ２は、導電性のプラグとみなすこともできる。ビア部Ｖ２は、プラグＶ１と同様の手法により形成することができるが、ビア部Ｖ２は、プラグＶ１と、導電膜の材料を異ならせることもできる。例えば、プラグＶ１は、タングステン膜を主体とし、ビア部Ｖ２は、アルミニウム膜を主体とすることもできる。
図１８は、図１７と同じ工程段階に対応しており、図１７および図１８に示されるように、ビア部Ｖ２と同じ工程で、シールリング形成領域１Ｃにシールリング用のビア部（金属パターン）Ｖ２ａが形成される。すなわち、層間絶縁膜ＩＬ２にビア部Ｖ２用のスルーホールを形成する工程では、シールリング形成領域１Ｃにおいては、層間絶縁膜ＩＬ２にビア部Ｖ２ａ用の溝が形成される。また、ビア部Ｖ２用のスルーホール内にビア部Ｖ２を形成する工程では、シールリング形成領域１Ｃにおいては、ビア部Ｖ２ａ用の溝内に、シールリング用のビア部Ｖ２ａが形成される。このため、シールリング用のビア部Ｖ２ａは、層間絶縁膜ＩＬ２に形成された溝に埋め込まれる。シールリング用のビア部Ｖ２ａは、平面視でシールリング用の配線Ｍ１ａと重なる位置に形成される。
次に、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層の配線Ｍ２を形成する。配線Ｍ２を形成するには、まず、図１９に示されるように、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層用の導電膜ＣＤ１を形成する。この導電膜ＣＤ１は、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。導電膜ＣＤ１は、第２配線層用の導電膜であるが、コイルＣＬ１形成用の導電膜を兼ねている。それから、この導電膜ＣＤ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図２０に示されるように、配線Ｍ２およびコイルＣＬ１を形成することができる。配線Ｍ２およびコイルＣＬ１は、それぞれ、パターニングされた導電膜ＣＤ１からなる。ビア部Ｖ２は、その下面が配線Ｍ１に接することで配線Ｍ１と電気的に接続され、その上面が配線Ｍ２に接することで配線Ｍ２と電気的に接続される。すなわち、ビア部Ｖ２は、配線Ｍ１と配線Ｍ２とを電気的に接続している。
図２１は、図２０と同じ工程段階に対応している。図２０および図２１に示されるように、配線Ｍ２を形成する工程では、シールリング形成領域１Ｃにおいては、シールリング用の配線（金属パターン）Ｍ２ａが形成される。シールリング用の配線Ｍ２ａは、平面視でシールリング用のビア部Ｖ２ａと重なる位置に形成される。
ここで、トランス形成領域１Ｂにおいては、コイルＣＬ１を第２配線層の配線Ｍ２と同層に同工程で形成している。すなわち、第２配線層用の導電膜ＣＤ１をパターニングする際、トランス形成領域１Ｂにおいては、コイルＣＬ１を形成する。つまり、第２配線層用の導電膜ＣＤ１は、配線Ｍ２形成用の導電膜とシールリング用の配線Ｍ２ａ形成用の導電膜とコイルＣＬ１形成用の導電膜を兼ねており、導電膜ＣＤ１を形成してから、この導電膜ＣＤ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、第２配線層の配線Ｍ２とシールリング用の配線Ｍ２ａとコイルＣＬ１とが形成される。
また、ここでは、ビア部Ｖ２と配線Ｍ２とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ２と配線Ｍ２とを同工程で形成することもでき、この場合、ビア部Ｖ２は配線Ｍ２またはコイルＣＬ１と一体的に形成される。この場合、層間絶縁膜ＩＬ２にビア部Ｖ２用のスルーホールを形成した後、このスルーホールを埋めるように層間絶縁膜ＩＬ２上に導電膜ＣＤ１を形成してから、この導電膜ＣＤ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２およびコイルＣＬ１を形成する。これにより、配線Ｍ２およびコイルＣＬ１が形成されるとともに、配線Ｍ２またはコイルＣＬ１と一体的に形成されたビア部Ｖ２も形成されることになる。また、この場合は、シールリング用のビア部Ｖ２ａは、シールリング用の配線Ｍ２ａと一体的に形成されることになる。
また、ここでは配線Ｍ２およびコイルＣＬ１を、導電膜をパターニングする手法で形成した場合について説明した。他の形態として、配線Ｍ２およびコイルＣＬ１を、ダマシン法により形成することもできる。この場合、層間絶縁膜ＩＬ２上に絶縁膜を形成してから、その絶縁膜に配線溝を形成し、その配線溝に導電膜を埋め込むことで、埋込配線（例えば埋込銅配線）としての配線Ｍ２とコイルＣＬ１とを形成することができる。あるいは、層間絶縁膜ＩＬ２に配線溝を形成し、その配線溝に導電膜を埋め込むことで、埋込配線（例えば埋込銅配線）としての配線Ｍ２とコイルＣＬ１とを形成することもできる。また、この場合は、シールリング用の配線Ｍ２ａも、ダマシン法により形成されることになる。
次に、図２２に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ２上に、配線Ｍ２を覆うように、層間絶縁膜ＩＬ３を形成する。層間絶縁膜ＩＬ３は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ３の成膜後、必要に応じて、層間絶縁膜ＩＬ３の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ３の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ３をドライエッチングすることにより、層間絶縁膜ＩＬ３にスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ３を形成する。ビア部Ｖ３は、導電性のプラグとみなすこともできる。ビア部Ｖ３は、ビア部Ｖ２と同様の導電材料により同様の手法で形成することができる。
図２３は、図２２と同じ工程段階に対応しており、図２２および図２３に示されるように、ビア部Ｖ３と同じ工程で、シールリング形成領域１Ｃにシールリング用のビア部（金属パターン）Ｖ３ａが形成される。すなわち、層間絶縁膜ＩＬ３にビア部Ｖ３用のスルーホールを形成する工程では、シールリング形成領域１Ｃにおいては、層間絶縁膜ＩＬ３にビア部Ｖ３ａ用の溝が形成される。また、ビア部Ｖ３用のスルーホール内にビア部Ｖ３を形成する工程では、シールリング形成領域１Ｃにおいては、ビア部Ｖ３ａ用の溝内に、シールリング用のビア部Ｖ３ａが形成される。このため、シールリング用のビア部Ｖ３ａは、層間絶縁膜ＩＬ３に形成された溝に埋め込まれる。シールリング用のビア部Ｖ３ａは、平面視でシールリング用の配線Ｍ２ａと重なる位置に形成される。
次に、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層の配線Ｍ３を形成する。配線Ｍ３を形成するには、まず、図２４に示されるように、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層用の導電膜ＣＤ２を形成する。この導電膜ＣＤ２は、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。導電膜ＣＤ２は、第３配線層用の導電膜であるが、パッドＰＤ１形成用の導電膜を兼ねている。それから、この導電膜ＣＤ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図２５に示されるように、配線Ｍ３およびパッドＰＤ１を形成することができる。配線Ｍ３およびパッドＰＤ１は、それぞれ、パターニングされた導電膜ＣＤ２からなる。ビア部Ｖ３は、その下面が配線Ｍ２に接することで配線Ｍ２と電気的に接続され、その上面が配線Ｍ３またはパッドＰＤ１に接することで配線Ｍ３またはパッドＰＤ１と電気的に接続される。すなわち、ビア部Ｖ３は、配線Ｍ２と配線Ｍ３とを電気的に接続するか、あるいは配線Ｍ２とパッドＰＤ１とを電気的に接続している。
図２６は、図２５と同じ工程段階に対応している。図２５および図２６に示されるように、配線Ｍ３を形成する工程では、シールリング形成領域１Ｃにおいては、シールリング用の配線（金属パターン）Ｍ３ａが形成される。シールリング用の配線Ｍ３ａは、平面視でシールリング用のビア部Ｖ３ａと重なる位置に形成される。シールリング形成領域１Ｃにおいて、シールリング用の配線Ｍ３ａ，Ｍ２ａ，Ｍ１ａと、シールリング用のビア部Ｖ３ａ，Ｖ２ａと、シールリング用のプラグＶ１ａとにより、シールリングＳＲが形成される。
また、ここでは、ビア部Ｖ３と配線Ｍ３とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ３と配線Ｍ３およびパッドＰＤ１とを同工程で形成することもでき、この場合、ビア部Ｖ３は配線Ｍ３またはパッドＰＤ１と一体的に形成される。この場合、層間絶縁膜ＩＬ３にビア部Ｖ３用のスルーホールを形成した後、このスルーホールを埋めるように層間絶縁膜ＩＬ３上に導電膜ＣＤ２を形成してから、この導電膜ＣＤ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３およびパッドＰＤ１を形成する。これにより、配線Ｍ３およびパッドＰＤ１が形成されるとともに、配線Ｍ３またはパッドＰＤ１と一体的に形成されたビア部Ｖ３も形成されることになる。また、この場合は、シールリング用のビア部Ｖ３ａは、シールリング用の配線Ｍ３ａと一体的に形成されることになる。
パッドＰＤ１の平面形状は、例えば、配線Ｍ３の配線幅よりも大きな辺を有する略矩形状の平面形状とすることができる。パッドＰＤ１は、好ましくは、アルミニウムを主体とするアルミニウムパッドであり、配線Ｍ３は、好ましくは、アルミニウムを主体とするアルミニウム配線である。
なお、アルミニウムパッドおよびアルミニウム配線に用いているアルミニウム膜としては、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜などを好適に用いることができる。Ａｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが好適である。
また、配線Ｍ３およびパッドＰＤ１を形成する工程では、図２６に示されるように、スクライブ領域１Ｄにおいては、テスト用のパッドＰＤＴが形成される。なお、パッドＰＤ１は、スクライブ領域１Ｄではなく、チップ領域に形成され、テスト用のパッドＰＤＴは、チップ領域ではなく、スクライブ領域１Ｄに形成される。
テスト用のパッドＰＤＴは、配線Ｍ３およびパッドＰＤ１と同層に同工程で同材料により形成される。具体的には、上記導電膜ＣＤ２は、配線Ｍ３形成用の導電膜と、パッドＰＤ１形成用の導電膜と、シールリング用の配線Ｍ３ａ形成用の導電膜と、テスト用のパッドＰＤＴを形成するための導電膜とを兼ねている。そして、上記導電膜ＣＤ２を形成してから上記導電膜ＣＤ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、チップ領域に配線Ｍ３とパッドＰＤ１とシールリング用の配線Ｍ３ａとを形成するとともに、スクライブ領域１Ｄにテスト用のパッドＰＤＴを形成する。従って、配線Ｍ３、パッドＰＤ１およびシールリング用の配線Ｍ３ａと同様に、テスト用のパッドＰＤＴも、パターニングされた導電膜ＣＤ２からなる。ビア部Ｖ３は、テスト用のパッドＰＤＴの下にも設けられており、テスト用のパッドＰＤＴは、テスト用のパッドＰＤＴの下に配置されたビア部Ｖ３を介して配線Ｍ２に電気的に接続され、その配線Ｍ２は、スクライブ領域１Ｄからチップ領域に引き込まれている。なお、ビア部Ｖ３を介してテスト用のパッドＰＤＴに接続された配線Ｍ２がシールリング形成領域１Ｃを横切る領域では、シールリング用の配線Ｍ２ａおよびビア部Ｖ２ａ，Ｖ３ａが形成されていないようにしておくことで、テスト用のパッドＰＤＴに接続された配線Ｍ２がシールリングＳＲと短絡してしまうのを防止することができる。
テスト用のパッドＰＤＴの平面形状は、例えば、配線Ｍ３の配線幅よりも大きな辺を有する略矩形状の平面形状とすることができる。配線Ｍ３およびパッドＰＤ１とテスト用のパッドＰＤＴとは、同じ導電膜により形成されるため、配線Ｍ３がアルミニウムを主体とするアルミニウム配線である場合は、パッドＰＤ１は、アルミニウムを主体とするアルミニウムパッドであり、テスト用のパッドＰＤＴも、アルミニウムを主体とするアルミニウムパッドである。
次に、図２７および図２８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ３上に、配線Ｍ３，Ｍ３ａおよびパッドＰＤ１，ＰＤＴを覆うように、酸化シリコン膜ＬＦ１を形成する。酸化シリコン膜ＬＦ１は、ＣＶＤ法などにより形成することができる。酸化シリコン膜ＬＦ１の成膜法として、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法は、特に好適である。酸化シリコン膜ＬＦ１の厚み（形成膜厚）は、例えば１〜６μｍ程度とすることができる。
酸化シリコン膜ＬＦ１を成膜する前の段階では、配線Ｍ３，Ｍ３ａおよびパッドＰＤ１，ＰＤＴは露出されていたが、酸化シリコン膜ＬＦ１を成膜すると、配線Ｍ３，Ｍ３ａおよびパッドＰＤ１，ＰＤＴは、酸化シリコン膜ＬＦ１で覆われるため、露出していない状態になる。
次に、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成する。開口部ＯＰ１ａ，ＯＰＴａは、パッドＰＤ１上の酸化シリコン膜ＬＦ１を選択的に除去することにより形成され、開口部ＯＰ１ａは平面視でパッドＰＤ１に内包されるように形成され、開口部ＯＰＴａは平面視でパッドＰＤＴに内包されるように形成される。
開口部ＯＰ１ａ，ＯＰＴａは、次のようにして形成することができる。すなわち、酸化シリコン膜ＬＦ１を成膜した後、図２９および図３０に示されるように、酸化シリコン膜ＬＦ１上にフォトリソグラフィ技術を用いてレジストパターン（フォトレジストパターン、マスク層）ＲＰ１を形成する。それから、図３１および図３２に示されるように、このレジストパターンＲＰ１をエッチングマスクとして用いて、酸化シリコン膜ＬＦ１をエッチング（ドライエッチング）することにより、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成する。その後、レジストパターンＲＰ１は除去し、図３３および図３４にはこの段階が示されている。
レジストパターンＲＰ１は、開口部ＯＰ１ａ形成用の開口部ＲＰ１ａと、開口部ＯＰＴａ形成用の開口部ＲＰ１ｂとを有している。レジストパターンＲＰ１の開口部ＲＰ１ａから露出する酸化シリコン膜ＬＦ１がエッチングされて除去されることにより、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａが形成され、レジストパターンＲＰ１の開口部ＲＰ１ｂから露出する酸化シリコン膜ＬＦ１がエッチングされて除去されることにより、酸化シリコン膜ＬＦ１の開口部ＯＰＴａが形成される。このため、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａは、レジストパターンＲＰ１の開口部ＲＰ１ａに整合して形成され、酸化シリコン膜ＬＦ１の開口部ＯＰＴａは、レジストパターンＲＰ１の開口部ＲＰ１ｂに整合して形成される。
開口部ＯＰ１ａは、酸化シリコン膜ＬＦ１を貫通するように形成され、開口部ＯＰ１ａからパッドＰＤ１の少なくとも一部が露出される。また、開口部ＯＰＴａは、酸化シリコン膜ＬＦ１を貫通するように形成され、開口部ＯＰＴａからパッドＰＤＴの少なくとも一部が露出される。
酸化シリコン膜ＬＦ１に開口部ＯＰ１ａを形成すると、パッドＰＤ１は酸化シリコン膜ＬＦ１の開口部ＯＰ１ａから露出されるが、この際、パッドＰＤ１の上面の少なくとも一部が酸化シリコン膜ＬＦ１の開口部ＯＰ１ａから露出されるのに対して、パッドＰＤ１の側面（側壁）は、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａから露出されずに、酸化シリコン膜ＬＦ１で覆われていることが好ましい。つまり、平面視において、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａは、パッドＰＤ１と重なっているが、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａはパッドＰＤ１に内包されていることが好ましく、すなわち、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの外周は、パッドＰＤ１の外周よりも内側にあることが好ましい。
また、酸化シリコン膜ＬＦ１に開口部ＯＰＴａを形成すると、テスト用のパッドＰＤＴは酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出される。この際、テスト用のパッドＰＤＴの上面の少なくとも一部が酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出されるのに対して、テスト用のパッドＰＤＴの側面（側壁）は、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出されずに、酸化シリコン膜ＬＦ１で覆われていることが好ましい。つまり、平面視において、酸化シリコン膜ＬＦ１の開口部ＯＰＴａは、テスト用のパッドＰＤＴと重なっているが、酸化シリコン膜ＬＦ１の開口部ＯＰＴａはパッドＰＤＴに内包されていることが好ましく、すなわち、酸化シリコン膜ＬＦ１の開口部ＯＰＴａの外周は、テスト用のパッドＰＤＴの外周よりも内側にあることが好ましい。
また、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成すると、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａからパッドＰＤ１が露出され、酸化シリコン膜ＬＦ１の開口部ＯＰＴａからパッドＰＤＴが露出されるが、パッドＰＤ１，ＰＤＴ以外の配線Ｍ３とシールリング用の配線Ｍ３ａとは、酸化シリコン膜ＬＦ１で覆われた状態が維持されるため、露出されない。パッドＰＤ１，ＰＤＴ以外の配線Ｍ３とシールリング用の配線Ｍ３ａとは、これ以降も酸化シリコン膜ＬＦ１で覆われた状態が維持されるため、露出されない。
なお、「平面視」とは、半導体基板ＳＢの主面に平行な平面で見た場合を言うものとする。
次に、図３５および図３６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち酸化シリコン膜ＬＦ１上に、パッドＰＤ１，ＰＤＴを覆うように、窒化シリコン膜ＬＦ２を形成する。窒化シリコン膜ＬＦ２は、ＣＶＤ法などにより形成することができる。窒化シリコン膜ＬＦ２の成膜法として、プラズマＣＶＤ法は、特に好適である。窒化シリコン膜ＬＦ２の厚み（形成膜厚）は、例えば０．５〜３μｍ程度とすることができる。
窒化シリコン膜ＬＦ２は、半導体基板ＳＢの主面全面に形成するため、酸化シリコン膜ＬＦ１上と、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａから露出するパッドＰＤ１上と、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出するテスト用のパッドＰＤＴ上とに形成されることになる。窒化シリコン膜ＬＦ２を成膜する前の段階では、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａからパッドＰＤ１が露出されていたが、窒化シリコン膜ＬＦ２を成膜すると、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａから露出されていたパッドＰＤ１は、窒化シリコン膜ＬＦ２で覆われるため、露出していない状態になる。また、窒化シリコン膜ＬＦ２を成膜する前の段階では、酸化シリコン膜ＬＦ１の開口部ＯＰＴａからテスト用のパッドＰＤＴが露出されていたが、窒化シリコン膜ＬＦ２を成膜すると、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出されていたテスト用のパッドＰＤＴは、窒化シリコン膜ＬＦ２で覆われるため、露出していない状態になる。
次に、窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成する。開口部ＯＰ１ｂは、パッドＰＤ１上の窒化シリコン膜ＬＦ２を選択的に除去することにより形成され、開口部ＯＰ１ｂが平面視でパッドＰＤ１に内包されるように形成される。
開口部ＯＰ１ｂは、次のようにして形成することができる。すなわち、窒化シリコン膜ＬＦ２を成膜した後、図３７および図３８に示されるように、窒化シリコン膜ＬＦ２上にフォトリソグラフィ技術を用いてレジストパターン（フォトレジストパターン、マスク層）ＲＰ２を形成する。それから、図３９および図４０に示されるように、このレジストパターンＲＰ２をエッチングマスクとして用いて、窒化シリコン膜ＬＦ２をエッチング（ドライエッチング）することにより、窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成し、かつ、スクライブ領域１Ｄの窒化シリコン膜ＬＦ２を除去する。その後、レジストパターンＲＰ２は除去し、図４１および図４２にはこの段階が示されている。開口部ＯＰ１ｂは、窒化シリコン膜ＬＦ２を貫通するように形成され、開口部ＯＰ１ｂからパッドＰＤ１の少なくとも一部が露出される。
図４１と上記図４および図５からも分かるように、開口部ＯＰ１ｂは、平面視で開口部ＯＰ１ａに内包されるように形成される。すなわち、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの平面寸法（平面積）は、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの平面寸法（平面積）よりも小さく、平面視において、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂは酸化シリコン膜ＬＦ１の開口部ＯＰ１ａに内包されている。換言すれば、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの平面寸法（平面積）は、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの平面寸法（平面積）よりも大きく、平面視において、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａは、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂを内包している。つまり、平面視において、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂは、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａと重なっており、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの外周は、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの外周の内側にある。
このため、窒化シリコン膜ＬＦ２を成膜した段階で、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁は、窒化シリコン膜ＬＦ２で覆われた状態になり、その後で窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成しても、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁は、窒化シリコン膜ＬＦ２で覆われた状態のままである。
すなわち、平面視において、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂが酸化シリコン膜ＬＦ１の開口部ＯＰ１ａからはみ出ている場合は、窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成すると、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁が窒化シリコン膜ＬＦ２で覆われずに露出されることになる。それに対して、本実施の形態のように、平面視において、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂが酸化シリコン膜ＬＦ１の開口部ＯＰ１ａに内包されている場合は、窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成しても、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁は、窒化シリコン膜ＬＦ２で覆われた状態となっている。このため、パッドＰＤ１を形成している平面領域において、酸化シリコン膜ＬＦ１は、窒化シリコン膜ＬＦ２で覆われているため露出されておらず、この状態は、開口部ＯＰ１ｂ形成時およびそれ以降も維持される。すなわち、窒化シリコン膜ＬＦ２の成膜後は、酸化シリコン膜ＬＦ１は露出されない。
また、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁はテーパを有していることが好ましい。これにより、後で窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁上に再配線ＲＷを形成しやすくなる。
また、窒化シリコン膜ＬＦ２の上面には、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁に起因した段差部ＤＳが形成されている。この段差部ＤＳは、後で樹脂膜ＬＦ３を形成しかつ樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成した段階で、樹脂膜ＬＦ３で覆われていることが、より好ましい。これにより、後で再配線ＲＷを形成する際に、下地に段差が少なくなるため、再配線ＲＷを形成しやすくなる。
また、スクライブ領域１Ｄでは、全体で窒化シリコン膜ＬＦ２を除去することが好ましい。これは、スクライブ領域１Ｄに窒化シリコン膜ＬＦ２が存在していると、後述のダイシング工程において、ダイシングブレードがスクライブ領域１Ｄの窒化シリコン膜ＬＦ２を切断したことで生じたクラックが、窒化シリコン膜ＬＦ２を伝ってチップ領域内にまで伸展してしまう懸念があるからである。このため、スクライブ領域１Ｄでは、窒化シリコン膜ＬＦ２を除去することが好ましい。そうすることにより、後述のダイシング工程において、ダイシングブレードが窒化シリコン膜ＬＦ２を切断することが無くなるので、ダイシングブレードがスクライブ領域１Ｄの窒化シリコン膜ＬＦ２を切断したことで生じたクラックが窒化シリコン膜ＬＦ２を伝ってチップ領域内にまで伸展してしまう懸念を解消することができる。このため、スクライブ領域１Ｄ全体で窒化シリコン膜ＬＦ２を除去したことにより形成された窒化シリコン膜ＬＦ２の端部ＴＥ１は、チップ領域内に位置することになる。
このため、図３７および図３８に示されるように、スクライブ領域１Ｄの窒化シリコン膜ＬＦ２上にはレジストパターンＲＰ２が形成されていない状態で、レジストパターンＲＰ２をエッチングマスクとして用いて窒化シリコン膜ＬＦ２をエッチングすることが好ましい。すなわち、レジストパターンＲＰ２をエッチングマスクとして用いて窒化シリコン膜ＬＦ２をエッチングする際には、スクライブ領域１Ｄの窒化シリコン膜ＬＦ２は、レジストパターンＲＰ２で覆われずに露出されるようにしておく。これにより、レジストパターンＲＰ２をエッチングマスクとして用いて窒化シリコン膜ＬＦ２をエッチング（ドライエッチング）すると、パッドＰＤ１の上方に窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂが形成されるとともに、スクライブ領域１Ｄ全体で、窒化シリコン膜ＬＦ２がエッチングされて除去される。スクライブ領域１Ｄの窒化シリコン膜ＬＦ２を除去したことで、スクライブ領域１Ｄでは、酸化シリコン膜ＬＦ１の開口部ＯＰＴａからテスト用のパッドＰＤＴが露出された状態になる。
また、スクライブ領域１Ｄにおいて、窒化シリコン膜ＬＦ２だけでなく、酸化シリコン膜ＬＦ１も除去してしまうと、テスト用のパッドＰＤＴの上面の外周部と側面とを覆う絶縁膜が無くなり、テスト用のパッドＰＤＴの上面全体と側面全体とが露出されてしまう。この場合、テスト用のパッドＰＤＴが剥離しやすくなってしまう。また、テスト用のパッドＰＤＴを用いたプローブテストが行いにくくなってしまう。このため、スクライブ領域１Ｄにおいて、窒化シリコン膜ＬＦ２は除去するが、酸化シリコン膜ＬＦ１は残しておくことで、テスト用のパッドＰＤＴの一部（側面全体と上面の外周部）が酸化シリコン膜ＬＦ１により覆われた状態とする。これにより、テスト用のパッドＰＤＴが剥離するのを防止することができる。また、テスト用のパッドＰＤＴを用いたプローブテストを行いやすくすることができる。また、窒化シリコン膜に比べると、酸化シリコン膜は、ダイシングブレードで切断された時にクラックが生じにくい。このため、スクライブ領域１Ｄにおいて、酸化シリコン膜ＬＦ１を残存させても、窒化シリコン膜ＬＦ２を残存させた場合に比べると、クラックの懸念を格段に少なくすることができる。
次に、図４３および図４４に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち窒化シリコン膜ＬＦ２上に、パッドＰＤ１，ＰＤＴを覆うように、樹脂膜ＬＦ３を形成する。樹脂膜ＬＦ３は、半導体基板ＳＢの主面全面に形成するため、窒化シリコン膜ＬＦ２上と、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂから露出するパッドＰＤ１上とに形成されることになる。但し、スクライブ領域１Ｄにおいては、樹脂膜ＬＦ３形成前に窒化シリコン膜ＬＦ２を除去していたため、樹脂膜ＬＦ３は、酸化シリコン膜ＬＦ１上と、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出するテスト用のパッドＰＤＴ上とに形成されることになる。
樹脂膜ＬＦ３としては、ポリイミド膜などを好適に用いることができる。樹脂膜ＬＦ３は、例えば塗布法により形成することができる。具体的には、いわゆるスピンコート（回転塗布）法を用い、半導体基板ＳＢを回転させながら半導体基板ＳＢの主面にポリイミドの前駆体液を塗布した後、これを乾燥させることにより、樹脂膜ＬＦ３としてのポリイミド膜を形成することができる。樹脂膜ＬＦ３の厚み（形成膜厚）は、例えば１〜２０μｍ程度とすることができる。
樹脂膜ＬＦ３は、半導体基板ＳＢの主面全面に形成するため、チップ領域では、窒化シリコン膜ＬＦ２上と、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂから露出するパッドＰＤ１上とに、樹脂膜ＬＦ３が形成され、スクライブ領域１Ｄでは、酸化シリコン膜ＬＦ１上と、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出するテスト用のパッドＰＤＴ上とに、樹脂膜ＬＦ３が形成されることになる。樹脂膜ＬＦ３を成膜する前の段階では、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂからパッドＰＤ１が露出され、スクライブ領域１Ｄでは酸化シリコン膜ＬＦ１の開口部ＯＰＴａからテスト用のパッドＰＤＴが露出されていた。しかしながら、樹脂膜ＬＦ３を成膜すると、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂから露出されていたパッドＰＤ１と、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出されていたテスト用のパッドＰＤＴとは、樹脂膜ＬＦ３で覆われるため、露出していない状態になる。
次に、樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成する。開口部ＯＰ１ｃは、例えば次のようにして形成することができる。すなわち、樹脂膜ＬＦ３を感光性樹脂膜として形成しておき、図４５および図４６に示されるように、感光性樹脂からなる樹脂膜ＬＦ３上にフォトリソグラフィ技術を用いてレジストパターン（フォトレジストパターン、マスク層）ＲＰ３を形成する。それから、このレジストパターンＲＰ３をマスクとして用いて、感光性樹脂からなる樹脂膜ＬＦ３を露光する。これにより、レジストパターンＲＰ３で覆われずに露出した部分の樹脂膜ＬＦ３が露光される。その後、レジストパターンＲＰ３を除去してから、感光性樹脂からなる樹脂膜ＬＦ３を現像処理することにより、樹脂膜ＬＦ３における露光部（レジストパターンＲＰ３で覆われずに露光された部分）を除去する。この露光、現像処理により、開口部ＯＰ１ｃとなる部分の樹脂膜ＬＦ３を選択的に除去することで、図４７に示されるように、樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成することができ、また、図４８に示されるように、スクライブ領域１Ｄの樹脂膜ＬＦ３を除去することができる。なお、図４７と図４８とは、同じ工程段階に対応している。その後、熱処理を施して、樹脂膜ＬＦ３を硬化させる。開口部ＯＰ１ｃは、樹脂膜ＬＦ３を貫通するように形成され、開口部ＯＰ１ｃからパッドＰＤ１の少なくとも一部が露出される。
また、他の形態として、樹脂膜ＬＦ３上に形成したレジストパターンＲＰ３をエッチングマスクとして用いて、樹脂膜ＬＦ３をドライエッチングすることにより、樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成しかつスクライブ領域１Ｄの樹脂膜ＬＦ３を除去することもでき、その場合は、樹脂膜ＬＦ３は感光性樹脂膜でなくともよい。
樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成する際には、スクライブ領域１Ｄに形成されている部分の樹脂膜ＬＦ３も除去するようにする。すなわち、感光性樹脂からなる樹脂膜ＬＦ３を露光、現像することにより、開口部ＯＰ１ｃとなる部分の樹脂膜ＬＦ３を選択的に除去するが、この際、スクライブ領域１Ｄに形成されている部分の樹脂膜ＬＦ３も、露光、現像されて除去されるようにする。
スクライブ領域１Ｄの樹脂膜ＬＦ３を除去する理由は、次の２つがある。１つ目は、スクライブ領域１Ｄに樹脂膜ＬＦ３が存在していると、後述のダイシング工程において、ダイシングブレードがスクライブ領域１Ｄの樹脂膜ＬＦ３を切断したことで生じたクラックが、樹脂膜ＬＦ３を伝ってチップ領域内にまで伸展してしまう懸念があるからである。このため、スクライブ領域１Ｄでは、樹脂膜ＬＦ３を除去しておくことが好ましく、これにより、後述のダイシング工程において、ダイシングブレードが樹脂膜ＬＦ３を切断することが無くなるので、ダイシングブレードがスクライブ領域１Ｄの樹脂膜ＬＦ３を切断したことで生じたクラックが樹脂膜ＬＦ３を伝ってチップ領域内にまで伸展してしまう懸念を解消することができる。２つ目は、スクライブ領域１Ｄに樹脂膜ＬＦ３が形成されている状態でダイシング工程を行うと、樹脂膜はダイシングブレードで切断しにくいため、ダイシング工程を行いにくくなるが、スクライブ領域１Ｄから樹脂膜ＬＦ３を除去しておけば、樹脂膜ＬＦ３をダイシングブレードで切断しなくてもよいため、ダイシング工程を行いやすくなるからである。
スクライブ領域１Ｄの樹脂膜ＬＦ３を除去したことで、スクライブ領域１Ｄでは、酸化シリコン膜ＬＦ１の開口部ＯＰＴａからテスト用のパッドＰＤＴが露出された状態になる。
図４７と上記図４および図５からも分かるように、開口部ＯＰ１ｃは、平面視で開口部ＯＰ１ｂを内包するように形成される。すなわち、樹脂膜ＬＦ３の開口部ＯＰ１ｃの平面寸法（平面積）は、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの平面寸法（平面積）よりも大きく、平面視において、樹脂膜ＬＦ３の開口部ＯＰ１ｃは、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂを内包している。換言すれば、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの平面寸法（平面積）は、樹脂膜ＬＦ３の開口部ＯＰ１ｃの平面寸法（平面積）よりも小さく、平面視において、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂは、樹脂膜ＬＦ３の開口部ＯＰ１ｃに内包されている。つまり、平面視において、樹脂膜ＬＦ３の開口部ＯＰ１ｃは、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂと重なっており、樹脂膜ＬＦ３の開口部ＯＰ１ｃの外周は、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの外側にある。
このため、樹脂膜ＬＦ３を成膜した段階で、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁は、樹脂膜ＬＦ３で覆われた状態になるが、その後で樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成すると、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁は、樹脂膜ＬＦ３で覆われずに露出された状態になる。
すなわち、平面視において、樹脂膜ＬＦ３の開口部ＯＰ１ｃが窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂに内包されている場合は、樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成しても、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁が樹脂膜ＬＦ３で覆われた状態のままになる。それに対して、本実施の形態のように、平面視において、樹脂膜ＬＦ３の開口部ＯＰ１ｃが窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂを内包している場合は、樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成すると、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁は、樹脂膜ＬＦ３で覆われずに露出した状態となる。
また、樹脂膜ＬＦ３の開口部ＯＰ１ｃの内壁はテーパを有していることが好ましい。これにより、後で樹脂膜ＬＦ３の開口部ＯＰ１ｃの内壁上に再配線ＲＷを形成しやすくなる。
このようにして、パッドＰＤ１の少なくとも一部を露出する開口部ＯＰ１を有する積層膜（積層絶縁膜）ＬＦが形成される。積層膜ＬＦの開口部ＯＰ１からパッドＰＤ１の表面が露出されるが、パッドＰＤ１の一部は、すなわちパッドＰＤ１において平面視で開口部ＯＰ１と重ならない部分は、積層膜ＬＦで覆われた状態になっている。具体的には、パッドＰＤ１の中央部は積層膜ＬＦで覆われず、かつ、パッドＰＤ１の外周部は積層膜ＬＦで覆われた状態になっている。この状態は、以降の工程でも維持される。
積層膜ＬＦは、酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とからなる。積層膜ＬＦは、パッドＰＤ１の少なくとも一部を露出する開口部ＯＰ１を有しているが、この開口部ＯＰ１は、樹脂膜ＬＦ３の開口部ＯＰ１ｃと、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂと、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａとにより形成されている。
但し、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁は窒化シリコン膜ＬＦ２で覆われているため、積層膜ＬＦの開口部ＯＰ１の内壁は、樹脂膜ＬＦ３の開口部ＯＰ１ｃの内壁と、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁と、開口部ＯＰ１ｃの内壁と開口部ＯＰ１ｂの内壁との間に位置しかつ樹脂膜ＬＦ３で覆われていない窒化シリコン膜ＬＦ２の上面とにより、形成されることになる。
このように、図９〜図４８のようにして、半導体基板ＳＢに対してウエハ・プロセスを施す。ウエハ・プロセスは、前工程とも呼ばれる。ここでウエハ・プロセスは、一般的に、半導体ウエハ（半導体基板ＳＢ）の主面上に種々の素子（ＭＩＳＦＥＴなど）や配線層（ここでは配線Ｍ１，Ｍ２，Ｍ３）およびパッド電極（ここではパッドＰＤ１，ＰＤＴ）を形成し、表面保護膜（ここでは積層膜ＬＦ）を形成した後、半導体ウエハに形成された複数のチップ領域の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。上述のように、半導体ウエハの各チップ領域は、半導体ウエハにおいて、そこから１つの半導体チップが取得される領域に対応している。
このため、積層膜ＬＦは、ウエハ・プロセスを施した半導体ウエハにおいては、最上層となり、表面保護膜となる。また、第３配線層の配線Ｍ３が最上層配線となり、この第３配線層により、パッドＰＤ１，ＰＤＴが形成されている。
次に、スクライブ領域１Ｄに形成したテスト用のパッドＰＤＴを用いて、プローブテスト（ウエハテスト）を行うことにより、半導体ウエハ（半導体基板ＳＢ）の各チップ領域の電気的試験を行う。具体的には、半導体ウエハ（半導体基板ＳＢ）のスクライブ領域１Ｄに形成されたテスト用のパッドＰＤＴ（より特定的には酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出されたテスト用のパッドＰＤＴ）にテスト用のプローブ（プローブ針、探針）を当てて各チップ領域の電気的試験を行う。スクライブ領域１Ｄに形成されたテスト用のパッドＰＤＴは、そのスクライブ領域１Ｄに隣接するチップ領域内の回路に電気的に接続されている（具体的には、配線Ｍ１，Ｍ２，Ｍ３などを通じて電気的に接続されている）ため、テスト用のパッドＰＤＴを用いて、各チップ領域の電気的試験を行うことができる。このプローブテストの結果により、半導体ウエハ（半導体基板ＳＢ）の各チップ領域が良品であるか不良品であるかを選別したり、あるいは、プローブテストの測定結果のデータを各製造工程にフィードバックすることにより、歩留まり向上や信頼性向上に役立てることができる。
また、テスト用のパッドＰＤＴは、スクライブ領域１Ｄに形成されているが、パッドＰＤ１は、チップ領域に形成されている。各チップ領域に設けられたパッドＰＤ１は、プローブテスト（ウエハテスト）に用いる場合と、用いない場合とがあり得る。各チップ領域に設けられたパッドＰＤ１をプローブテスト（ウエハテスト）に用いない場合は、プローブテストは、スクライブ領域１Ｄに形成したテスト用のパッドＰＤＴを用いて行う。各チップ領域に設けられたパッドＰＤ１をプローブテスト（ウエハテスト）に用いる場合は、プローブテストは、スクライブ領域１Ｄに形成したテスト用のパッドＰＤＴとチップ領域に設けられたパッドＰＤ１との両方を用いて行う。チップ領域に設けられたパッドＰＤ１をプローブテスト（ウエハテスト）に用いる場合は、積層膜ＬＦの開口部ＯＰ１から露出されたパッドＰＤ１にテスト用のプローブ（プローブ針、探針）が当てられることになる。
上記のようなウエハ・プロセス（前処理）工程によって上記図４７および図４８の構造が得られた後、プローブテストを行ってから、図４９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち、積層膜ＬＦの開口部ＯＰ１から露出するパッドＰＤ１上を含む積層膜ＬＦ上に、シード膜（シード層）ＳＥを形成する。シード膜ＳＥは、後で電解メッキ用のシード層（給電層）として機能させる膜である。
シード膜ＳＥは、例えばクロム（Ｃｒ）膜と該クロム（Ｃｒ）膜上の銅（Ｃｕ）膜との積層膜などからなり、例えばスパッタリング法によって形成することができる。これにより、開口部ＯＰ１の底部で露出するパッドＰＤ１上と開口部ＯＰ１の内壁上とを含む積層膜ＬＦ上にシード膜ＳＥが形成される。開口部ＯＰ１を除けば、積層膜ＬＦの表面は樹脂膜ＬＦ３であるため、樹脂膜ＬＦ３上に、樹脂膜ＬＦ３に接するように、シード膜ＳＥが形成される。
シード膜ＳＥの膜厚は、例えば、クロム（Ｃｒ）膜が７５ｎｍ程度で、銅（Ｃｕ）膜が２５０ｎｍ程度とすることができる。また、シード膜ＳＥのうちの下層側のクロム（Ｃｒ）膜は、バリア導体膜として機能することができ、例えば、銅の拡散防止機能や、樹脂膜ＬＦ３との接着性を向上する機能を有しているが、クロム（Ｃｒ）膜に限定されるものではなく、例えばチタン（Ｔｉ）膜、チタンタングステン（ＴｉＷ）膜、窒化チタン（ＴｉＮ）膜またはタングステン（Ｗ）膜などを用いることもできる。
なお、スクライブ領域１Ｄでは、上述のように樹脂膜ＬＦ３と窒化シリコン膜ＬＦ２とは除去されている。このため、ここでは図示はしないが、スクライブ領域１Ｄでは、酸化シリコン膜ＬＦ１の開口部ＯＰＴａから露出するパッドＰＤＴ上を含む酸化シリコン膜ＬＦ１上に、シード膜ＳＥが形成されることになる。
次に、図５０に示されるように、シード膜ＳＥ上にレジスト膜（フォトレジスト膜）ＲＰ４ａを形成する。それから、フォトリソグラフィ法を用いて（具体的には露光、現像を行って）このレジスト膜ＲＰ４ａをパターニングすることで、図５１に示されるように、パターニングされたレジスト膜ＲＰ４ａからなるレジストパターン（フォトレジストパターン、マスク層）ＲＰ４をシード膜ＳＥ上に形成する。
このレジストパターンＲＰ４は、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３を形成すべき領域以外の領域に形成され、再配線ＲＷを形成する予定の領域と、パッドＰＤ２を形成する予定の領域と、コイルＣＬ２を形成する予定の領域と、パッドＰＤ３を形成する予定の領域とでは、シード膜ＳＥが露出する。すなわち、レジストパターンＲＰ４は、再配線ＲＷを形成する予定の領域と、パッドＰＤ２を形成する予定の領域と、コイルＣＬ２を形成する予定の領域と、パッドＰＤ３を形成する予定の領域とに開口部（溝）を有している。
次に、図５２に示されるように、レジストパターンＲＰ４の開口部（溝）から露出するシード膜ＳＥ上に、導電膜として銅（Ｃｕ）膜ＣＦを電解メッキ法により形成する。これにより、銅膜ＣＦが、レジストパターンＲＰ４によって覆われていない領域のシード膜ＳＥ上に選択的に形成される。銅膜ＣＦの膜厚は、例えば４〜１０μｍ程度とすることができる。銅膜ＣＦは、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３を形成するための導電膜（主導電膜）である。銅膜ＣＦは、再配線ＲＷを形成する予定の領域と、パッドＰＤ２を形成する予定の領域と、コイルＣＬ２を形成する予定の領域と、パッドＰＤ３を形成する予定の領域とに形成される。
次に、銅膜ＣＦ上を含むレジストパターンＲＰ４上に他のレジスト膜（フォトレジスト膜）を形成してから、フォトリソグラフィ法を用いて（具体的には露光、現像を行って）このレジスト膜をパターニングすることで、図５３に示されるように、パターニングされたレジスト膜からなるレジストパターン（フォトレジストパターン、マスク層）ＲＰ５を形成する。
このレジストパターンＲＰ５は、パッドＰＤ２における下地金属膜ＵＭを形成すべき領域以外の領域に形成され、下地金属膜ＵＭを形成する予定の領域では、銅膜ＣＦが露出する。すなわち、レジストパターンＲＰ５は、下地金属膜ＵＭを形成する予定の領域に開口部を有している。
次に、図５３に示されるように、レジストパターンＲＰ５の開口部から露出する銅膜ＣＦ上に下地金属膜ＵＭを電解メッキ法により形成する。これにより、下地金属膜ＵＭが、レジストパターンＲＰ５によって覆われていない領域の銅膜ＣＦ上に形成される。下地金属膜ＵＭは、パッドＰＤ２となる部分の銅膜ＣＦ上と、パッドＰＤ３となる部分の銅膜ＣＦ上とに形成される。下地金属膜ＵＭは、例えばニッケル（Ｎｉ）膜と該ニッケル（Ｎｉ）膜上の金（Ａｕ）膜との積層膜などからなる。このときのニッケル（Ｎｉ）膜の膜厚は、例えば１．５μｍ程度とすることができ、金（Ａｕ）膜の膜厚は、例えば２μｍ程度とすることができる。
次に、図５４に示されるように、レジストパターンＲＰ５とレジストパターンＲＰ４とを除去する。これにより、銅膜ＣＦが露出されるとともに、銅膜ＣＦが形成されていない領域のシード膜ＳＥ（すなわち銅膜ＣＦで覆われていない部分のシード膜ＳＥ）も露出される。
また、本実施の形態では、銅膜ＣＦを形成した後、レジストパターンＲＰ４を除去せずにレジストパターンＲＰ５を形成してから、下地金属膜ＵＭを形成し、その後にレジストパターンＲＰ５，ＲＰ４を除去する場合について説明した。他の形態として、銅膜ＣＦを形成した後、レジストパターンＲＰ４を除去してからレジストパターンＲＰ５を形成し、その後に下地金属膜ＵＭを形成してからレジストパターンＲＰ５を除去することもできる。
次に、図５５に示されるように、銅膜ＣＦで覆われていない部分のシード膜ＳＥをエッチングにより除去する。この際、銅膜ＣＦで覆われていない部分のシード膜ＳＥ、すなわち銅膜ＣＦの下に位置するシード膜ＳＥは、除去されずに残存する。この際のエッチングは、銅膜ＣＦで覆われていない部分のシード膜ＳＥは除去されるが、銅膜ＣＦや下地金属膜ＵＭは過剰にエッチングされない程度のエッチングとすることが好ましい。
このようにして、シード膜ＳＥおよび銅膜ＣＦからなる再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３が形成される。すなわち、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３は、それぞれ、シード膜ＳＥとシード膜ＳＥ上の銅膜ＣＦとの積層膜からなる。
再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３は、積層膜ＬＦの樹脂膜ＬＦ３上に形成される。但し、再配線ＲＷは、開口部ＯＰ１から露出されたパッドＰＤ１上を含む積層膜ＬＦ上に形成され、パッドＰＤ１と電気的に接続されている。再配線ＲＷは、パッドＰＤ２にも接続されており、具体的には、パッドＰＤ２は再配線ＲＷと一体的に形成されている。このため、パッドＰＤ１とパッドＰＤ２とは、再配線ＲＷを介して電気的に接続されている。また、コイルＣＬ２は、パッドＰＤ３に接続されており、具体的には、パッドＰＤ３はコイルＣＬ２と一体的に形成されている。
なお、パッドＰＤ２を構成する銅膜ＣＦ上と、パッドＰＤ３を構成する銅膜ＣＦ上とには、下地金属膜ＵＭが形成されている。パッドＰＤ２上の下地金属膜ＵＭを、パッドＰＤ２の一部と捉えることもでき、また、パッドＰＤ３上の下地金属膜ＵＭを、パッドＰＤ３の一部と捉えることもできる。
また、本実施の形態では、再配線ＲＷの主材料として銅（Ｃｕ）を用いた場合（すなわち再配線ＲＷの主導体膜として銅膜ＣＦを用いた場合）について説明した。他の形態として、再配線ＲＷの主材料として金（Ａｕ）を用いることもできる（すなわち再配線ＲＷの主導体膜として銅膜ＣＦの代わりに金膜を用いることもできる）。パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３は、再配線ＲＷと同層の導電膜により形成されるため、再配線ＲＷの主材料として銅（Ｃｕ）を用いた場合は、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３の主材料も銅（Ｃｕ）となり、再配線ＲＷの主材料として金（Ａｕ）を用いた場合は、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３の主材料も金（Ａｕ）となる。再配線ＲＷの主材料として金（Ａｕ）を用いた場合は、金（Ａｕ）は耐腐食性に優れているため、耐腐食性を向上することができる。一方、本実施の形態のように、再配線ＲＷの主材料として銅（Ｃｕ）を用いた場合は、銅（Ｃｕ）は低抵抗で、安価であるため、性能向上と製造コストの低減を図ることができる。
次に、図５６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち積層膜ＬＦ上に、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３を覆うように、絶縁性の保護膜（表面保護膜、絶縁膜、保護絶縁膜）ＰＡを形成する。保護膜ＰＡとしては、樹脂膜が好ましく、例えばポリイミド膜を好適に用いることができる。
保護膜ＰＡは、例えば塗布法により形成することができる。具体的には、いわゆるスピンコート（回転塗布）法を用い、半導体基板ＳＢを回転させながら半導体基板ＳＢの主面にポリイミドの前駆体液を塗布した後、これを乾燥させることにより、保護膜ＰＡとしてのポリイミド膜を形成することができる。
次に、図５７に示されるように、保護膜ＰＡに開口部ＯＰ２，ＯＰ３を形成する。開口部ＯＰ２，ＯＰ３は、例えば次のようにして形成することができる。すなわち、保護膜ＰＡを感光性樹脂膜として形成しておき、この感光性樹脂からなる保護膜ＰＡを露光、現像することにより、開口部ＯＰ２，ＯＰ３となる部分の保護膜ＰＡを選択的に除去することで、保護膜ＰＡに開口部ＯＰ２および開口部ＯＰ３を形成する。その後、熱処理を施して、保護膜ＰＡを硬化させる。開口部ＯＰ２および開口部ＯＰ３は、保護膜ＰＡを貫通するように形成され、開口部ＯＰ２からパッドＰＤ２の少なくとも一部が露出され、開口部ＯＰ３からパッドＰＤ３の少なくとも一部が露出される。パッドＰＤ２，ＰＤ３上に下地金属膜ＵＭを形成していた場合は、開口部ＯＰ２からパッドＰＤ２上の下地金属膜ＵＭが露出し、開口部ＯＰ３からパッドＰＤ３上の下地金属膜ＵＭが露出する。
半導体パッケージを製造する際に、パッドＰＤ２，ＰＤ３に対してワイヤボンディングを行う場合は、開口部ＯＰ２，ＯＰ３からそれぞれ露出する下地金属膜ＵＭに対して後述のボンディングワイヤＢＷが接続される。下地金属膜ＵＭを設けることで、パッドＰＤ２，ＰＤ３に対するボンディングワイヤ（ＢＷ）などの導電性接続部材の接続が容易かつ的確に行えるようになる。
また、他の形態として、保護膜ＰＡ上にフォトリソグラフィ技術を用いて形成したフォトレジスト層をエッチングマスクとして用いて、保護膜ＰＡをドライエッチングすることにより、保護膜ＰＡに開口部ＯＰ２を形成することもでき、その場合は、保護膜ＰＡは感光性樹脂膜でなくともよい。
パッドＰＤ２，ＰＤ３（あるいはパッドＰＤ２，ＰＤ３上の下地金属膜ＵＭ）は保護膜ＰＡの開口部ＯＰ２，ＯＰ３から露出されるが、再配線ＲＷおよびコイルＣＬ２は、保護膜ＰＡにより被覆されて保護される。最上層の保護膜ＰＡをポリイミド樹脂などのような樹脂膜（有機系絶縁膜）とすることで、比較的軟らかい樹脂膜（有機系絶縁膜）を最上層として半導体チップの取り扱いを容易にすることができる。
また、図５７に示されるように保護膜ＰＡに開口部ＯＰ２，ＯＰ３を形成する際には、図５８に示されるように、スクライブ領域１Ｄに形成されている部分の保護膜ＰＡも除去するようにする。ここで、図５７と図５８とは同じ工程段階に対応している。例えば、感光性樹脂からなる保護膜ＰＡを露光、現像することにより、開口部ＯＰ２，ＯＰ３となる部分の保護膜ＰＡを選択的に除去する場合は、その際に、スクライブ領域１Ｄに形成されている部分の保護膜ＰＡも、露光、現像されて除去されるようにする。スクライブ領域１Ｄの保護膜ＰＡを除去する理由は、スクライブ領域１Ｄの樹脂膜ＬＦ３を除去した上述の理由とほぼ同様である。
従って、スクライブ領域１Ｄでは、窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３と保護膜ＰＡとは除去されているため、酸化シリコン膜ＬＦ１が最上層の膜となる。
その後、ダイシング工程を行うことにより、半導体基板ＳＢを切断（ダイシング）して複数の半導体チップに分割（個片化）する。すなわち、スクライブ領域１Ｄに沿って半導体基板ＳＢを切断する。これにより、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。スクライブ領域１Ｄで半導体基板ＳＢおよび半導体基板ＳＢ上の積層構造が切断されるため、スクライブ領域１Ｄは切断されて除去される。図５９は、図５８の構造から、ダイシングによりスクライブ領域１Ｄが切断されて除去された構造に対応しており、この図５９が、上記図７に対応している。ダイシングによる切断面が、半導体装置（半導体チップ）の側面ＴＥになる。なお、ダイシングの前に、半導体基板ＳＢの裏面研削を行い、半導体基板ＳＢを薄膜化してもよい。
＜半導体装置（半導体チップ）の主要な特徴と効果について＞
本実施の形態では、半導体装置（半導体チップ）は、半導体基板ＳＢ上に第１絶縁膜（ここでは層間絶縁膜ＩＬ１，ＩＬ２）を介して形成されたコイルＣＬ１と、半導体基板ＳＢ上に第１絶縁膜およびコイルＣＬ１を覆うように形成された第２絶縁膜（ここでは層間絶縁膜ＩＬ３）と、第２絶縁膜上に形成されかつコイルＣＬ１とは平面視で重ならない位置に配置されたパッドＰＤ１とを有している。更に、第２絶縁膜上に形成された積層膜ＬＦであって、パッドＰＤ１を露出する開口部ＯＰ１を有する積層膜ＬＦと、積層膜ＬＦ上に形成されかつコイルＣＬ１の上方に配置されたコイルＣＬ２と、開口部ＯＰ１から露出されたパッドＰＤ１上を含む積層膜ＬＦ上に形成されかつパッドＰＤ１と電気的に接続された再配線ＲＷ（第１配線）とを有している。コイルＣＬ１とコイルＣＬ２とは、導体では接続されずに磁気的に結合されている。
本実施の形態の主要な特徴のうちの一つは、積層膜ＬＦが、酸化シリコン膜ＬＦ１と、酸化シリコン膜ＬＦ１上の窒化シリコン膜ＬＦ２と、窒化シリコン膜ＬＦ２上の樹脂膜ＬＦ３とからなり、酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とは、コイルＣＬ１とコイルＣＬ２との間にも介在していることである。
積層膜ＬＦは、パッドＰＤ１の形成後で、再配線ＲＷおよびコイルＣＬ２の形成前に形成する絶縁膜である。このため、パッドＰＤ１の一部は積層膜ＬＦで覆われており、積層膜ＬＦ上にコイルＣＬ２と再配線ＲＷとが形成されている。従って、パッドＰＤ１を用いてテスト工程（プローブテスト）を行う場合には、積層膜ＬＦは最上層の膜（表面保護膜）として機能することができる。パッドＰＤ１の一部は積層膜ＬＦで覆われているが、これは、平面視で開口部ＯＰ１と重ならない部分のパッドＰＤ１が積層膜ＬＦで覆われているためであり、具体的には、パッドＰＤ１の中央部は積層膜ＬＦで覆われておらず、パッドＰＤ１の外周部は積層膜ＬＦで覆われている。
本実施の形態では、積層膜ＬＦを、酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とをこの順序で積層した積層膜とすることが重要である。この積層膜ＬＦは、コイルＣＬ１とコイルＣＬ２との間に介在するため、酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とは、コイルＣＬ１とコイルＣＬ２との間に介在することになる。
酸化シリコン膜と窒化シリコン膜と樹脂膜（例えばポリイミド膜）とで絶縁耐圧を比べた場合、酸化シリコン膜が最も絶縁耐圧を高くしやすく、次いで、樹脂膜（例えばポリイミド膜）が絶縁耐圧を高くしやすい。すなわち、酸化シリコン膜と窒化シリコン膜と樹脂膜（例えばポリイミド膜）とを単位厚み当たりの絶縁耐圧で比べると、酸化シリコン膜が最も高く、次いで、樹脂膜（例えばポリイミド膜）が高くなる。コイルＣＬ１とコイルＣＬ２との間には、大きな電位差が発生する場合があるため、コイルＣＬ１，ＣＬ２を有する半導体チップの信頼性や、その半導体チップを含む半導体パッケージの信頼性、あるいはその半導体パッケージを用いた電子装置の信頼性を向上させる上では、コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧をできるだけ高くしておくことが望ましい。このため、コイルＣＬ１とコイルＣＬ２との間に介在する積層膜ＬＦが酸化シリコン膜ＬＦ１を含むことにより、コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を向上させることができる。すなわち、単位厚み当たりの絶縁耐圧が相対的に高い酸化シリコン膜ＬＦ１をコイルＣＬ１とコイルＣＬ２との間に介在させることにより、コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を向上させることができる。
しかしながら、酸化シリコン膜は、吸湿性があるため、酸化シリコン膜は最上層の膜（表面膜）にしたくはない。積層膜ＬＦの表面は、パッドＰＤ１を用いてテスト工程（プローブテスト）を行う場合には、最表面となる。酸化シリコン膜が吸湿してしまうと、半導体装置の信頼性を低下させる虞がある。また、酸化シリコン膜上に樹脂膜（例えばポリイミド膜）を直接形成した場合、樹脂膜（例えばポリイミド膜）中の水分が酸化シリコン膜に拡散して酸化シリコン膜が吸湿してしまう虞がある。
このため、本実施の形態では、酸化シリコン膜ＬＦ１を積層膜ＬＦの最上層とはせず、かつ、酸化シリコン膜ＬＦ１上に直接には樹脂膜を形成しないようにしている。すなわち、本実施の形態では、酸化シリコン膜ＬＦ１上に、酸化シリコン膜ＬＦ１に接するように、窒化シリコン膜ＬＦ２を形成している。酸化シリコン膜ＬＦ１上に窒化シリコン膜ＬＦ２を形成したことで、酸化シリコン膜ＬＦ１の吸湿を抑制または防止することができる。
コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を高くするには、コイルＣＬ１とコイルＣＬ２との間に介在する絶縁膜について、単位厚み当たりの絶縁耐圧を高くする観点と、絶縁膜の厚みを厚くする観点とがある。酸化シリコン膜ＬＦ１は、単位厚み当たりの絶縁耐圧が高いため、絶縁耐圧向上の観点ではできるだけ厚くしたいが、成膜上、厚みを厚くするのは容易ではない。また、酸化シリコン膜ＬＦ１を厚くしすぎると、製造中に半導体基板ＳＢ（半導体ウエハ）が反りやすくなる懸念がある。また、窒化シリコン膜は、単位厚み当たりの絶縁耐圧があまり高くないため、窒化シリコン膜で絶縁耐圧を稼ぐことは、絶縁耐圧向上の観点では不利である。このため、本実施の形態では、積層膜ＬＦが樹脂膜ＬＦ３も含むことにより、コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を稼いでいる。すなわち、酸化シリコン膜ＬＦ１だけで絶縁耐圧を稼ごうとすると、酸化シリコン膜を厚く形成することの製造上の困難さや、半導体基板ＳＢ（半導体ウエハ）の反りの懸念があるが、樹脂膜ＬＦ３でも絶縁耐圧を稼ぐようにすれば、そのような懸念を解消できる。但し、酸化シリコン膜ＬＦ１の吸湿の懸念があるため、酸化シリコン膜ＬＦ１上に樹脂膜ＬＦ３を直接形成するのではなく、酸化シリコン膜ＬＦ１と樹脂膜ＬＦ３との間に窒化シリコン膜ＬＦ２を介在させることで、酸化シリコン膜ＬＦ１が吸湿しないようにすることができる。
このように、本実施の形態では、積層膜ＬＦが酸化シリコン膜ＬＦ１を含むことで絶縁耐圧を向上させている。更に、積層膜ＬＦが樹脂膜ＬＦ３も含むことで、絶縁耐圧を更に向上させるとともに、製造上の困難さをなくし、また、製造中に半導体基板ＳＢ（半導体ウエハ）が反る問題が生じないようにしている。更に、酸化シリコン膜ＬＦ１と樹脂膜ＬＦ３との間に窒化シリコン膜ＬＦ２を介在させることで、酸化シリコン膜ＬＦ１が吸湿する問題が生じないようにしている。このため、積層膜ＬＦを、酸化シリコン膜ＬＦ１と窒化シリコン膜ＬＦ２と樹脂膜ＬＦ３とをこの順序で積層した積層膜とすることが重要である。これにより、コイルＣＬ１，ＣＬ２を有する半導体装置（半導体チップ）の信頼性を向上させることができる。また、コイルＣＬ１，ＣＬ２を有する半導体チップを含む半導体パッケージ（半導体装置）の信頼性、あるいはその半導体パッケージを用いた電子装置の信頼性を向上させることができる。
また、積層膜ＬＦの最上層を樹脂膜ＬＦ３としたことは、パッドＰＤ１を用いてテスト工程（プローブテスト）を行う場合に、そのテスト工程を行いやすく、ハンドリングが行いやすくなるという利点も得られる。すなわち、テスト工程（プローブテスト）において、最表面が樹脂膜ＬＦ３となるが、最表面が柔らかい方が、ハンドリングを行いやすい。この観点で、樹脂膜ＬＦ３としてポリイミド膜は好適であり、ポリイミド膜は柔らかい（柔軟性がある）ため、テスト工程（プローブテスト）において、最表面がポリイミド膜となっていることで、テスト工程を行いやすく、ハンドリングが行いやすくなる。
また、酸化シリコン膜とポリイミド膜とは、半導体基板（半導体ウエハ）上に形成した場合に、応力の方向が反対であり、従って、半導体基板（半導体ウエハ）の反りの方向が反対である。このため、樹脂膜ＬＦ３としてポリイミド膜を用いた場合には、酸化シリコン膜ＬＦ１の応力に起因して半導体基板ＳＢ（半導体ウエハ）が反るのを、ポリイミド膜の応力により相殺できるため、製造中に半導体基板ＳＢ（半導体ウエハ）が反るのを抑制または防止できるという効果も得られる。
また、窒化シリコン膜ＬＦ２は、酸化シリコン膜ＬＦ１が吸湿するのを防止する役割がある。このため、窒化シリコン膜ＬＦ２の厚みは、０．５μｍ以上であれば、より好ましい。これにより、酸化シリコン膜ＬＦ１が吸湿するのを的確に防止することができる。
また、窒化シリコン膜ＬＦ２は、酸化シリコン膜ＬＦ１に比べて、単位厚み当たりの絶縁耐圧が低いため、窒化シリコン膜ＬＦ２よりも酸化シリコン膜ＬＦ１で絶縁耐圧を稼ぐ方が、絶縁耐圧向上の観点では有利である。また、窒化シリコン膜と酸化シリコン膜とを比べると、半導体基板（半導体ウエハ）に形成したときに半導体基板（半導体ウエハ）に反りを発生させやすいのは、窒化シリコン膜である。このため、窒化シリコン膜ＬＦ２を厚くしすぎると、半導体基板ＳＢ（半導体ウエハ）に反りが発生する懸念がある。
このため、酸化シリコン膜ＬＦ１の厚みは、窒化シリコン膜ＬＦ２の厚みよりも厚い（大きい）ことが、より好ましい。すなわち、窒化シリコン膜ＬＦ２の厚みは、酸化シリコン膜ＬＦ１の厚みよりも薄い（小さい）ことが、より好ましい。これにより、コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を向上できるとともに、半導体基板ＳＢ（半導体ウエハ）の反りを抑制または防止することができる。また、この観点で、窒化シリコン膜ＬＦ２は、３μｍ以下であれば、更に好ましい。ここで、酸化シリコン膜ＬＦ１の厚みと、窒化シリコン膜ＬＦ２の厚みは、コイルＣＬ１とコイルＣＬ２との間における、酸化シリコン膜ＬＦ１の厚みと窒化シリコン膜ＬＦ２の厚みに対応している。
なお、後述の図８６に、酸化シリコン膜ＬＦ１の厚みである厚みＴ１と、窒化シリコン膜ＬＦ２の厚みである厚みＴ２と、樹脂膜ＬＦ３の厚みである厚みＴ３とが示されている。上述のように、酸化シリコン膜ＬＦ１の厚みＴ１は、窒化シリコン膜ＬＦ２の厚みＴ２よりも厚い（大きい）ことが、好ましい（すなわちＴ１＞Ｔ２）。
また、積層膜ＬＦは、パッドＰＤ１を露出する開口部ＯＰ１を有しており、パッドＰＤ１の中央部は積層膜ＬＦで覆われていないが、パッドＰＤ１の外周部は積層膜ＬＦで覆われている。積層膜ＬＦの開口部ＯＰ１は、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａと、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂと、樹脂膜ＬＦ３の開口部ＯＰ１ｃとにより形成されている。
本実施の形態では、上記図４および図５にも示されるように、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂが平面視で酸化シリコン膜ＬＦ１の開口部ＯＰ１ａに内包され、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁が窒化シリコン膜ＬＦ２で覆われていることが、より好ましい。これにより、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁においても、酸化シリコン膜ＬＦ１の表面が窒化シリコン膜ＬＦ２で覆われることになるため、酸化シリコン膜ＬＦ１が吸湿するのを、より的確に防止することができる。すなわち、本実施の形態とは異なり、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁が窒化シリコン膜ＬＦ２で覆われていない場合、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁から酸化シリコン膜ＬＦ１が吸湿する懸念がある。それに対して、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁が窒化シリコン膜ＬＦ２で覆われていれば、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁から酸化シリコン膜ＬＦ１が吸湿するのを防止できるため、酸化シリコン膜ＬＦ１の吸湿を、より的確に防止することができる。
また、本実施の形態では、上記図４および図５にも示されるように、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂが平面視で樹脂膜ＬＦ３の開口部ＯＰ１ｃに内包され、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁が樹脂膜ＬＦ３で覆われていないことが、より好ましい。そうすることで、パッドＰＤ１の露出面積（パッドＰＤ１において積層膜ＬＦの開口部ＯＰ１から露出される部分の面積）は、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂにより規定されることになる。これにより、パッドＰＤ１の露出面積の変動を抑制できる。すなわち、窒化シリコン膜に比べると樹脂膜（例えばポリイミド膜）は成膜後の収縮量が大きいため、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂに比べて樹脂膜ＬＦ３の開口部ＯＰ１ｃの方が、平面寸法（平面積）が変動しやすい。しかしながら、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁が樹脂膜ＬＦ３で覆われないようにしておけば、パッドＰＤ１の露出面積は窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂにより規定されるため、たとえ樹脂膜ＬＦ３の収縮量が変動したとしても、パッドＰＤ１の露出面積に影響を与えずに済む。このため、パッドＰＤ１の露出面積の変動を抑制することができる。従って、パッドＰＤ１を利用したテスト工程（プローブテスト）を、より容易かつ的確に行うことができるようになる。
また、本実施の形態では、酸化シリコン膜ＬＦ１の開口部ＯＰ１ａの内壁に起因して形成された窒化シリコン膜ＬＦ２の上面の段差部ＤＳは、樹脂膜ＬＦ３で覆われていることが、より好ましい。これにより、再配線ＲＷを形成する下地に段差が少なくなるため、再配線ＲＷを形成しやすくなり、再配線ＲＷをより的確に形成することができるようになる。このため、メッキ法を利用して再配線ＲＷをより的確に形成することができるようになる。また、メッキ膜が断線しにくくなるため、再配線ＲＷの信頼性を向上させることができる。
また、本実施の形態では、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁はテーパを有し、かつ、樹脂膜ＬＦ３の開口部ＯＰ１ｃの内壁はテーパを有していることが好ましい。これにより、パッドＰＤ１上から積層膜上に延在する再配線ＲＷを形成しやすくなり、再配線ＲＷをより的確に形成することができるようになる。例えば、再配線ＲＷを電解メッキで形成するための下地の（給電用の）シード層（上記シード膜ＳＥに対応）をスパッタリング法などで形成する際に、そのシード層を的確に形成でき、シード層の形成不良を防止することができる。このため、シード層の断線不良を防いで、再配線ＲＷ用のメッキ層を的確に形成することができる。
ここで、窒化シリコン膜ＬＦ２の開口部ＯＰ１ｂの内壁がテーパを有していると、開口部ＯＰ１ｂの内壁は半導体基板ＳＢの主面に垂直な方向から傾斜し、開口部ＯＰ１ｂは、底部側よりも上方側の方が寸法（平面寸法）が大きくなる。また、樹脂膜ＬＦ３の開口部ＯＰ１ｃの内壁がテーパを有していると、開口部ＯＰ１ｃの内壁は半導体基板ＳＢの主面に垂直な方向から傾斜し、開口部ＯＰ１ｃは、底部側よりも上方側の方が寸法（平面寸法）が大きくなる。
また、酸化シリコン膜ＬＦ１は、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法で形成することが好ましい。酸化シリコン膜ＬＦ１は、積層膜ＬＦにおける最下層の膜であるため、パッドＰＤ１と同層の配線（ここでは配線Ｍ３）に接し、かつその配線（ここでは配線Ｍ３）を覆うように形成することになる。酸化シリコン膜ＬＦ１は、絶縁耐圧を稼ぐために、厚みを厚くすることが好ましいが、厚みを厚くした場合でもパッドＰＤ１と同層の配線（ここでは配線Ｍ３）の隣接配線間を埋め込むことができるように、埋め込み性が良好な成膜法を適用することが好ましい。ＨＤＰ−ＣＶＤ法で形成した酸化シリコン膜は、埋め込み性が良好である。このため、酸化シリコン膜ＬＦ１は、ＨＤＰ−ＣＶＤ法で形成すれば、パッドＰＤ１と同層の配線（ここでは配線Ｍ３）の配線間の埋め込み不良を防止しながら、酸化シリコン膜ＬＦ１の厚みを厚くすることができる。このため、半導体装置の信頼性を更に向上させることができる。なお、ＨＤＰ−ＣＶＤ法で形成した酸化シリコン膜を、ＨＤＰ−ＣＶＤ酸化膜と称する。また、酸化シリコン膜ＬＦ１をＨＤＰ−ＣＶＤ法で形成する場合、その成膜時のプラズマの密度は、１×１０11〜１×１０12／ｃｍ3程度とすることが好ましい。高密度プラズマＣＶＤではなく、通常のプラズマＣＶＤでは、プラズマ密度は１×１０9〜１×１０10／ｃｍ3程度が一般的である。
また、上述のように、上下に配置されたコイルＣＬ２とコイルＣＬ１との間の絶縁膜の積層構造を工夫することにより、コイルＣＬ２とコイルＣＬ１の絶縁耐圧を向上するなどして、半導体装置の信頼性を向上させている。コイルＣＬ２と再配線ＲＷとは同層に形成されているが、平面視において、コイルＣＬ２と再配線ＲＷとの間の最短距離は、コイルＣＬ２とコイルＣＬ１との間の間隔（上下方向の間隔）よりも大きいことが好ましい。これにより、コイルＣＬ２と再配線ＲＷとの間の絶縁耐圧も確保することができる。平面視におけるコイルＣＬ２と再配線ＲＷとの間の最短距離は、例えば１００μｍ以上とすることができる。
また、樹脂膜ＬＦ３は、最も好ましいのはポリイミド膜である。ポリイミド膜は、耐溶剤性、耐熱性および機械的強度が高い。樹脂膜ＬＦ３としては、ポリイミド膜の他に、エポキシ系、ＰＢＯ系、アクリル系、ＷＲＰ系の樹脂等、他の有機絶縁膜を用いることもできる。
また、本実施の形態では、積層膜ＬＦにおいて、酸化シリコン膜ＬＦ１と樹脂膜ＬＦ３との間に介在させる絶縁膜として窒化シリコン膜ＬＦ２を用いている。他の形態として、窒化シリコン膜ＬＦ２の代わりに酸窒化シリコン膜（シリコン酸窒化膜、ＳｉＯＮ膜）も好適に使用可能である。すなわち、他の形態として、酸化シリコン膜ＬＦ１と樹脂膜ＬＦ３との間に、酸窒化シリコン膜（シリコン酸窒化膜、ＳｉＯＮ膜）を介在させることもできる。
＜半導体装置の製造上のその他の工夫について＞
次に、本実施の形態の半導体装置の製造上のその他の工夫点（第１〜第４の工夫点）について説明する。
＜第１の工夫点について＞
まず、第１の工夫点について説明する。第１の工夫点は、樹脂膜ＬＦ３に関連するものである。
図６０〜図６８は、第１の工夫点の説明図である。図６０には、感光性樹脂膜からなる樹脂膜ＬＦ３を成膜した後に、樹脂膜ＬＦ３を露光、現像してから、熱処理を施して樹脂膜ＬＦ３を硬化させた段階が示されている。図６１〜図６４は、一連の工程であり、図６１には、樹脂膜ＬＦ３上にレジストパターンＲＰ３を形成した段階（上記図４６に相当する段階）が示され、図６２には、図６１の後に、樹脂膜ＬＦ３を露光してから、レジストパターンＲＰ３を除去し、樹脂膜ＬＦ３を現像処理した段階（従って硬化用の熱処理を行う前の段階）が示されている。図６３には、図６２の後に、熱処理を施して樹脂膜ＬＦ３を硬化させた段階（上記図４８に相当する段階）が示され、図６４には、図６３の後に、シード膜ＳＥを形成した段階（上記図４９に相当する段階）が示されている。図６５〜図６８は、一連の工程であり、図６５には、樹脂膜ＬＦ３上にレジストパターンＲＰ３を形成した段階（上記図４６に相当する段階）が示され、図６６には、図６５の後に、樹脂膜ＬＦ３を露光してから、レジストパターンＲＰ３を除去し、樹脂膜ＬＦ３を現像処理した段階（従って硬化用の熱処理を行う前の段階）が示されている。図６７には、図６６の後に、熱処理を施して樹脂膜ＬＦ３を硬化させた段階（上記図４８に相当する段階）が示され、図６８には、図６７の後に、シード膜ＳＥを形成した段階（上記図４９に相当する段階）が示されている。
図６０の場合は、熱処理による硬化後の樹脂膜ＬＦ３の外周を構成する側壁ＳＷ（図６０における側壁ＳＷ）が、シールリングＳＲよりも外側に位置し、図６１〜図６４の場合と図６５〜図６８の場合は、熱処理による硬化後の樹脂膜ＬＦ３の外周を構成する側壁ＳＷ（図６３および図６７における側壁ＳＷ）が、シールリングＳＲよりも内側に位置している。
なお、シールリングＳＲよりも外側とは、平面視において、シールリングＳＲを基準にしてスクライブ領域１Ｄに近くなる側に対応し、シールリングＳＲよりも内側とは、平面視において、シールリングＳＲを基準にしてスクライブ領域１Ｄから遠くなる側（すなわちチップ領域の中央に近くなる側）に対応している。周辺回路形成領域１Ａおよびトランス形成領域１Ｂは、シールリングＳＲよりも内側に存在している。
上述のように、半導体基板ＳＢの主面（主面全面）上に、すなわち窒化シリコン膜ＬＦ２上に（スクライブ領域１Ｄでは酸化シリコン膜ＬＦ１上に）、感光性樹脂膜である樹脂膜ＬＦ３を形成してから、その樹脂膜ＬＦ３を露光、現像することにより、樹脂膜ＬＦ３をパターニングする（上記図４３〜図４８参照）。具体的には、樹脂膜ＬＦ３に開口部ＯＰ１ｃを形成するとともに、スクライブ領域１Ｄの樹脂膜ＬＦ３を除去する。この際、スクライブ領域１Ｄの樹脂膜ＬＦ３は除去することから、樹脂膜ＬＦ３の外周が、チップ領域内に形成されることになる。すなわち、樹脂膜ＬＦ３の外周を構成する側壁ＳＷが、チップ領域内に形成されることになる（上記図４８参照）。
ここで、樹脂膜ＬＦ３は、感光性樹脂膜からなり、樹脂膜ＬＦ３の成膜後に、樹脂膜ＬＦ３を露光、現像してから、熱処理を施して樹脂膜ＬＦ３を硬化させる。この熱処理による硬化の際に、樹脂膜ＬＦ３は収縮する。つまり、熱処理により、樹脂膜ＬＦ３は、収縮しかつ硬化する。このため、樹脂膜ＬＦ３の外周を構成する側壁ＳＷの位置は、露光および現像を行った段階での位置と、熱処理によって樹脂膜ＬＦ３を硬化させた段階での位置とが相違することになる。
シールリングＳＲは、ダイシング工程で生じるクラックがシールリングＳＲよりも内側に伸展するのを防止する機能を有しているが、シールリングＳＲを乗り越えてシールリングＳＲの内側から外側にまで延在している絶縁膜があると、クラックがその絶縁膜を伝ってシールリングＳＲの内側にまで伸展してしまう懸念は排除できない。このため、半導体装置の信頼性をできるだけ向上させる上では、樹脂膜ＬＦ３を熱処理により硬化させた段階で、図６０に示されるように、樹脂膜ＬＦ３の外周を構成する側壁ＳＷが、シールリングＳＲよりも外側に位置している構造は、採用しないことが望ましい。すなわち、樹脂膜ＬＦ３を熱処理により硬化させた段階で、図６０のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも外側に位置している構造は、クラックが樹脂膜ＬＦ３を伝ってシールリングＳＲの内側にまで伸展してしまう懸念を排除できないため、採用しないことが望ましい。
図６１〜図６４の場合は、樹脂膜ＬＦ３を露光、現像した段階（図６２の段階）では、樹脂膜ＬＦ３の側壁ＳＷは、シールリングＳＲに起因した凸部（突起部）ＴＢ１上に位置しており、樹脂膜ＬＦ３を熱処理により硬化させた段階（図６３の段階）では、樹脂膜ＬＦ３の側壁ＳＷは、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置している。
ここで、シールリングＳＲに起因した凸部（突起部）ＴＢ１とは、シールリングＳＲ（より特定的にはシールリングＳＲを構成するシールリング用の配線Ｍ３ａ）を覆うように形成したことで、下地の凸形状（シールリング用の配線Ｍ３ａにより構成された凸形状）を反映して窒化シリコン膜ＬＦ２の表面（上面）に形成された凸部（突起部）である。凸部ＴＢ１は、シールリングＳＲ（より特定的にはシールリングＳＲを構成するシールリング用の配線Ｍ３ａ）に対してコンフォーマルに形成されている。このため、凸部ＴＢ１は、シールリングＳＲ（より特定的にはシールリングＳＲを構成するシールリング用の配線Ｍ３ａ）と平面視で重なる位置に形成されている。
なお、凸部ＴＢ１よりも外側とは、凸部ＴＢ１を基準にしてスクライブ領域１Ｄに近くなる側に対応し、凸部ＴＢ１よりも内側とは、凸部ＴＢ１を基準にしてスクライブ領域１Ｄから遠くなる側（すなわちチップ領域の中央に近くなる側）に対応している。周辺回路形成領域１Ａおよびトランス形成領域１Ｂは、凸部ＴＢ１よりも内側に存在している。
樹脂膜ＬＦ３を熱処理により硬化させた段階で、図６３のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置している構造は、クラックが樹脂膜ＬＦ３を伝ってシールリングＳＲの内側にまで伸展してしまう懸念を排除でき、この点では、図６０の構造よりも好ましい。
しかしながら、樹脂膜ＬＦ３を露光、現像した段階で、図６２のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲに起因した凸部ＴＢ１上に位置していると、次のような課題が発生する虞があることが、本発明者の検討により分かった。
すなわち、樹脂膜ＬＦ３を露光、現像した段階で、図６２のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲに起因した凸部ＴＢ１上に位置していると、樹脂膜ＬＦ３を熱処理により硬化させた段階で、図６３に模式的に示されるように、樹脂膜ＬＦ３の側壁ＳＷに突起部（凸部）ＴＢ２が生じやすい。図６２における、凸部ＴＢ１上に位置する樹脂膜ＬＦ３の側壁ＳＷの下方の端部（角部）ＫＤが、樹脂膜ＬＦ３を熱処理により硬化させると、図６３における、樹脂膜ＬＦ３の側壁ＳＷの突起部ＴＢ２となる。
樹脂膜ＬＦ３の側壁ＳＷに突起部ＴＢ２が形成されていると、図６４に模式的に示されるように、シード膜ＳＥを形成したときに、この突起部ＴＢ２の下方の領域ＲＧ１では、突起部ＴＢ２に遮蔽されることにより、シード膜ＳＥが形成されなくなってしまう。シード膜ＳＥは、電解メッキ法で銅膜ＣＦを形成する際の給電用の導電膜として機能する。しかしながら、樹脂膜ＬＦ３の側壁ＳＷに突起部ＴＢ２が形成され、その突起部ＴＢ２の下方（領域ＲＧ１）でシード膜ＳＥが形成されていないと、銅膜ＣＦを形成する際に不具合（めっき不良）が生じる虞がある。めっき不良としては、例えば、めっき膜が形成されない領域の出現や、めっき厚みのばらつきなどがある。このため、半導体装置の信頼性をできるだけ向上させる上では、樹脂膜ＬＦ３を露光、現像した段階で（すなわち樹脂膜ＬＦ３を熱処理により硬化させる前の段階で）、図６２のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲに起因した凸部ＴＢ１上に位置している構造は、採用しないことが望ましい。
図６５〜図６８の場合は、樹脂膜ＬＦ３を露光、現像した段階（図６６の段階）も、樹脂膜ＬＦ３を熱処理により硬化させた段階（図６７の段階）も、いずれの段階でも、樹脂膜ＬＦ３の側壁ＳＷは、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置している。
すなわち、樹脂膜ＬＦ３を露光、現像した段階で、図６２のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲに起因した凸部ＴＢ１上に位置していると、樹脂膜ＬＦ３を熱処理により硬化させた段階で、図６３のように、樹脂膜ＬＦ３の側壁ＳＷに突起部ＴＢ２が生じやすい。それに対して、図６６のように、樹脂膜ＬＦ３を露光、現像した段階で、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置していると、樹脂膜ＬＦ３を熱処理により硬化させた段階で、樹脂膜ＬＦ３の側壁ＳＷに突起部ＴＢ２が生じるのを防止できる。すなわち、図６７では、樹脂膜ＬＦ３の側壁ＳＷに突起部ＴＢ２は形成されていない。これにより、図６８のようにシード膜ＳＥを形成したときに、突起部ＴＢ２によってシード膜ＳＥが形成されない領域が生じるのを防止でき、従って、銅膜ＣＦを形成する際に不具合（めっき不良）が生じるのを防止することができる。例えば、めっき膜が形成されない領域の出現や、めっき厚みのばらつきなどが生じるのを防止することができる。
また、樹脂膜ＬＦ３を熱処理により硬化させた段階で、図６０のように、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも外側に位置していると、クラックが樹脂膜ＬＦ３を伝ってシールリングＳＲの内側にまで伸展してしまう懸念がある。それに対して、図６７のように、樹脂膜ＬＦ３を熱処理により硬化させた段階で、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置していると、樹脂膜ＬＦ３はシールリングＳＲよりも内側にしか存在しないため、クラックが樹脂膜ＬＦ３を伝ってシールリングＳＲの内側にまで伸展してしまう懸念を排除できる。
このため、本実施の形態では、図６５〜図６８の場合を採用することが好ましい。すなわち、樹脂膜ＬＦ３を露光、現像した段階（図６６の段階）も、樹脂膜ＬＦ３を熱処理により硬化させた段階（図６７の段階）も、いずれの段階でも、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置しているようにする。これが、第１の工夫点である。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
なお、樹脂膜ＬＦ３を露光、現像した後、樹脂膜ＬＦ３を熱処理により硬化させると、樹脂膜ＬＦ３は膨張するのではなく収縮する。このため、図６６のように、樹脂膜ＬＦ３を露光、現像した段階で、樹脂膜ＬＦ３の側壁ＳＷが、シールリングＳＲよりも内側で、かつ、凸部ＴＢ１よりも内側に位置していれば、樹脂膜ＬＦ３を熱処理により硬化させても、図６７のように、樹脂膜ＬＦ３の側壁ＳＷは、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に位置することになる。
但し、樹脂膜ＬＦ３を熱処理により硬化させると樹脂膜ＬＦ３は収縮することから、樹脂膜ＬＦ３の側壁ＳＷからシールリングＳＲに起因した凸部ＴＢ１までの距離（間隔）Ｌ１は、樹脂膜ＬＦ３を露光、現像した段階（６６の段階）よりも、樹脂膜ＬＦ３を熱処理により硬化させた段階（図６７の段階）の方が、大きくなる。すなわち、図６６における距離Ｌ１（樹脂膜ＬＦ３の側壁ＳＷから凸部ＴＢ１までの距離Ｌ１）よりも、図６７における距離Ｌ１（樹脂膜ＬＦ３の側壁ＳＷから凸部ＴＢ１までの距離Ｌ１）の方が大きくなる。また、樹脂膜ＬＦ３を露光、現像した段階（図６６の段階）では、樹脂膜ＬＦ３の側壁ＳＷは、半導体基板ＳＢの主面に対して、略垂直であるが、樹脂膜ＬＦ３を熱処理により硬化させた段階（図６７の段階）では、樹脂膜ＬＦ３の側壁ＳＷは、半導体基板ＳＢの主面に対して垂直な方向から傾斜し、テーパを有したものとなる。すなわち、樹脂膜ＬＦ３を露光、現像した段階（図６６の段階）では、樹脂膜ＬＦ３の下面と側壁ＳＷとが成す角は、略９０°であるが、樹脂膜ＬＦ３を熱処理により硬化させた段階（図６７の段階）では、樹脂膜ＬＦ３の下面と側壁ＳＷとがなす角は、鋭角（９０°未満）となる。
また、樹脂膜ＬＦ３を露光、現像した段階（図６６の段階）における、樹脂膜ＬＦ３の側壁ＳＷとシールリングＳＲに起因した凸部ＴＢ１との間の距離（間隔）Ｌ１は、１μｍ以上に設定しておくことが、より好ましい。これにより、製造条件の変動などにより、樹脂膜ＬＦ３の側壁ＳＷの位置が多少変動したとしても、樹脂膜ＬＦ３の側壁ＳＷを、シールリングＳＲよりも内側で、かつ、シールリングＳＲに起因した凸部ＴＢ１よりも内側に、確実に位置させることができる。従って、上記図６０や上記図６１〜図６４の場合に生じる虞がある上述した不具合を、より確実に防止することができるようになる。
また、開口部ＯＰ２，ＯＰ３を有する保護膜ＰＡを形成した場合は、保護膜ＰＡの外周を構成する側壁ＳＷ２も、シールリングＳＲよりも内側に位置していることが好ましい（上記図５７および図５８参照）。例えば、保護膜ＰＡを感光性樹脂膜として形成した場合は、この感光性樹脂からなる保護膜ＰＡを露光、現像してから、熱処理を施して保護膜ＰＡを硬化させた段階（上記図５７および図５８の段階）で、保護膜ＰＡの外周を構成する側壁ＳＷ２が、シールリングＳＲよりも内側に位置していることが好ましい。これにより、クラックが保護膜ＰＡを伝ってシールリングＳＲの内側にまで伸展してしまう懸念を排除できる。
従って、樹脂膜ＬＦ３の外周を構成する側壁ＳＷと、保護膜ＰＡの外周を構成する側壁ＳＷ２との両方が、シールリングＳＲよりも内側に位置していることが好ましい（上記図５８参照）。そうすることにより、樹脂膜ＬＦ３の外周を構成する側壁ＳＷと、保護膜ＰＡの外周を構成する側壁ＳＷ２との両方が、シールリングＳＲよりも内側に位置している状態で、ダイシング工程を行うことができる。これにより、ダイシング工程で生じるクラックがシールリングＳＲよりも内側に伸展するのを、より的確に防止することができるようになる。
また、上記図５８にも示されるように、樹脂膜ＬＦ３の側壁ＳＷは、保護膜ＰＡで覆うこともできる。これにより、樹脂膜ＬＦ３を保護膜ＰＡによって保護する効果を高めることができる。樹脂膜ＬＦ３の側壁ＳＷを保護膜ＰＡで覆った場合は、樹脂膜ＬＦ３の側壁ＳＷよりも保護膜ＰＡの側壁ＳＷ２の方が、シールリングＳＲに近くなる。
＜第２の工夫点について＞
次に、第２の工夫点について説明する。
図６９〜図７５は、第２の工夫点を説明するための説明図である。これらの図６９〜図７５には、スクライブ領域１Ｄにおける、テスト用のパッドＰＤＴが形成されている領域が示されている。
第２の工夫点は、酸化シリコン膜ＬＦ１に関連するものである。
図６９は、上記導電膜ＣＤ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３，Ｍ３ａおよびパッドＰＤ１，ＰＤＴを形成した段階（すなわち上記図２５および図２６の段階）に対応している。
上述のように、配線Ｍ３とシールリング用の配線Ｍ３ａとパッドＰＤ１とテスト用のパッドＰＤＴとは、共通の導電膜ＣＤ２をパターニングすることにより、形成される。このため、配線Ｍ３とシールリング用の配線Ｍ３ａとパッドＰＤ１とテスト用のパッドＰＤＴとは、同じ層構造を有している。ここで、配線Ｍ３，Ｍ３ａをアルミニウム配線とし、かつ、パッドＰＤ１，ＰＤＴをアルミニウムパッドとすることが好ましい。この場合、導電膜ＣＤ２として、バリア導体膜ＢＲ１とバリア導体膜ＢＲ１上のアルミニウム膜ＡＬＭとアルミニウム膜ＡＬＭ上のバリア導体膜ＢＲ２との積層膜を用いることが好ましい。これにより、配線Ｍ３とシールリング用の配線Ｍ３ａとパッドＰＤ１とテスト用のパッドＰＤＴとは、いずれも、バリア導体膜ＢＲ１とバリア導体膜ＢＲ１上のアルミニウム膜ＡＬＭとアルミニウム膜ＡＬＭ上のバリア導体膜ＢＲ２との積層膜により形成されることになる。図６９には、バリア導体膜ＢＲ１とその上のアルミニウム膜ＡＬＭとその上のバリア導体膜ＢＲ２との積層膜からなる導電膜ＣＤ２を用いてテスト用のパッドＰＤＴが形成された場合が示されている。バリア導体膜ＢＲ１，ＢＲ２は、それぞれ、例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。アルミニウム膜ＡＬＭは、アルミニウムまたはアルミニウム合金からなり、アルミニウム合金からなる場合は、アルミニウムリッチな（すなわちアルミニウムの組成比が５０原子％以上の）アルミニウム合金が好ましい。
図７０および図７１は、第２の工夫点の前提となる課題の説明図であり、窒化シリコン膜ＬＦ２を形成してから、フォトリソグラフィ技術およびエッチング技術を用いて窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成した段階（すなわち上記図４１および図４２と同じ工程段階）に対応している。
配線Ｍ３，Ｍ３ａおよびパッドＰＤ１，ＰＤＴを、バリア導体膜ＢＲ１とアルミニウム膜ＡＬＭとバリア導体膜ＢＲ２との積層膜により形成した場合、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成するためのエッチング工程（上記図３１および図３２のエッチング工程）では、パッドＰＤ１，ＰＤＴのバリア導体膜ＢＲ２が露出され、露出したバリア導体膜ＢＲ２もエッチングされ得る。すなわち、パッドＰＤ１においては、開口部ＯＰ１ａから露出する部分のバリア導体膜ＢＲ２が除去され、開口部ＯＰ１ａからは、パッドＰＤ１を構成するアルミニウム膜ＡＬＭが露出される。一方、テスト用のパッドＰＤＴにおいては、開口部ＯＰＴａから露出する部分のバリア導体膜ＢＲ２が除去され、開口部ＯＰＴａからは、テスト用のパッドＰＤＴを構成するアルミニウム膜ＡＬＭが露出される（図７０参照）。
そして、窒化シリコン膜ＬＦ２を形成してから、この窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成するためのエッチング工程（上記図３９および図４０のエッチング工程）を行う。ここで、窒化シリコン膜ＬＦ２の成膜後、窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成するためのエッチング工程（上記図３９および図４０のエッチング工程）を、以下では、窒化シリコン膜ＬＦ２のエッチング工程と称することとする。
上述のように、窒化シリコン膜ＬＦ２のエッチング工程では、上記図４０からも分かるように、スクライブ領域１Ｄ全体で窒化シリコン膜ＬＦ２を除去するため、スクライブ領域１Ｄでは、酸化シリコン膜ＬＦ１の表面のほぼ全体が露出することになる。このため、この窒化シリコン膜ＬＦ２のエッチング工程では、スクライブ領域１Ｄにおいては、酸化シリコン膜ＬＦ１に対してもエッチングがある程度進行してしまう。このとき、酸化シリコン膜ＬＦ１がエッチングされたことで、図７０に示されるように、酸化シリコン膜ＬＦ１で覆われていたパッドＰＤＴの上面端部ＪＴが露出されてしまう虞がある。また、酸化シリコン膜ＬＦ１を成膜した段階で、パッドＰＤＴの側壁への酸化シリコン膜ＬＦ１のカバレッジが悪く、パッドＰＤＴの上面端部ＪＴが酸化シリコン膜ＬＦ１で覆われずに露出してしまう場合も考えられ、その場合も、窒化シリコン膜ＬＦ２のエッチング工程では、図７０のように、パッドＰＤＴの上面端部ＪＴが露出することになる。
窒化シリコン膜ＬＦ２のエッチング工程で、酸化シリコン膜ＬＦ１で覆われていたパッドＰＤＴの上面端部ＪＴが露出されていると、テスト用のパッドＰＤＴ上に位置する部分の酸化シリコン膜ＬＦ１が剥離してしまい、この剥離した酸化シリコン膜ＬＦ１が異物となって汚染（コンタミネーション）の原因となる虞がある。剥離した酸化シリコン膜ＬＦ１が異物となって汚染（コンタミネーション）の原因となることは、半導体装置の信頼性の低下につながるので、できるだけ抑制または防止することが望ましい。ここで、テスト用のパッドＰＤＴ上に位置する部分の酸化シリコン膜ＬＦ１を、符号ＬＦ１ａを付して、酸化シリコン膜部分ＬＦ１ａと称することとする。
具体的には、窒化シリコン膜ＬＦ２のエッチング工程で、酸化シリコン膜ＬＦ１で覆われていたパッドＰＤＴの上面端部ＪＴが露出されてしまうと、酸化シリコン膜部分ＬＦ１ａが、テスト用のパッドＰＤＴの横に位置する部分の酸化シリコン膜ＬＦ１から分離されるため、酸化シリコン膜部分ＬＦ１ａが剥離して異物となりやすくなる。また、酸化シリコン膜ＬＦ１で覆われていたパッドＰＤＴの上面端部ＪＴが露出されてしまうと、酸化シリコン膜部分ＬＦ１ａが剥離しやすくなる現象は、図７１に模式的に示されるように、酸化シリコン膜部分ＬＦ１ａの直下のバリア導体膜ＢＲ２がサイドエッチングされることにより、促進される。すなわち、窒化シリコン膜ＬＦ２のエッチング工程で、パッドＰＤＴの上面端部ＪＴが露出されると、パッドＰＤＴの上面端部ＪＴ側からもパッドＰＤＴのバリア導体膜ＢＲ２がサイドエッチングされてしまい、酸化シリコン膜部分ＬＦ１ａの直下のバリア導体膜ＢＲ２がサイドエッチングされて除去されたことで、酸化シリコン膜部分ＬＦ１ａが剥離しやすくなってしまうのである。
また、酸化シリコン膜部分ＬＦ１ａが剥離する現象は、酸化シリコン膜ＬＦ１の成膜法としてＨＤＰ−ＣＶＤ法を用いた場合に特に生じやすくなる現象である。これは、ＨＤＰ−ＣＶＤ法は、隙間に対する埋め込み性は高いが、配線Ｍ３，Ｍ３ａやパッドＰＤ１，ＰＤＴの側壁のカバレッジはあまり良くない成膜法であるため、酸化シリコン膜ＬＦ１をＨＤＰ−ＣＶＤ法を用いて成膜した場合には、窒化シリコン膜ＬＦ２のエッチング工程でパッドＰＤＴの上面端部ＪＴが露出されやすいからである。
なお、パッドＰＤ１については、酸化シリコン膜ＬＦ１の成膜法などにかかわらず、窒化シリコン膜ＬＦ２のエッチング工程においてパッドＰＤ１の上面端部は、窒化シリコン膜ＬＦ２の存在により、露出されずに済む。このため、パッドＰＤ１については、酸化シリコン膜ＬＦ１の剥離の懸念は無いが、スクライブ領域１Ｄに設けたテスト用のパッドＰＤＴについては、酸化シリコン膜ＬＦ１（ＬＦ１ａ）の剥離の懸念がある。
そこで、本実施の形態では、第２の工夫点として、以下の工夫を行っている。
図７２〜図７５は、第２の工夫点の具体的内容の説明図である。図７２は、酸化シリコン膜ＬＦ１を形成した段階（すなわち上記図２７および図２８と同じ工程段階）に対応している。図７３は、図７２の段階の後、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成してから、窒化シリコン膜ＬＦ２を形成し、その後、フォトリソグラフィ技術およびエッチング技術を用いて窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成した段階（すなわち上記図４１および図４２と同じ工程段階）に対応している。また、図７４は、酸化シリコン膜ＬＦ１を形成した段階（すなわち上記図２７および図２８と同じ工程段階）に対応している。図７５は、図７４の段階の後、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成してから、窒化シリコン膜ＬＦ２を形成し、その後、フォトリソグラフィ技術およびエッチング技術を用いて窒化シリコン膜ＬＦ２に開口部ＯＰ１ｂを形成した段階（すなわち上記図４１および図４２と同じ工程段階）に対応している。
すなわち、本実施の形態では、図７２にも示されるように、酸化シリコン膜ＬＦ１の厚み（形成膜厚）Ｔ１は、テスト用のパッドＰＤＴの厚みＴ１２よりも大きく（厚く）することが好ましい。換言すれば、酸化シリコン膜ＬＦ１の厚み（形成膜厚）Ｔ１は、導電膜ＣＤ２の厚み（形成膜厚）Ｔ１１よりも大きく（厚く）することが好ましい（厚みＴ１１は図２４に示されている）。
ここで、配線Ｍ３，Ｍ３ａおよびパッドＰＤ１，ＰＤＴの各厚みは、導電膜ＣＤ２の厚み（形成膜厚）Ｔ１１に一致しているため、パッドＰＤＴの厚みＴ１２は、導電膜２ＣＤの厚み（形成膜厚）Ｔ１１と同じである。なお、パッドＰＤＴの厚みＴ１２は、バリア導体膜ＢＲ２が除去された領域におけるパッドＰＤＴの厚みではなく、バリア導体膜ＢＲ２が除去されていない領域または状態（段階）におけるパッドＰＤＴの厚みに対応している。このため、パッドＰＤＴの厚みＴ１２は、バリア導体膜ＢＲ２の厚みも含んでいる。
酸化シリコン膜ＬＦ１の厚みＴ１が、導電膜ＣＤ２の厚みＴ１１よりも小さければ、すなわち、酸化シリコン膜ＬＦ１の厚みＴ１が、テスト用のパッドＰＤＴの厚みＴ１２よりも小さければ、パッドＰＤＴの上面端部ＪＴに隣接する部分の酸化シリコン膜ＬＦ１の厚みが薄くなることから、窒化シリコン膜ＬＦ２のエッチング工程でパッドＰＤＴの上面端部ＪＴが露出されやすくなってしまう。
それに対して、酸化シリコン膜ＬＦ１の厚みＴ１を、導電膜ＣＤ２の厚みＴ１１よりも大きく（厚く）すれば、すなわち、図７２に示されるように、酸化シリコン膜ＬＦ１の厚みＴ１を、テスト用のパッドＰＤＴの厚みＴ１２よりも大きく（厚く）すれば、パッドＰＤＴの上面端部ＪＴに隣接する部分の酸化シリコン膜ＬＦ１の厚みを確保しやすくなる。このため、窒化シリコン膜ＬＦ２のエッチング工程でパッドＰＤＴの上面端部ＪＴが露出されてしまう現象を、抑制または防止することができる。すなわち、窒化シリコン膜ＬＦ２のエッチング工程を行っても、図７３に示されるように、パッドＰＤＴの上面端部ＪＴが酸化シリコン膜ＬＦ１で覆われた状態を維持することができる。これにより、テスト用のパッドＰＤＴ上に位置する部分の酸化シリコン膜ＬＦ１が剥離して異物となってしまう現象を抑制または防止できるため、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
更に、本実施の形態では、酸化シリコン膜ＬＦ１の厚みＴ１を、導電膜ＣＤ２の厚みＴ１１よりも、０．５μｍ以上大きく（厚く）すれば、より好ましい。すなわち、酸化シリコン膜ＬＦ１の厚みＴ１を、テスト用のパッドＰＤＴの厚みＴ１２よりも、０．５μｍ以上大きく（厚く）すれば、より好ましい。これにより、パッドＰＤＴの上面端部ＪＴに隣接する部分の酸化シリコン膜ＬＦ１の厚みを、より的確に確保することができるため、窒化シリコン膜ＬＦ２のエッチング工程でパッドＰＤＴの上面端部ＪＴが露出されてしまう現象を、より的確に抑制または防止することができる。従って、テスト用のパッドＰＤＴ上に位置する部分の酸化シリコン膜ＬＦ１が剥離して異物となってしまう現象を、より的確に抑制または防止できるため、半導体装置の信頼性を更に向上させることができる。
また、酸化シリコン膜ＬＦ１を厚くし過ぎると、成膜工程が行いにくくなり、また、半導体基板ＳＢ（半導体ウエハ）が反りやすくなる懸念がある。このため、酸化シリコン膜ＬＦ１の厚みＴ１は、６μｍ以下にすることが、より好ましい。これにより、酸化シリコン膜ＬＦ１の成膜工程を行いやすくなり、また、酸化シリコン膜ＬＦ１に起因して半導体基板ＳＢ（半導体ウエハ）が反るのを、抑制または防止することができる。
更に、本実施の形態では、酸化シリコン膜ＬＦ１として、ＨＤＰ−ＣＶＤ法を用いて形成した酸化シリコン膜（ここではＨＤＰ酸化膜１１ａ）と、該酸化シリコン膜（ＨＤＰ酸化膜１１ａ）上にプラズマＣＶＤ法を用いて形成した酸化シリコン膜（ここではＰＴＥＯＳ膜１１ｂ）との積層膜を用いれば、更に好ましく、図７４および図７５にはこの場合が示されている。
ここで、ＨＤＰ酸化膜とは、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法を用いて形成された酸化シリコン膜のことである。また、ＰＴＥＯＳ膜とは、ＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、テトラオルソシリケートとも言う）を原料としてプラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法ではなく通常のプラズマＣＶＤ法）を用いて形成された酸化シリコン膜のことである。
ＨＤＰ−ＣＶＤ法は、隙間（例えば隣接する配線Ｍ３間の隙間など）に対する埋め込み性が高いため、酸化シリコン膜ＬＦ１として、ＨＤＰ酸化膜を用いることにより、酸化シリコン膜ＬＦ１の埋め込み性を高めることができる。この観点では、酸化シリコン膜ＬＦ１の成膜法として、ＨＤＰ−ＣＶＤ法は好適である。しかしながら、ＨＤＰ−ＣＶＤ法は、隙間に対する埋め込み性は高いが、パッドＰＤ１，ＰＤＴの側壁のカバレッジはあまり良くない成膜法である。このため、酸化シリコン膜ＬＦ１全体をＨＤＰ−ＣＶＤ法を用いて成膜した場合には、窒化シリコン膜ＬＦ２のエッチング工程でパッドＰＤＴの上面端部ＪＴが露出されやすくなる。
それに対して、酸化シリコン膜ＬＦ１として、図７４に示されるように、ＨＤＰ酸化膜１１ａとその上のＰＴＥＯＳ膜１１ｂとの積層膜を用いれば、ＨＤＰ酸化膜１１ａによって埋め込み性を確保しながら、ＰＴＥＯＳ膜１１ｂによってパッドＰＤ１，ＰＤＴの側壁のカバレッジを確保することができる。すなわち、酸化シリコン膜ＬＦ１全体をＨＤＰ酸化膜により形成した場合は、パッドＰＤＴの上面端部ＪＴに隣接する部分の酸化シリコン膜ＬＦ１の厚みが薄くなりやすいが、酸化シリコン膜ＬＦ１として、ＨＤＰ酸化膜１１ａとその上のＰＴＥＯＳ膜１１ｂとの積層膜を用いることで、パッドＰＤＴの上面端部ＪＴに隣接する部分の酸化シリコン膜ＬＦ１の厚みを厚くしやすくなる。これにより、窒化シリコン膜ＬＦ２のエッチング工程でパッドＰＤＴの上面端部ＪＴが露出されてしまう現象を、より的確に抑制または防止することができる。従って、酸化シリコン膜ＬＦ１として、ＨＤＰ酸化膜１１ａとその上のＰＴＥＯＳ膜１１ｂとの積層膜を用いることで、酸化シリコン膜ＬＦ１の埋め込み性の向上と、テスト用のパッドＰＤＴ上に位置する部分の酸化シリコン膜ＬＦ１が剥離して異物となってしまう現象の防止とを、両立させることができる。このため、半導体装置の信頼性を更に向上させることができる。また、ＨＤＰ酸化膜に比べてＰＴＥＯＳ膜は、成膜レート（成膜速度）が高いため、酸化シリコン膜ＬＦ１として、ＨＤＰ酸化膜の単体膜を用いずに、ＨＤＰ酸化膜１１ａとその上のＰＴＥＯＳ膜１１ｂとの積層膜を用いることにより、半導体装置のスループットを向上させることができる。
また、酸化シリコン膜ＬＦ１として、ＨＤＰ酸化膜１１ａとその上のＰＴＥＯＳ膜１１ｂとの積層膜を用いる場合には、ＨＤＰ酸化膜１１ａの厚みは、テスト用のパッドＰＤＴの厚みＴ１２の１／２以上であることが、より好ましい。これにより、テスト用のパッドＰＤＴと同層の配線Ｍ３間の隙間なども、酸化シリコン膜ＬＦ１でより的確に埋め込むことができるようになる。
一例を挙げれば、ＨＤＰ酸化膜１１ａの厚みをテスト用のパッドＰＤＴの厚みＴ１２の０．５〜１倍程度とし、ＰＴＥＯＳ膜１１ｂの厚みを、例えば０．５〜１μｍ程度とすることができる。
＜第３の工夫点について＞
次に、第３の工夫点について説明する。
図７６〜図８０は、第３の工夫点を説明するための説明図である。
第３の工夫点は、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成する工程に関連するものである。
上述のように、レジストパターンＲＰ１をエッチングマスクとして酸化シリコン膜ＬＦ１をエッチングすることにより、酸化シリコン膜ＬＦ１に開口部ＯＰ１ａ，ＯＰＴａを形成する（上記図２７〜図３４参照）。このため、レジストパターンＲＰ１は、開口部ＯＰ１ａを形成するための開口部ＲＰ１ａと、開口部ＯＰＴａを形成するための開口部ＲＰ１ｂとを有している。レジストパターンＲＰ１の開口部ＲＰ１ａの底部で露出された酸化シリコン膜ＬＦ１がエッチングされて除去されることにより、開口部ＯＰ１ａが形成され、レジストパターンＲＰ１の開口部ＲＰ１ｂの底部で露出された酸化シリコン膜ＬＦ１がエッチングされて除去されることにより、開口部ＯＰＴａが形成される。
酸化シリコン膜ＬＦ１全体がＨＤＰ酸化膜により形成されているか、あるいは、酸化シリコン膜ＬＦ１がＨＤＰ酸化膜を含む積層膜により形成されていた場合には、レジストパターンＲＰ１の開口部ＲＰ１ａの内壁（側壁、側面）は、酸化シリコン膜ＬＦ１の傾斜面ＫＭ１上に位置するのではなく、酸化シリコン膜ＬＦ１の平坦面ＨＭ１上に位置するようにすることが好ましい。また、レジストパターンＲＰ１の開口部ＲＰ１ｂの内壁（側壁、側面）は、酸化シリコン膜ＬＦ１の傾斜面ＫＭ２上に位置するのではなく、酸化シリコン膜ＬＦ１の平坦面ＨＭ２上に位置するようにすることが好ましい。その理由について、以下に説明する。
図７６は、酸化シリコン膜ＬＦ１を形成した段階（すなわち上記図２７および図２８と同じ工程段階）の断面図であり、パッドＰＤ１の端部近傍領域またはパッドＰＤＴの端部近傍領域の断面図が示されている。なお、図面の簡略化のために、パッドＰＤ１の端部近傍領域とパッドＰＤＴの端部近傍領域とを１つの断面図（図７６）で示している。図７７は、図７６の段階の後、酸化シリコン膜ＬＦ１上にレジストパターンＲＰ１を形成した段階（すなわち上記図２９および図３０と同じ工程段階）の断面図である。図７８は、図７７と同じ工程段階の平面図であり、パッドＰＤ１形成領域またはパッドＰＤＴ形成領域の平面図が示されている。図７８では、レジストパターンＲＰ１の開口部ＲＰ１ａ，ＲＰ１ｂの位置を点線で示し、図７８のＣ１−Ｃ１線の位置での断面図が図７７にほぼ対応している。
ＨＤＰ−ＣＶＤ法は、隙間に対する埋め込み性は高いが、パッドＰＤ１，ＰＤＴの側壁のカバレッジはあまり良くない成膜法である。このため、酸化シリコン膜ＬＦ１全体がＨＤＰ酸化膜により形成されているか、あるいは、酸化シリコン膜ＬＦ１がＨＤＰ酸化膜を含む積層膜により形成されていた場合には、図７６に模式的に示されるように、パッドＰＤ１，ＰＤＴ上の酸化シリコン膜ＬＦ１は、断面視で略台形状の形状となる。すなわち、各パッドＰＤ１，ＰＤＴの上面の外周部（周辺部）上では、酸化シリコン膜ＬＦ１の表面は、そのパッド（ＰＤ１，ＰＤＴ）の上面に対して所定の角度傾斜した傾斜面ＫＭ１，ＫＭ２となっており、各パッドＰＤ１，ＰＤＴの上面の外周部よりも内側領域上では、酸化シリコン膜ＬＦ１の表面は、そのパッド（ＰＤ１，ＰＤＴ）の上面に対して略平行な平坦面ＨＭ１，ＨＭ２となっている。
ここで、酸化シリコン膜ＬＦ１の平坦面ＨＭ１は、パッドＰＤ１の上面上に形成された部分の酸化シリコン膜ＬＦ１の表面のうち、パッドＰＤ１の上面とほぼ平行な面で構成されている部分に対応している。このため、酸化シリコン膜ＬＦ１の平坦面ＨＭ１は、パッドＰＤ１の上面とほぼ平行である。また、酸化シリコン膜ＬＦ１の傾斜面ＫＭ１は、パッドＰＤ１の上面上に形成された部分の酸化シリコン膜ＬＦ１の表面のうち、パッドＰＤ１の上面に対して所定の角度傾斜した部分に対応し、傾斜角度は、０°より大きくかつ９０°未満である。この傾斜面ＫＭ１は、パッドＰＤ１の周囲の層間絶縁膜ＩＬ３上に位置する部分の酸化シリコン膜ＬＦ１の上面と、平坦面ＨＭ１との間をつなぐ（連結する）面でもある。また、酸化シリコン膜ＬＦ１の平坦面ＨＭ２は、テスト用のパッドＰＤＴの上面上に形成された部分の酸化シリコン膜ＬＦ１の表面のうち、パッドＰＤＴの上面とほぼ平行な面で構成されている部分に対応している。このため、酸化シリコン膜ＬＦ１の平坦面ＨＭ２は、テスト用のパッドＰＤＴの上面とほぼ平行である。また、酸化シリコン膜ＬＦ１の傾斜面ＫＭ２は、テスト用のパッドＰＤＴの上面上に形成された部分の酸化シリコン膜ＬＦ１の表面のうち、パッドＰＤＴの上面に対して所定の角度傾斜した部分に対応し、傾斜角度は、０°より大きくかつ９０°未満である。この傾斜面ＫＭ２は、パッドＰＤＴの周囲の層間絶縁膜ＩＬ３上に位置する部分の酸化シリコン膜ＬＦ１の上面と、平坦面ＨＭ２との間をつなぐ（連結する）面でもある。
図７７および図７８に示されるように、レジストパターン（フォトレジストパターン）ＲＰ１の開口部ＲＰ１ａの内壁（側壁、側面）が、酸化シリコン膜ＬＦ１の傾斜面ＫＭ１上に位置していた場合や、レジストパターンＲＰ１の開口部ＲＰ１ｂの内壁（側壁、側面）が、酸化シリコン膜ＬＦ１の傾斜面ＫＭ２上に位置していた場合には、レジストパターンＲＰ１にクラックが発生しやすくなる。この課題は、酸化シリコン膜ＬＦ１全体がＨＤＰ酸化膜により形成されているか、あるいは、酸化シリコン膜ＬＦ１がＨＤＰ酸化膜を含む積層膜により形成されていた場合に、特に発生しやすい。レジストパターンＲＰ１にクラックが発生しやすくなる理由は、次のようなものである。
まず、パッドＰＤ１上に形成された部分の酸化シリコン膜ＬＦ１に着目する。隣り合う傾斜面ＫＭ１の境界Ｋ１は角を形成しているが、レジストパターンＲＰ１の開口部ＲＰ１ａの内壁が酸化シリコン膜ＬＦ１の傾斜面ＫＭ１上に位置していた場合には、レジストパターンＲＰ１の開口部ＲＰ１ａの内壁が傾斜面ＫＭ１の境界Ｋ１の角を横切ることになり、この境界Ｋ１の角を起点に、レジストパターンＲＰ１にクラックが発生しやすい。テスト用のパッドＰＤＴ上に形成された部分の酸化シリコン膜ＬＦ１についても同様である。すなわち、隣り合う傾斜面ＫＭ２の境界Ｋ２は角を形成しているが、レジストパターンＲＰ１の開口部ＲＰ１ｂの内壁が酸化シリコン膜ＬＦ１の傾斜面ＫＭ２上に位置していた場合には、レジストパターンＲＰ１の開口部ＲＰ１ｂの内壁が傾斜面ＫＭ２の境界Ｋ２の角を横切ることになり、この境界Ｋ２の角を起点に、レジストパターンＲＰ１にクラックが発生しやすい。酸化シリコン膜ＬＦ１全体がＨＤＰ酸化膜により形成されているか、あるいは、酸化シリコン膜ＬＦ１がＨＤＰ酸化膜を含む積層膜により形成されていた場合には、隣り合う傾斜面ＫＭ１の境界Ｋ１や、隣り合う傾斜面ＫＭ２の境界Ｋ２に角が形成されやすいため、レジストパターンＲＰ１にクラックが特に発生しやすくなる。レジストパターンＲＰ１にクラックが発生すると、レジストパターンＲＰ１をエッチングマスクとして酸化シリコン膜ＬＦ１をエッチングする際に、レジストパターンＲＰ１のクラックからエッチャントが侵入して酸化シリコン膜ＬＦ１を削ってしまう。これは、例えば、テスト用のパッドＰＤＴ上に位置する酸化シリコン膜ＬＦ１の一部が剥離することなどにつながり、この剥離した酸化シリコン膜ＬＦ１が異物となって汚染の原因となる虞がある。このため、レジストパターンＲＰ１にクラックが発生する現象は、できるだけ抑制または防止することが望ましい。
そこで、本実施の形態では、第３の工夫点として、以下の工夫を行っている。
図７９は、図７６の段階の後、酸化シリコン膜ＬＦ１上にレジストパターンＲＰ１を形成した段階（すなわち上記図２９および図３０と同じ工程段階）の断面図である。図８０は、図７９と同じ工程段階の平面図であり、パッドＰＤ１形成領域またはパッドＰＤＴ形成領域の平面図が示されている。図８０では、レジストパターンＲＰ１の開口部ＲＰ１ａ，ＲＰ１ｂの位置を点線で示し、図８０のＣ２−Ｃ２線の位置での断面図が図７９にほぼ対応している。
本実施の形態では、図７９および図８０に示されるように、レジストパターン（フォトレジストパターン）ＲＰ１の開口部ＲＰ１ａの内壁は、酸化シリコン膜ＬＦ１の傾斜面ＫＭ１上に位置するのではなく、酸化シリコン膜ＬＦ１の平坦面ＨＭ１上に位置するようにすることが好ましい。そうすることにより、レジストパターンＲＰ１の開口部ＲＰ１ａの内壁は、傾斜面ＫＭ１の境界Ｋ１の角を横切らなくて済むようになるため、境界Ｋ１の角を起点にレジストパターンＲＰ１にクラックが発生するのを抑制または防止することができる。また、レジストパターンＲＰ１の開口部ＲＰ１ｂの内壁は、酸化シリコン膜ＬＦ１の傾斜面ＫＭ２上に位置するのではなく、酸化シリコン膜ＬＦ１の平坦面ＨＭ２上に位置するようにすることが好ましい。そうすることにより、レジストパターンＲＰ１の開口部ＲＰ１ｂの内壁は、傾斜面ＫＭ２の境界Ｋ２の角を横切らなくて済むようになるため、境界Ｋ２の角を起点にレジストパターンＲＰ１にクラックが発生するのを抑制または防止することができる。従って、レジストパターンＲＰ１にクラックが発生するのを抑制または防止することができることで、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になる。
また、酸化シリコン膜ＬＦ１全体がＨＤＰ酸化膜により形成されているか、あるいは、酸化シリコン膜ＬＦ１がＨＤＰ酸化膜を含む積層膜により形成されていた場合には、隣り合う傾斜面ＫＭ１の境界Ｋ１や、隣り合う傾斜面ＫＭ２の境界Ｋ２に角が形成されやすいため、第３の工夫点を適用すれば、その効果は極めて大きい。
＜第４の工夫点について＞
次に、第４の工夫点について説明する。
第４の工夫点は、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３の形成に関連するものである。
上述のように、シード膜ＳＥ上にレジスト膜（フォトレジスト膜）ＲＰ４ａを形成してから、フォトリソグラフィ法を用いて（具体的には露光、現像を行って）レジスト膜ＲＰ４ａをパターニングしてレジストパターンＲＰ４を形成した後、レジストパターンＲＰ４の開口部（溝）から露出するシード膜ＳＥ上に銅膜ＣＦを電解メッキ法により形成する（上記図４９〜図５２参照）。銅膜ＣＦは、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３の主導体膜である。
このレジストパターンＲＰ４は、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３を形成すべき領域以外の領域に形成され、再配線ＲＷを形成する予定の領域と、パッドＰＤ２を形成する予定の領域と、コイルＣＬ２を形成する予定の領域と、パッドＰＤ３を形成する予定の領域とでは、シード膜ＳＥが露出される。すなわち、レジストパターンＲＰ４は、再配線ＲＷを形成する予定の領域と、パッドＰＤ２を形成する予定の領域と、コイルＣＬ２を形成する予定の領域と、パッドＰＤ３を形成する予定の領域とに開口部（溝）を有している。このため、銅膜ＣＦは、再配線ＲＷを形成する予定の領域と、パッドＰＤ２を形成する予定の領域と、コイルＣＬ２を形成する予定の領域と、パッドＰＤ３を形成する予定の領域とに形成されることになる。
ここで、レジストパターンＲＰ４における、再配線ＲＷを形成する予定の領域に形成された開口部（溝）を、符号４ａを付して開口部（溝）４ａと称し、また、パッドＰＤ２を形成する予定の領域に形成された開口部（溝）を、符号４ｂを付して開口部（溝）４ｂと称することとする（図５１参照）。また、レジストパターンＲＰ４における、コイルＣＬ２を形成する予定の領域に形成された開口部（溝）を、符号５ａを付して開口部（溝）５ａと称し、また、パッドＰＤ３を形成する予定の領域に形成された開口部（溝）を、符号５ｂを付して開口部（溝）５ｂと称することとする（図５１参照）。開口部４ａから露出するシード膜ＳＥ上に形成された銅膜ＣＦにより、再配線ＲＷが形成され、開口部４ｂから露出するシード膜ＳＥ上に形成された銅膜ＣＦにより、パッドＰＤ２が形成され、開口部５ａから露出するシード膜ＳＥ上に形成された銅膜ＣＦにより、コイルＣＬ２が形成され、開口部５ｂから露出するシード膜ＳＥ上に形成された銅膜ＣＦにより、パッドＰＤ３が形成される。このため、開口部４ａは、後で形成される再配線ＲＷと同じ位置に同じ形状（パターン）で形状され、開口部４ｂは、後で形成されるパッドＰＤ２と同じ位置に同じ形状（パターン）で形状され、開口部５ａは、後で形成されるコイルＣＬ２と同じ位置に同じ形状（パターン）で形状され、開口部５ｂは、後で形成されるパッドＰＤ３と同じ位置に同じ形状（パターン）で形状される。
なお、上述のように、パッドＰＤ２は、再配線ＲＷと一体的に形成され、再配線ＲＷと繋がっているため、パッドＰＤ２を形成する予定の領域は、再配線ＲＷを形成する予定の領域と繋がっている。このため、パッドＰＤ２を形成する予定の領域に形成された開口部４ｂは、再配線ＲＷを形成する予定の領域に形成された開口部４ａと繋がっている。このため、開口部４ａと開口部４ｂとを合わせたものを、開口部（溝）４と称することとする。開口部４ａは、再配線ＲＷ形成用の開口部（溝）であり、開口部４ｂは、パッドＰＤ２形成用の開口部（溝）であり、開口部４は、再配線ＲＷおよびパッドＰＤ２形成用の開口部（溝）である。
また、上述のように、パッドＰＤ３は、コイルＣＬ２と一体的に形成され、コイルＣＬ２と繋がっているため、パッドＰＤ３を形成する予定の領域は、コイルＣＬ２を形成する予定の領域と繋がっている。このため、パッドＰＤ３を形成する予定の領域に形成された開口部５ｂは、コイルＣＬ２を形成する予定の領域に形成された開口部５ａと繋がっている。このため、開口部５ａと開口部５ｂとを合わせたものを、開口部（溝）５と称することとする。開口部５ａは、コイルＣＬ２形成用の開口部（溝）であり、開口部５ｂは、パッドＰＤ３形成用の開口部（溝）であり、開口部５は、コイルＣＬ２およびパッドＰＤ３形成用の開口部（溝）である。
開口部５ａは、コイルＣＬ２形成用の開口部（溝）であり、コイルＣＬ２と同様のパターンを有している。このため、開口部５ａは、コイルＣＬ２の線幅と同程度の幅の溝が周回するようなパターンを有しており、コイルＣＬ２の線幅（配線幅）は、再配線ＲＷの線幅（配線幅）よりも小さい（狭い）。つまり、再配線ＲＷおよびパッドＰＤ２よりもコイルＣＬ２の方が、より微細なパターンであり、従って、再配線ＲＷおよびパッドＰＤ２形成用の開口部４に比べて、コイルＣＬ２形成用の開口部５ａの方が、より微細なパターンである。
このように、本実施の形態では、再配線ＲＷおよびパッドＰＤ２形成用の開口部４と、コイルＣＬ２およびパッドＰＤ３形成用の開口部５とを有するレジストパターンＲＰ４を、レジスト膜ＲＰ４ａを露光、現像することにより形成する。
ここで、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を的確に形成するためには、レジスト膜ＲＰ４ａを露光する際の露光量はある程度大きくすることが望ましい。その理由は、次のようなものである。
レジスト膜ＲＰ４ａをシード膜ＳＥ上に形成すると、積層膜ＬＦの開口部ＯＰ１内は、シード膜ＳＥ上のレジスト膜ＲＰ４ａで埋められた状態になり、レジスト膜ＲＰ４ａの厚みは、積層膜ＬＦの開口部ＯＰ１と平面視で重なる領域で、他の領域よりも相対的に厚くなる（図５０参照）。積層膜ＬＦの開口部ＯＰ１から露出されるパッドＰＤ１上にも再配線ＲＷを形成する必要があるため、再配線ＲＷおよびパッドＰＤ２形成用の開口部４（具体的には再配線ＲＷ形成用の開口部４ａ）は、積層膜ＬＦの開口部ＯＰ１と平面視で重なるように形成され、より特定的には、積層膜ＬＦの開口部ＯＰ１を平面視で内包するように形成される。レジスト膜ＲＰ４ａを露光する際には、積層膜ＬＦの開口部ＯＰ１内を埋める部分のレジスト膜ＲＰ４ａ（平面視で開口部ＯＰ１に重なる部分のレジスト膜ＲＰ４ａ）にも十分に光を照射しないと、露光不足が生じ、現像処理後に、積層膜ＬＦの開口部ＯＰ１の底部のシード膜ＳＥ上にレジスト膜ＲＰ４ａの一部が残存してしまう虞がある。積層膜ＬＦの開口部ＯＰ１の底部のシード膜ＳＥ上にレジスト膜ＲＰ４ａが残存することは、積層膜ＬＦの開口部ＯＰ１から露出されるパッドＰＤ１上に再配線ＲＷを上手く形成できなくなることにつながるため、現像処理後に積層膜ＬＦの開口部ＯＰ１の底部のシード膜ＳＥ上にレジスト膜ＲＰ４ａが残存する現象は、できるだけ防止することが望ましい。
このため、開口部４を形成するためにレジスト膜ＲＰ４ａを露光する際には、積層膜ＬＦの開口部ＯＰ１の底部にまで十分に光（露光光）が届くようにし、積層膜ＬＦの開口部ＯＰ１内を埋める部分のレジスト膜ＲＰ４ａにも十分に光を照射して、露光不足が生じないようにすることが望ましい。従って、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を的確に形成するためには、レジスト膜ＲＰ４ａを露光する際の露光量はある程度大きくすることが望ましいことになる。
しかしながら、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を的確に形成する観点では、レジスト膜ＲＰ４ａを露光する際の露光量は、ある程度小さくすることが望ましい。
すなわち、露光量が大きいと、フォトレジストパターンに微細なパターンを形成しにくくなる。例えば、フォトレジスト膜の露光、現像により、コイルパターンに相当する溝を有するフォトレジストパターンを形成する際に、露光量が大きくなると、溝の幅が大きくなり、かつ、隣接する溝の間隔が小さくなってしまうため、コイルパターンに相当する溝を上手く形成できなくなる虞がある。一方、露光量を大きくしてもフォトレジストパターンにおけるコイルパターンに相当する溝を上手く形成できるように、コイルパターンの線幅（配線幅）および間隔を大きくすると、コイルの占有面積の増大を招き、ひいては、半導体装置の平面寸法（平面積）の増大を招いてしまう。
従って、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を的確に形成する観点では、レジスト膜ＲＰ４ａを露光する際の露光量はある程度大きくすることが望ましく、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を的確に形成する観点では、レジスト膜ＲＰ４ａを露光する際の露光量はある程度小さくすることが望ましいことになる。つまり、再配線ＲＷおよびパッドＰＤ２形成用の開口部４と、コイルＣＬ２およびパッドＰＤ３形成用の開口部５とでは、最適な露光量に対する要求が相反している。
そこで、本実施の形態では、第４の工夫点として、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成するための露光処理と、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための露光処理とを、別々に行う。そして、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成するための露光処理における露光量よりも、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための露光処理における露光量を小さくする。言い換えると、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための露光処理における露光量よりも、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成するための露光処理における露光量を大きくする。
第４の工夫点を、図８１および図８２を参照して具体的に説明する。図８１および図８２は、第４の工夫点の説明図である。図８１および図８２には、上記図５０のようにレジスト膜（フォトレジスト膜）ＲＰ４ａを形成した後に、レジスト膜ＲＰ４ａを露光する工程が示されている。
上記図５０のように、シード膜ＳＥ上にレジスト膜ＲＰ４ａを形成した後、図８１に示されるように、レジスト層ＲＰ４ａに露光処理（第１の露光処理）を施す。この第１の露光処理では、開口部４が形成される予定領域に光（露光光）が照射され、かつ、開口部５が形成される予定領域には光（露光光）が照射されないようなフォトマスク（レチクル）ＦＭ１を用いて、レジスト膜ＲＰ４ａを露光する処理を行う。図８１では、理解を簡単にするために、レジスト膜ＲＰ４ａにおいて、第１の露光処理で光（露光光）が照射された領域（露光領域）にドットのハッチングを付してある。
この第１の露光処理（図８１の露光処理）では、レジスト膜ＲＰ４ａにおいて、開口部４が形成される予定領域（従って再配線ＲＷおよびパッドＰＤ２が形成される予定領域）は、光（露光光）が照射されて露光されるが、開口部５が形成される予定領域（従ってコイルＣＬ２およびパッドＰＤ３が形成される予定領域）は、光（露光光）が照射されず、露光されない。すなわち、第１の露光処理では、レジスト膜ＲＰ４ａにおいて、後で形成される再配線ＲＷおよびパッドＰＤ２と同じパターンが、露光される。
次に、図８２に示されるように、レジスト層ＲＰ４ａに露光処理（第２の露光処理）を施す。この第２の露光処理では、開口部５が形成される予定領域に光（露光光）が照射され、かつ、開口部４が形成される予定領域には光（露光光）が照射されないようなフォトマスク（レチクル）ＦＭ２を用いて、レジスト膜ＲＰ４ａを露光する処理（第２の露光処理）を行う。図８２では、理解を簡単にするために、レジスト膜ＲＰ４ａにおいて、第２の露光処理で光（露光光）が照射された領域（露光領域）にドットのハッチングを付してある。
この第２の露光処理（図８２の露光処理）では、レジスト膜ＲＰ４ａにおいて、開口部５が形成される予定領域（従ってコイルＣＬ２およびパッドＰＤ３が形成される予定領域）は、光（露光光）が照射されて露光されるが、開口部４が形成される予定領域（従って再配線ＲＷおよびパッドＰＤ２が形成される予定領域）は、光（露光光）が照射されず、露光されない。すなわち、第２の露光処理では、レジスト膜ＲＰ４ａにおいて、後で形成されるコイルＣＬ２およびパッドＰＤ３と同じパターンが、露光される。
つまり、レジスト膜ＲＰ４ａにおいて、開口部４が形成される予定領域は、第１の露光処理では光（露光光）が照射される（すなわち露光される）が、第２の露光処理では光（露光光）が照射されない（すなわち露光されない）。一方、レジスト膜ＲＰ４ａにおいて、開口部５が形成される予定領域は、第２の露光処理では光（露光光）が照射される（すなわち露光される）が、第１の露光処理では光（露光光）が照射されない（すなわち露光されない）。
このように、レジスト膜ＲＰ４ａに対して、第１の露光処理（図８１の露光処理）では、再配線ＲＷおよびパッドＰＤ２のパターンが露光され、第２の露光処理（図８２の露光処理）では、コイルＣＬ２およびパッドＰＤ３のパターンが露光される。そして、第１の露光処理（図８１の露光処理）における露光量は、第２の露光処理（図８２の露光処理）における露光量よりも大きくする。言い換えると、第２の露光処理（図８２の露光処理）における露光量は、第１の露光処理（図８１の露光処理）における露光量よりも小さくする。
第１の露光処理（図８１の露光処理）および第２の露光処理（図８２の露光処理）の後、レジスト膜ＲＰ４ａを現像処理することにより、上記図５１に示されるように、開口部４と開口部５とを有するレジストパターンＲＰ４が形成される。その後、上述のように、レジストパターンＲＰ４から露出されるシード膜ＳＥ上に、コイルＣＬ２および再配線ＲＷ用の導電膜（ここでは銅膜ＣＦ）が電界メッキ法により形成される（上記図５２参照）。
第１の露光処理と第２の露光処理とでは、別々のフォトマスクが用いられ、第１の露光処理で用いられるフォトマスクＦＭ１と第２の露光処理で用いられるフォトマスクＦＭ２とは同じものではない。すなわち、第１の露光処理で用いられるフォトマスクＦＭ１は、開口部４に対応するマスクパターン（従って再配線ＲＷおよびパッドＰＤ２に対応するマスクパターン）を有しているが、開口部５に対応するマスクパターン（従ってコイルＣＬ２およびパッドＰＤ３に対応するマスクパターン）は有していない。一方、第２の露光処理で用いられるフォトマスクＦＭ２は、開口部５に対応するマスクパターン（従ってコイルＣＬ２およびパッドＰＤ３に対応するマスクパターン）を有しているが、開口部４に対応するマスクパターン（従って再配線ＲＷおよびパッドＰＤ２に対応するマスクパターン）は有していない。
また、ここでは、開口部４が形成される予定領域を露光する第１の露光処理（図８１の露光処理）を先に行い、開口部５が形成される予定領域を露光する第２の露光処理（図８２の露光処理）をその後で行う場合について説明したが、第１の露光処理と第２の露光処理の順序を入れ換えることもできる。すなわち、開口部５が形成される予定領域を露光する第２の露光処理（図８２の露光処理）を先に行い、その後に、開口部４が形成される予定領域を露光する第１の露光処理（図８１の露光処理）を行うこともできる。
第４の工夫点では、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成するための露光処理（第１の露光処理）と、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための露光処理（第２の露光処理）とを、別々に行うことにより、開口部４を形成するための露光処理と、開口部５を形成するための露光処理とで、露光量を変えることが可能になる。
そして、開口部５を形成するための第２の露光処理（図８２の露光処理）における露光量よりも、開口部４を形成するための第１の露光処理（図８１の露光処理）における露光量を大きくすることにより、比較的大きな露光量で再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成することができるため、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を的確に形成することができる。具体的には、第１の露光処理でレジスト膜ＲＰ４ａを露光する際に、露光量が大きいことで、積層膜ＬＦの開口部ＯＰ１の底部にまで十分に光（露光光）が届くようにすることができ、積層膜ＬＦの開口部ＯＰ１内を埋める部分のレジスト膜ＲＰ４ａにも十分に光を照射して、露光不足が生じないようにすることができる。これにより、露光不足により積層膜ＬＦの開口部ＯＰ１の底部のシード膜ＳＥ上にレジスト膜ＲＰ４ａの一部が現像処理後も残存してしまうのを的確に防止することができる。このため、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を的確に形成することができ、従って、再配線ＲＷおよびパッドＰＤ２を的確に形成することができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、開口部４を形成するための第１の露光処理（図８１の露光処理）における露光量よりも、開口部５を形成するための第２の露光処理（図８２の露光処理）における露光量を小さくすることにより、比較的小さな露光量でコイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成することができるため、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を的確に形成することができる。具体的には、過剰な露光量によりコイルＣＬ２形成用の開口部（溝）５ａの幅（溝の幅、線幅）が大きくなってしまう現象を抑制または防止できる。これにより、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を的確に形成することができ、従って、コイルＣＬ２およびパッドＰＤ３を的確に形成することができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための露光処理における露光量を比較的小さくすることができるため、形成すべきコイルＣＬ２のコイルパターンの線幅（配線幅）や間隔（線間距離）を小さく設計しても、それに応じたコイルＣＬ２形成用の開口部（溝）５ａを的確に形成することができる。従って、コイルＣＬ２の占有面積の縮小が可能になり、半導体装置の小型化（小面積化）を図ることができる。
このように、第４の工夫点を採用すれば、大きな露光量により再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成し、小さな露光量によりコイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成することができるため、再配線ＲＷおよびパッドＰＤ２形成用の開口部４とコイルＣＬ２およびパッドＰＤ３形成用の開口部５とを有するレジストパターンＲＰ４を、より的確に形成することができる。これにより、再配線ＲＷ、パッドＰＤ２、コイルＣＬ２およびパッドＰＤ３のいずれも的確に形成することができる。従って、半導体装置の信頼性を、より向上させることができる。また、半導体装置の製造歩留まりを、より向上させることができる。
また、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成するための露光処理（第１の露光処理）は、ｇ線とｈ線とｉ線との混線を用いれば、より好ましい。ｇ線とｈ線とｉ線との混線を用いれば、露光量を大きくしやすい。すなわち、再配線ＲＷおよびパッドＰＤ２形成用の開口部４を形成するための第１の露光処理（図８１の露光処理）は、露光量を大きくするが、ｇ線とｈ線とｉ線との混線を用いれば、光源（ランプ）からの光の使用率を高めることができるため、露光量を効率よく増大させることができる。また、ｇ線とｈ線とｉ線との混線を用いれば、光源（ランプ）からの光の使用率を高めることができるため、露光量を大きくしながら、光源（ランプ）の加熱を抑制することができる。光源（ランプ）の加熱を抑制することは、光源（ランプ）の冷却に要する時間の短縮につながるため、スループットの向上につながる。
また、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための露光処理（第２の露光処理）は、ｉ線（ｉ線の単線）を用いれば、より好ましい。
微細な配線を形成するためには、すなわち微細な配線用のフォトレジストパターンを形成するためには、露光に、波長が短いｉ線を使用することが望ましい。コイルＣＬ２のパターンは、再配線ＲＷよりも微細（配線幅が小さくかつ隣接配線間隔も小さい）であるため、コイルＣＬ２形成用の開口部（溝）５ａを形成するには、波長が短いｉ線を用いた露光が適している。
ここで、ｉ線（ｉ線の単線）を用いることは、光源（ランプ）からの光の使用率が低くなるため、露光量を増大させにくく、露光量を大きくしようとすると、光源（ランプ）の加熱が大きくなることにつながる。光源（ランプ）の加熱が大きくなることは、光源（ランプ）の冷却に要する時間の増大につながるため、スループットの低下につながる。
しかしながら、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成するための第２の露光処理（図８２の露光処理）は、露光量を小さくするため、ｉ線（ｉ線の単線）を用いても、光源（ランプ）の加熱を抑制することができる。光源（ランプ）の加熱を抑制することは、光源（ランプ）の冷却に要する時間の短縮につながるため、スループットを向上させることができる。そして、ｉ線（ｉ線の単線）を用いた露光により、コイルＣＬ２およびパッドＰＤ３形成用の開口部５を形成することで、コイルＣＬ２をより的確に形成することができるようになる。
一例を挙げれば、図８１の露光処理（第１の露光処理）については、露光量は２０ｋＪ／ｍ2程度とし、ｇ線とｈ線とｉ線との混線を用いることができ、図８２の露光処理（第２の露光処理）については、露光量は１５ｋＪ／ｍ2程度とし、ｉ線（ｉ線の単線）を用いることができる。但し、開口部ＯＰ１の深さ（従って積層膜ＬＦの厚み）やコイルＣＬ２の配線幅や隣接配線間隔などに応じて、露光量の具体的な数値は適宜変更可能である。
ここで、ｇ線とは、波長が４３６ｎｍであり、ｈ線とは、波長が４０５ｎｍであり、ｉ線とは、波長が３６５ｎｍである。具体的には、ｇ線は、波長４３６ｎｍの水銀のスペクトル線であり、ｈ線は、波長４０５ｎｍの水銀のスペクトル線であり、ｉ線は、波長３６５ｎｍの水銀のスペクトル線である。ｇ線、ｈ線、ｉ線を用いる場合の露光の光源としては、水銀灯（高圧水銀灯）などを好適に用いることができる。
また、露光量とは、露光処理の際に、レジスト膜（フォトレジスト膜）において光（露光光）が照射された領域（露光領域）における、単位面積当たりの照射光線量（積算光量）に対応している。露光量の単位は、例えばＪ／ｃｍ2またはＪ／ｍ2を用いることができる。
また、レジスト膜ＲＰ４ａとしては、ポジ型のレジスト膜（フォトレジスト膜）を好適に用いることができる。
＜コイルの構成について＞
次に、半導体チップＣＰ１内に形成されたトランスＴＲ１を構成するコイルの構成について説明する。
図８３は、半導体チップＣＰ１内に形成されたトランスＴＲ１の回路構成を示す回路図である。図８４および図８５は、本実施の形態の半導体チップＣＰ１の要部平面図であり、上記トランス形成領域１Ｂに形成されたコイルの平面図が示されている。図８６および図８７は、本実施の形態の半導体チップＣＰ１の要部断面図であり、上記トランス形成領域１Ｂの断面図が示されている。
なお、図８４と図８５とは、半導体チップＣＰ１における同じ平面領域が示されているが、層が異なっており、図８５は図８４よりも下層が示されている。具体的には、図８４には、半導体チップＣＰ１に形成されたトランスＴＲ１の二次側のコイル（コイルＣＬ５，ＣＬ６）が示され、図８５には、半導体チップＣＰ１に形成されたトランスＴＲ１の一次側のコイル（コイルＣＬ７，ＣＬ８）が示されている。また、一次側のコイル（ＣＬ７，ＣＬ８）とその引き出し用の配線（引出配線ＨＷ１，ＨＷ２）との相対的な位置関係が分かりやすいように、図８５では引出配線ＨＷ１，ＨＷ２を点線で示してある。また、図８４および図８５のＡ１−Ａ１線での断面図が図８６に対応し、図８４および図８５のＡ２−Ａ２線での断面図が図８７に対応している。
上述のように、半導体チップＣＰ１内にトランスＴＲ１用の一次コイルと二次コイルとが形成され、一次コイルと二次コイルのうち、一次コイルが下側に、二次コイルが上側に形成されている。すなわち、一次コイルの上方に二次コイルが配置され、二次コイルの下方に一次コイルが配置されている。
ここで、一次コイルと二次コイルとをそれぞれ２つのコイルで構成し、すなわち、トランスＴＲ１を２つのトランスで構成し、この２つのトランスを差動で動作させると、ノイズ耐性が高くなる。
そこで、本実施の形態では、図８３に示されるように、トランスＴＲ１の一次コイル（上記コイルＣＬ１ａに相当するもの）を、直列に接続されたコイルＣＬ７とコイルＣＬ８とで形成し、トランスＴＲ１の二次コイル（上記コイルＣＬ２ａに相当するもの）を、パッドＰＤ５とパッドＰＤ６との間に直列に接続されたコイルＣＬ５とコイルＣＬ６とで形成した構成を採用している。この場合、コイルＣＬ７とコイルＣＬ５とが磁気結合（誘導結合）され、コイルＣＬ８とコイルＣＬ６とが磁気結合（誘導結合）される。直列に接続されたコイルＣＬ７，ＣＬ８は送信回路ＴＸ１に接続されている。また、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が電気的に接続されている。これらコイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８とパッドＰＤ５，ＰＤ６，ＰＤ７と送信回路ＴＸ１とは、半導体チップＣＰ１内に形成されている。半導体チップＣＰ１のパッドＰＤ５，ＰＤ６，ＰＤ７は、後述のボンディングワイヤＢＷのような導電性の接続部材と半導体チップＣＰ２の内部配線を介して、半導体チップＣＰ２内の受信回路ＲＸ１に接続される。
このため、半導体チップＣＰ１において、送信回路ＴＸ１から一次コイルであるコイルＣＬ７とコイルＣＬ８に送信用の信号を送って電流を流すと、コイルＣＬ７とコイルＣＬ８に流れる電流の変化に応じて、二次コイルであるコイルＣＬ５とコイルＣＬ６に誘導起電力が生じて誘導電流が流れる。コイルＣＬ５とコイルＣＬ６に生じる誘導起電力または誘導電流は、パッドＰＤ５，ＰＤ６，ＰＤ７から、後述のボンディングワイヤＢＷのような導電性の接続部材と半導体チップＣＰ２の内部配線を介して半導体チップＣＰ２内の受信回路ＲＸ１で検知することができる。これにより、半導体チップＣＰ１の送信回路ＴＸ１からの信号を、電磁誘導により、コイルＣＬ７，ＣＬ８，ＣＬ５，ＣＬ６を介して、半導体チップＣＰ２の受信回路ＲＸ１に伝達することができる。パッドＰＤ７には、半導体チップＣＰ２から固定電位(グランド電位、ＧＮＤ電位、電源電位など）が供給されるため、コイルＣＬ５の誘導起電力または誘導電流と、コイルＣＬ６の誘導起電力または誘導電流とを検出して差動で制御（動作）することができる。
以下、図８４〜図８７を参照して、これらコイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８とパッドＰＤ５，ＰＤ６，ＰＤ７の具体的な構成について説明する。
コイルＣＬ７とコイルＣＬ８とは、上記コイルＣＬ１に対応するものであり、コイルＣＬ５とコイルＣＬ６とは、上記コイルＣＬ２に対応するものであり、パッドＰＤ５，ＰＤ６，ＰＤ７は、上記パッドＰＤ３に対応するものである。すなわち、図８４〜図８７のトランスを、上記図３〜図８の構造や上記図９〜図５９の製造工程や上記図６０〜図８２の第１〜第４の工夫点に適用する場合は、上記図３〜図８２において、上記コイルＣＬ１を図８４〜図８７のコイルＣＬ７，ＣＬ８に置き換え、上記コイルＣＬ２を図８４〜図８７のコイルＣＬ５，ＣＬ６に置き換えることになる。また、上記図３〜図８２において、上記パッドＰＤ３を図８４〜図８７のパッドＰＤ５，ＰＤ６，ＰＤ７に置き換えることになる。
まず、二次コイルであるコイルＣＬ５，ＣＬ６とそれに接続されたパッド（パッド電極、ボンディングパッド）ＰＤ５，ＰＤ６，ＰＤ７の具体的な構成について説明する。
図８３〜図８７に示されるように、パッドＰＤ５とパッドＰＤ６との間に、２つのコイル（インダクタ）ＣＬ５，ＣＬ６が直列に接続されている。そして、コイルＣＬ５とコイルＣＬ６との間に、パッドＰＤ７が電気的に接続されている。
コイルＣＬ５とコイルＣＬ６とは、半導体チップＣＰ１内において、同層に形成されており、コイルＣＬ５は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ５により形成され、コイルＣＬ６は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ６により形成されている。また、コイルＣＬ５およびコイルＣＬ６は、それぞれ平面的に形成されている。コイルＣＬ５およびコイルＣＬ６は、それぞれインダクタとみなすこともできる。コイルＣＬ５，ＣＬ６は、上記コイルＣＬ２に相当するものであるため、上記コイルＣＬ２が形成される層に、上述したコイルＣＬ２の形成法に従って形成される。また、パッドＰＤ５，ＰＤ６，ＰＤ７は、上記パッドＰＤ３に相当するものであるため、上記パッドＰＤ３が形成される層に、上述したパッドＰＤ３の形成法に従って形成される。
また、図８３〜図８７に示されるように、２つのコイル（インダクタ）ＣＬ７，ＣＬ８が直列に接続されている。コイルＣＬ７とコイルＣＬ８とは、半導体チップＣＰ１内において、同層に形成されており、コイルＣＬ７は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ７により形成され、コイルＣＬ８は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ８により形成されている。また、コイルＣＬ７およびコイルＣＬ８は、それぞれ平面的に形成されている。コイルＣＬ７およびコイルＣＬ８は、それぞれインダクタとみなすこともできる。コイルＣＬ７，ＣＬ８は、上記コイルＣＬ１に相当するものであるため、上記コイルＣＬ１が形成される層に、上述したコイルＣＬ１の形成法に従って形成される。
図８６および図８７からも分かるように、半導体チップＣＰ１内において、コイルＣＬ７，ＣＬ８は、コイルＣＬ５，ＣＬ６よりも下層に形成されている。つまり、半導体チップＣＰ１内において、コイルＣＬ５とコイルＣＬ６とは、互いに同層に形成され、コイルＣＬ７とコイルＣＬ８とは、互いに同層に形成されているが、コイルＣＬ７，ＣＬ８は、コイルＣＬ５，ＣＬ６よりも下層に配置され、コイルＣＬ５，ＣＬ６は、コイルＣＬ７，ＣＬ８よりも上層に配置されている。
そして、コイルＣＬ７はコイルＣＬ５の直下に配置され、コイルＣＬ８はコイルＣＬ６の直下に配置されている。すなわち、コイルＣＬ７は、平面視でコイルＣＬ５と重なるように配置され、コイルＣＬ８は、平面視でコイルＣＬ６と重なるように配置されている。換言すれば、コイルＣＬ５はコイルＣＬ７の直上に配置され、コイルＣＬ６はコイルＣＬ８の直上に配置されている。すなわち、コイルＣＬ５は、平面視でコイルＣＬ７と重なるように配置され、コイルＣＬ６は、平面視でコイルＣＬ８と重なるように配置されている。
コイルＣＬ５とコイルＣＬ７とが磁気的に結合し、コイルＣＬ６とコイルＣＬ８とが磁気的に結合している。すなわち、コイルＣＬ５とコイルＣＬ７とは、導体では繋がっていないが、磁気的に結合しており、コイルＣＬ６とコイルＣＬ８とは、導体では繋がっていないが、磁気的に結合している。一方、コイルＣＬ５とコイルＣＬ６とは導体で繋がっており、コイルＣＬ７とコイルＣＬ８とは導体で繋がっている。
パッドＰＤ５，ＰＤ６，ＰＤ７は、上記パッドＰＤ３に対応するものであり、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）は、上記コイルＣＬ２に対応するものであるため、パッドＰＤ５，ＰＤ６，ＰＤ７およびコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）は、互いに同層に形成されており、また、上記再配線ＲＷおよび上記パッドＰＤ２とも同層に形成されている。具体的には、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）およびパッドＰＤ５，ＰＤ６，ＰＤ７は、いずれも上記シード膜ＳＥとシード膜ＳＥ上の銅膜ＣＦとの積層膜からなり、上記樹脂膜ＬＦ３上に形成されているが、パッドＰＤ５，ＰＤ６，ＰＤ７の表面には、上記下地金属膜ＵＭが形成されている。コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）は、半導体チップＣＰ１の最上層の保護膜ＰＡにより覆われているが、パッドＰＤ５，ＰＤ６，ＰＤ７は、この保護膜ＰＡに設けられた開口部ＯＰ３から露出されている。図８４では、この開口部ＯＰ３を点線で示してある。
また、図８４および図８６に示されるように、パッドＰＤ５は、コイルＣＬ５の渦巻の内側に配置されており、このパッドＰＤ５にコイルＣＬ５の一端が接続されている。すなわち、パッドＰＤ５に接続されたコイル配線ＣＷ５が、このパッドＰＤ５の周囲を複数回、周回することにより、コイルＣＬ５が形成されている。図８４の場合は、パッドＰＤ５に接続されたコイル配線ＣＷ５が、このパッドＰＤ５の周囲を右回り（時計回り）に周回して、コイルＣＬ５が形成されている。コイル配線ＣＷ５同士は交差しないため、パッドＰＤ５に接続されたコイル配線ＣＷ５は、パッドＰＤ５の周囲を右回り（時計回り）に周回する度に、パッドＰＤ５から遠い側に徐々にずれていく。
また、パッドＰＤ６は、コイルＣＬ６の渦巻の内側に配置されており、このパッドＰＤ６にコイルＣＬ６の一端が接続されている。すなわち、パッドＰＤ６に接続されたコイル配線ＣＷ６が、このパッドＰＤ６の周囲を複数回、周回することにより、コイルＣＬ６が形成されている。図８４の場合は、パッドＰＤ６に接続されたコイル配線ＣＷ６が、このパッドＰＤ６の周囲を左回り（反時計回り）に周回して、コイルＣＬ６が形成されている。コイル配線ＣＷ６同士は交差しないため、パッドＰＤ６に接続されたコイル配線ＣＷ６は、パッドＰＤ６の周囲を左回り（反時計回り）に周回する度に、パッドＰＤ６から遠い側に徐々にずれていく。
ここで、「右回り」は、「時計回り」と同義であり、「左回り」は、「反時計回り」と同義である。また、コイルまたはコイル配線の巻方向（渦巻きの向き）を言うときは、そのコイルまたはコイル配線を上方から見た場合に、渦の内側から外側に向かう際の巻方向を指すものとし、上方から見て、渦の内側から外側に向かう際に時計回りに見えるものを「右巻き」と称し、渦の内側から外側に向かう際に反時計回りに見えるものを「左巻き」と称することとする。例えば、半導体チップＣＰ１のコイルＣＬ５の巻方向を言うときは、半導体チップＣＰ１の上方から半導体チップＣＰ１の表面側（パッドが形成されている側が表面側）を見たときに（図８４および図８５はこれに対応している）、コイルＣＬ５の渦の内側から外側に向かう際に時計回りに見えるものを「右巻き」、反時計回りに見えるものを「左巻き」と称する。
コイルＣＬ５（コイル配線ＣＷ５）の巻数（ターン数）とコイルＣＬ６（コイル配線ＣＷ６）の巻数（ターン数）とは、必要に応じて変更可能である。但し、コイルＣＬ５（コイル配線ＣＷ５）の巻数と、コイルＣＬ６（コイル配線ＣＷ６）の巻数とは、同じであることが好ましい。また、コイルＣＬ５の大きさ（直径）と、コイルＣＬ６の大きさ（直径）とは、同じであることが好ましい。また、コイルＣＬ５の自己インダクタンスと、コイルＣＬ６の自己インダクタンスとは、同じであることが好ましい。
また、図８４では、コイルＣＬ５を右巻きとし、コイルＣＬ６を左巻きとしているが、他の形態として、コイルＣＬ５を左巻きとし、コイルＣＬ６を右巻きとすることもできる。また、図８４では、パッドＰＤ７は、コイルＣＬ５とコイルＣＬ６との間に配置している。他の形態として、パッドＰＤ７を、コイルＣＬ５とコイルＣＬ６との間以外の領域に配置することもできる。
コイルＣＬ５（コイル配線ＣＷ５）の他端（パッドＰＤ５に接続される側とは反対側の端部）とコイルＣＬ６（コイル配線ＣＷ６）の他端（パッドＰＤ６に接続される側とは反対側の端部）とは、パッドＰＤ７に接続されている。このため、コイルＣＬ５（コイル配線ＣＷ５）の上記他端とコイルＣＬ６（コイル配線ＣＷ６）の上記他端とは、パッドＰＤ７を介して電気的に接続されている。
ここで、コイルＣＬ５（コイル配線ＣＷ５）の上記他端は、コイルＣＬ５（コイル配線ＣＷ５）の外側（渦巻きの外側）の端部に対応しており、コイルＣＬ６（コイル配線ＣＷ６）の上記他端は、コイルＣＬ６（コイル配線ＣＷ６）の外側（渦巻きの外側）の端部に対応している。すなわち、コイルＣＬ５（コイル配線ＣＷ５）は、互いに反対側の端部である内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とを有しており、そのうちの内側の端部がパッドＰＤ５に接続され、外側の端部がパッドＰＤ７に接続されている。また、コイルＣＬ６（コイル配線ＣＷ６）は、互いに反対側の端部である内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とを有しており、そのうちの内側の端部がパッドＰＤ６に接続され、外側の端部がパッドＰＤ７に接続されている。このため、パッドＰＤ７は、平面視において、コイルＣＬ５とコイルＣＬ６との間に配置されるとともに、パッドＰＤ５とパッドＰＤ６との間に配置されている。パッドＰＤ５，ＰＤ６，ＰＤ７のそれぞれの大きさ（辺の長さ）は、ほぼ同じとすることができる。
また、コイルＣＬ５，ＣＬ６は、樹脂膜ＬＦ３上に形成されるため、図８４に示されるように、平面視において、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の角を、鈍角（９０°より大きい角）にすることが好ましい。これは、樹脂膜、特にポリイミド膜は、金属パターンの直角や鋭角に弱いためである。コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の角を、鈍角（９０°より大きい角）にすることで、コイルＣＬ５，ＣＬ６の下地の樹脂膜ＬＦ３や、コイルＣＬ５，ＣＬ６を覆う保護膜ＰＡの信頼性を向上させることができる。また、このことは、コイルＣＬ５，ＣＬ６の下地の樹脂膜ＬＦ３またはコイルＣＬ５，ＣＬ６を覆う保護膜ＰＡがポリイミド膜の場合に、特に効果が大きい。図８４の場合は、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の平面形状は、略八角形であるため、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の角は、約１３５°となっている。
次に、コイルＣＬ７，ＣＬ８について、図８５〜図８７を参照して更に説明する。
図８５からも分かるように、コイルＣＬ７の渦巻の内側にパッドは配置されていない。コイルＣＬ７（コイル配線ＣＷ７）の内側（渦巻きの内側）の端部は、ビア部を介して、コイル配線ＣＷ７よりも下層に配置された引出配線ＨＷ１に電気的に接続されている。このビア部は、コイル配線ＣＷ７と引出配線ＨＷ１との間に位置して、コイル配線ＣＷ７と引出配線ＨＷ１とを接続するものである。コイル配線ＣＷ７を第２配線層と同層に形成した場合は、引出配線ＨＷ１は、コイル配線ＣＷ７よりも１層下層の第１配線層と同層に形成され、すなわち配線Ｍ１により形成され、コイル配線ＣＷ７と引出配線ＨＷ１とを接続する上記ビア部は、ビア部Ｖ２に対応する。引出配線ＨＷ１には、引出配線ＨＷ１と同層の配線または異なる層の配線が接続され、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内に形成された送信回路ＴＸ１に対応するものに接続される。
ビア部を介して引出配線ＨＷ１に接続されるコイル配線ＣＷ７が、複数回、周回することにより、コイルＣＬ７が形成されている。なお、パッドＰＤ５の直下の領域（位置）ではコイル配線ＣＷ７は周回していないことが好ましく、パッドＰＤ５の直下の領域（位置）を囲むようにコイル配線ＣＷ７が周回している。
図８５の場合は、ビア部を介して引出配線ＨＷ１に接続されるコイル配線ＣＷ７が、上記パッドＰＤ５の直下の領域（位置）の周囲を右回り（時計回り）に周回して、コイルＣＬ７が形成されている。コイル配線ＣＷ７同士は交差しないため、ビア部を介して引出配線ＨＷ１に接続されるコイル配線ＣＷ７は、上記パッドＰＤ５の直下の領域（位置）の周囲を右回り（時計回り）に周回する度に、渦巻きの中心から遠い側に徐々にずれていく。
また、コイルＣＬ８の渦巻の内側にパッドは配置されていない。コイルＣＬ８（コイル配線ＣＷ８）の内側（渦巻きの内側）の端部は、ビア部を介して、コイル配線ＣＷ８よりも下層に配置された引出配線ＨＷ２に電気的に接続されている。このビア部は、コイル配線ＣＷ８と引出配線ＨＷ２との間に位置して、コイル配線ＣＷ８と引出配線ＨＷ８とを接続するものである。コイル配線ＣＷ８を第２配線層と同層に形成した場合は、引出配線ＨＷ２は、コイル配線ＣＷ８よりも１層下層の第１配線層と同層に形成され、すなわち配線Ｍ１により形成され、コイル配線ＣＷ８と引出配線ＨＷ２とを接続する上記ビア部は、ビア部Ｖ２に対応する。引出配線ＨＷ２には、引出配線ＨＷ２と同層の配線または異なる層の配線が接続され、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内に形成された送信回路ＴＸ１に対応するものに接続される。
ビア部を介して引出配線ＨＷ２に接続されるコイル配線ＣＷ８が、複数回、周回することにより、コイルＣＬ８が形成されている。なお、パッドＰＤ６の直下の領域（位置）ではコイル配線ＣＷ８は周回していないことが好ましく、パッドＰＤ６の直下の領域（位置）を囲むようにコイル配線ＣＷ８が周回している。
図８５の場合は、ビア部を介して引出配線ＨＷ２に接続されるコイル配線ＣＷ８が、上記パッドＰＤ６の直下の領域（位置）の周囲を左回り（反時計回り）に周回して、コイルＣＬ８が形成されている。コイル配線ＣＷ８同士は交差しないため、ビア部を介して引出配線ＨＷ２に接続されるコイル配線ＣＷ８は、上記パッドＰＤ６の直下の領域（位置）の周囲を左回り（反時計回り）に周回する度に、渦巻きの中心から遠い側に徐々にずれていく。
コイルＣＬ７（コイル配線ＣＷ７）の巻数（ターン数）とコイルＣＬ８（コイル配線ＣＷ８）の巻数（ターン数）とは、必要に応じて変更可能である。但し、コイルＣＬ７（コイル配線ＣＷ７）の巻数と、コイルＣＬ８（コイル配線ＣＷ８）の巻数とは、同じであることが好ましい。また、コイルＣＬ７の大きさ（直径）と、コイルＣＬ８の大きさ（直径）とは、同じであることが好ましい。また、コイルＣＬ７の自己インダクタンスと、コイルＣＬ８の自己インダクタンスとは、同じであることが好ましい。また、磁気結合したコイルＣＬ５，ＣＬ７の相互インダクタンスと、磁気結合したコイルＣＬ６，ＣＬ８の相互インダクタンスとは、同じであることが好ましい。また、図８５では、コイルＣＬ７を右巻きとし、コイルＣＬ８を左巻きとしているが、他の形態として、コイルＣＬ７を左巻きとし、コイルＣＬ８を右巻きとすることもできる。
コイルＣＬ７（コイル配線ＣＷ７）の外側の端部と、コイルＣＬ８（コイル配線ＣＷ８）の外側の端部とは、コイルＣＬ７とコイルＣＬ８との間に設けられた接続配線ＨＷ３に接続され、この接続配線ＨＷ３を介して電気的に接続されている。すなわち、コイルＣＬ７（コイル配線ＣＷ７）の内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部のうち、内側の端部は、ビア部を介してコイル配線ＣＷ７よりも下層の引出配線ＨＷ１に接続され、外側の端部は、コイル配線ＣＷ７と同層の接続配線ＨＷ３に接続されている。また、コイルＣＬ８（コイル配線ＣＷ８）の内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部のうち、内側の端部は、ビア部を介してコイル配線ＣＷ８よりも下層の引出配線ＨＷ２に接続され、外側の端部は、コイル配線ＣＷ８と同層の接続配線ＨＷ３に接続されている。このため、コイルＣＬ７（コイル配線ＣＷ７）の一方の端部（外側の端部）とコイルＣＬ８（コイル配線ＣＷ８）の一方の端部（外側の端部）とは、接続配線ＨＷ３を介して電気的に接続されている。
なお、コイルＣＬ７あるいはコイル配線ＣＷ７において、内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とは、互いに反対側の端部であり、また、コイルＣＬ８あるいはコイル配線ＣＷ８において、内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とは、互いに反対側の端部である。
接続配線ＨＷ３は、コイルＣＬ７（コイル配線ＣＷ７）およびコイルＣＬ８（コイル配線ＣＷ８）と同層に形成されており、コイルＣＬ７（コイル配線ＣＷ７）の外側の端部とコイルＣＬ８（コイル配線ＣＷ８）の外側の端部とを、電気的に接続するための配線である。接続配線ＨＷ３は、コイルＣＬ７とコイルＣＬ８との間に配置されているため、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置した場合は、パッドＰＤ７の直下に接続配線ＨＷ３が配置されることになる。接続配線ＨＷ３は、パッドＰＤ７とほぼ同様の平面形状（平面寸法）とすることができるが、パッドとして機能するものではない（従ってボンディングワイヤのような接続部材は接続しない）ため、上記パッドＰＤ７と相違する平面形状（平面寸法）とすることもできる。例えば、コイルＣＬ７（コイル配線ＣＷ７）の外側の端部とコイルＣＬ８（コイル配線ＣＷ８）の外側の端部とを、コイル配線ＣＷ７，ＣＷ８と同程度の幅にした接続配線ＨＷ３で接続することも可能である。但し、平面視でコイルＣＬ７とコイルＣＬ８との間に、コイル配線ＣＷ７，ＣＷ８の各配線幅よりも配線幅が大きい接続配線ＨＷ３を設ければ、配線抵抗を低減することができる。
直列に接続されたコイルＣＬ７およびコイルＣＬ８が、トランスＴＲ１の一次側の上記コイルＣＬ１ａ（従って上記コイルＣＬ１）に対応し、直列に接続されたコイルＣＬ５およびコイルＣＬ６が、トランスＴＲ１の二次側の上記コイルＣＬ２ａ（従って上記コイルＣＬ２）に対応している。引出配線ＨＷ１，ＨＷ２は、半導体チップＣＰ１の内部配線（Ｍ１〜Ｍ３）を介して、半導体チップＣＰ１内に形成された送信回路ＴＸ１に接続されている。上記パッドＰＤ５，ＰＤ６，ＰＤ７は、それらのパッドＰＤ５，ＰＤ６，ＰＤ７に接続される後述のボンディングワイヤＢＷのような導電性の接続部材と半導体チップＣＰ２の内部配線を介して、半導体チップＣＰ２内に形成された受信回路ＲＸ１に接続される。
このため、送信回路ＴＸ１から引出配線ＨＷ１，ＨＷ２に送信用の信号が送られると、引出配線ＨＷ１と引出配線ＨＷ２との間に直列に接続されているコイルＣＬ７およびコイルＣＬ８に電流が流れる。この際、コイルＣＬ７とコイルＣＬ８とは直列に接続されているため、コイルＣＬ７に流れる電流と、コイルＣＬ８に流れる電流とは、実質的に同じ大きさである。コイルＣＬ５とコイルＣＬ７とは、導体によっては繋がっていないが、磁気的に結合しており、また、コイルＣＬ６とコイルＣＬ８とは、導体によっては繋がっていないが、磁気的に結合している。このため、一次側のコイルＣＬ７およびコイルＣＬ８に電流が流れると、その電流の変化に応じて、二次側のコイルＣＬ５およびコイルＣＬ６に誘導起電力が発生して誘導電流が流れるようになっている。
また、半導体チップＣＰ２の上記トランスＴＲ２についても、半導体チップＣＰ１のトランスＴＲ１と同様に形成することができる。このため、半導体チップＣＰ２においても、上記コイルＣＬ１ｂとして上記コイルＣＬ７，ＣＬ８を形成し、上記コイルＣＬ２ｂとして上記コイルＣＬ５，ＣＬ６を形成し、コイルＣＬ５，ＣＬ６に接続された上記パッドＰＤ５，ＰＤ６，ＰＤ７を形成することができる。
また、パッドＰＤ５は、コイルＣＬ５（コイル配線ＣＷ５）の内側（渦巻きの内側）に配置され、パッドＰＤ６は、コイルＣＬ６（コイル配線ＣＷ６）の内側（渦巻きの内側）に配置されている。
パッドＰＤ５をコイルＣＬ５（コイル配線ＣＷ５）の内側に配置することで、引出配線（パッドＰＤ５とコイルＣＬ５とを接続するための引出配線）を形成せずに、コイルＣＬ５の内側の端部をパッドＰＤ５に接続することができる。このため、コイルＣＬ５（コイル配線ＣＷ５）の下層にパッドＰＤ５用の引出配線を形成しなくてよいため、コイルＣＬ５とコイルＣＬ７との間の絶縁耐圧がトランスの耐圧として支配的となり、トランスの耐圧をより向上させることができる。また、パッドＰＤ５用の引出配線を形成しなくてよいことで、引出配線に接続するためのビア部を形成しなくてよいため、製造コストや製造時間も抑制できる。これは、パッドＰＤ６とコイルＣＬ６についても同様である。
また、コイルＣＬ７（コイル配線ＣＷ７）の内側の端部は、ビア部を介してコイル配線ＣＷ７よりも下層の引出配線ＨＷ１に接続され、コイルＣＬ８（コイル配線ＣＷ８）の内側の端部は、ビア部を介してコイル配線ＣＷ８よりも下層の引出配線ＨＷ２に接続されている。他の形態として、引出配線ＨＷ１，ＨＷ２の一方または両方を、コイルＣＬ７，ＣＬ８よりも上層でかつコイルＣＬ５，ＣＬ６よりも下層に設けることもできるが、その場合でも、積層膜ＬＦよりも下層に引出配線ＨＷ１，ＨＷ２が形成される。但し、耐圧向上の点では、引出配線ＨＷ１，ＨＷ２の両方をコイルＣＬ７，ＣＬ８よりも下層に形成した場合の方が有利であり、そうすることで、コイルＣＬ５とコイルＣＬ７との間の絶縁耐圧やコイルＣＬ６とコイルＣＬ８との間の絶縁耐圧がトランスの耐圧として支配的となり、トランスの耐圧をより向上させることができる。
また、引出配線ＨＷ１，ＨＷ２にスリット（開口部）を設けることもできる。このスリットは、引出配線ＨＷ１，ＨＷ２において、その延在方向に沿って長辺を有するスリットとすることができ、引出配線ＨＷ１，ＨＷ２のそれぞれに、単数または複数のスリットを設けることができる。一次側のコイルＣＬ７，ＣＬ８に電流を流したり、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れたりすると、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を貫くように磁束が発生するが、引出配線ＨＷ１，ＨＷ２にスリットを設けておけば、磁束の影響で引出配線ＨＷ１，ＨＷ２に渦電流が発生するのを抑制または防止することができる。
また、本実施の形態では、コイルＣＬ５とコイルＣＬ６とは同層に形成され、また、コイルＣＬ７とコイルＣＬ８とは同層に形成されている。そして、コイルＣＬ７，ＣＬ８は、コイルＣＬ５，ＣＬ６よりも下層に形成されている。コイルＣＬ５，ＣＬ６とコイルＣＬ７，ＣＬ８とのうち、パッドＰＤ５，ＰＤ６，ＰＤ７に接続すべきコイルＣＬ５，ＣＬ６を上層側に配置することで、コイルＣＬ５，ＣＬ６をパッドＰＤ５，ＰＤ６，ＰＤ７に接続しやすくなる。また、コイルＣＬ５とコイルＣＬ６とを同層に形成し、コイルＣＬ７とコイルＣＬ８とを同層に形成することで、コイルＣＬ５，ＣＬ７の相互インダクタンスとコイルＣＬ６，ＣＬ８の相互インダクタンスとを一致させやすくなる。このため、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を介して信号の伝達を的確に行いやすくなる。また、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を形成するのに必要な層数を抑制することができる。このため、半導体チップを設計しやすくなる。また、半導体チップの小型化にも有利になる。
また、図８４に示されるように、コイルＣＬ５（コイル配線ＣＷ５）の内側の端部はパッドＰＤ５に接続され、コイルＣＬ６（コイル配線ＣＷ６）の内側の端部はパッドＰＤ６に接続され、コイルＣＬ５（コイル配線ＣＷ５）の外側の端部とコイルＣＬ６（コイル配線ＣＷ６）の外側の端部とはパッドＰＤ７に接続されている。パッドＰＤ５，ＰＤ６，ＰＤ７とコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）との接続位置は、各パッドＰＤ５，ＰＤ６，ＰＤ７における辺の中央ではなく、各パッドＰＤ５，ＰＤ６，ＰＤ７における角部近傍とすることが好ましい。パッドＰＤ５，ＰＤ６，ＰＤ７とコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）との接続位置は、断線が発生しやすい箇所になりやすいが、前記接続位置を各パッドＰＤ５，ＰＤ６，ＰＤ７における角部とすることで、前記接続箇所での断線の発生を抑制または防止することができる。その理由は、以下の二つの理由である。
まず一つ目の理由について説明する。パッドとコイルとの接続位置での断線は、そのパッドに後でボンディングワイヤを接続する際に生じやすい。このため、各パッドＰＤ５，ＰＤ６，ＰＤ７において、パッドとコイルとの接続位置がワイヤボンド位置（ボンディングワイヤが接続される位置）からできるだけ離れている方が、断線が起こりにくい。各パッドＰＤ５，ＰＤ６，ＰＤ７において、ワイヤボンド位置は、パッドのほぼ中央部である。このため、パッドとコイルとの接続位置を、各パッドＰＤ５，ＰＤ６，ＰＤ７における辺の中央ではなく、各パッドＰＤ５，ＰＤ６，ＰＤ７における角部近傍とすることにより、パッドとコイルの接続位置とワイヤボンド位置との間の距離を大きくすることができる。これにより、パッドＰＤ５，ＰＤ６，ＰＤ７とコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）との接続位置での断線を抑制または防止することができる。
次に、二つ目の理由について説明する。パッドに対してワイヤボンディングを行う場合、超音波振動を付加するが、超音波振動の振動方向はパッドの辺に平行な方向（縦方向または横方向）である。このため、パッドとコイルとの接続位置を、各パッドＰＤ５，ＰＤ６，ＰＤ７における辺の中央とした場合、パッドとコイルとの接続位置にも超音波による振動が加わるため、断線が発生しやすくなる。それに対して、パッドとコイルとの接続位置を、各パッドＰＤ５，ＰＤ６，ＰＤ７における辺の中央ではなく、各パッドＰＤ５，ＰＤ６，ＰＤ７における角部近傍とすることにより、ワイヤボンディング時の超音波による振動が、パッドとコイルとの接続位置に加わりにくくなる。このため、パッドＰＤ５，ＰＤ６，ＰＤ７とコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）との接続位置での断線を抑制または防止することができる。
このため、パッドＰＤ５，ＰＤ６，ＰＤ７とコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）との接続位置は、各パッドＰＤ５，ＰＤ６，ＰＤ７における辺の中央ではなく、各パッドＰＤ５，ＰＤ６，ＰＤ７における角部近傍とすることが好ましい。ここで、各パッドＰＤ５，ＰＤ６，ＰＤ７の平面形状は、略矩形か、あるいはその矩形の角を落とした形状、あるいは矩形の角に丸みをつけた形状などである。図８４には、各パッドＰＤ５，ＰＤ６，ＰＤ７の平面形状が、矩形の角を落とした平面形状の場合が示されている。各パッドＰＤ５，ＰＤ６，ＰＤ７の平面形状が矩形の場合は、その矩形の辺の中央ではなく、矩形の角部側にずらした位置に、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）を接続すればよい。各パッドＰＤ５，ＰＤ６，ＰＤ７の平面形状が矩形の角を落とした形状または矩形の角に丸みを付けた形状の場合は、そのベースとなる矩形の辺の中央ではなく、ベースとなる矩形の角部側にずらした位置に、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）を接続すればよい。
また、各パッドＰＤ５，ＰＤ６，ＰＤ７の平面形状を構成する矩形の辺（平面形状が矩形の角を落とした形状または矩形の角に丸みを付けた形状の場合は、そのベースとなる矩形の辺）に対して傾斜した角度（例えば４５°傾斜した角度）で、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）を各パッドＰＤ５，ＰＤ６，ＰＤ７に接続すれば、より好ましい。これにより、パッドＰＤ５，ＰＤ６，ＰＤ７とコイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）との接続位置での断線を、より的確に抑制または防止することができる。
＜コイルの構成の変形例について＞
次に、半導体チップ内に形成されたトランスを構成するコイルの構成の変形例について説明する。図８８および図８９は、半導体チップＣＰ１（または半導体チップＣＰ２）の変形例の要部平面図であり、上記トランス形成領域１Ｂに形成されたコイルの平面図が示されている。図８８は、上記図８４に相当する図であり、半導体チップＣＰ１（または半導体チップＣＰ２）に形成されたトランスの二次側のコイル（コイルＣＬ５，ＣＬ６）が示され、図８９は上記図８５に相当する図であり、そのトランスの一次側のコイル（コイルＣＬ７，ＣＬ８）が示されている。また、一次側のコイル（ＣＬ７，ＣＬ８）とその引き出し用の配線（引出配線ＨＷ１，ＨＷ２）との相対的な位置関係が分かりやすいように、図８９では引出配線ＨＷ１，ＨＷ２を点線で示してある。
上記図８４および図８５の場合は、一次側のコイルＣＬ７，ＣＬ８についてのコイルの巻き方向は、コイルＣＬ７とコイルＣＬ８とで反対向きであり、二次側のコイルＣＬ５，ＣＬ６についてのコイルの巻き方向は、コイルＣＬ５とコイルＣＬ６とで反対向きであった。すなわち、コイルＣＬ７とコイルＣＬ８とは、一方が右巻きで他方が左巻きであり、コイルＣＬ５とコイルＣＬ６とは、一方が右巻きで他方が左巻きであった。
それに対して、図８８および図８９の場合は、一次側のコイルＣＬ７，ＣＬ８についてのコイルの巻き方向は、コイルＣＬ７とコイルＣＬ８とで同じであり、二次側のコイルＣＬ５，ＣＬ６についてのコイルの巻き方向は、コイルＣＬ５とコイルＣＬ６とで同じある。すなわち、コイルＣＬ７とコイルＣＬ８とは、両方が右巻きか、あるいは両方が左巻きであり、コイルＣＬ５とコイルＣＬ６とは、両方が右巻きか、あるいは両方が左巻きである。図８９の場合は、コイルＣＬ７，ＣＬ８を両方とも右巻きとしているが、他の形態としてコイルＣＬ７，ＣＬ８を両方とも左巻きとすることもでき、また、図８８の場合は、コイルＣＬ５，ＣＬ６を両方とも右巻きとしているが、他の形態としてコイルＣＬ５，ＣＬ６を両方とも左巻きとすることもできる。
図８８および図８９のコイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８、パッドＰＤ５，ＰＤ６，ＰＤ７および引出配線ＨＷ１，ＨＷ２の他の構成は、上記図８３〜図８７を参照して説明したのと同様であるため、ここではその繰り返しの説明は省略する。
上記図８４および図８５の場合、コイルＣＬ７とコイルＣＬ８とで巻き方向が反対であることから、直列に接続されたコイルＣＬ７とコイルＣＬ８に電流が流れると、コイルＣＬ７とコイルＣＬ８とで電流の流れる向きは同じになり、それに伴い、コイルＣＬ７とコイルＣＬ８とで、互いに同じ向きの磁束が発生することになる。このため、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れるときには、コイルＣＬ５に流れる電流の向きと、コイルＣＬ６に流れる電流の向きとは、同じになり、それに伴い、コイルＣＬ５に流れる誘導電流によってコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６に流れる誘導電流によってコイルＣＬ６を貫くように発生する磁束の向きとは、同じになる。従って、トランスを介して送信回路から受信回路に信号を伝達する際に、磁気結合されたコイルＣＬ５およびコイルＣＬ７を貫くように発生する磁束の向きと、磁気結合されたコイルＣＬ６およびコイルＣＬ８を貫くように発生する磁束の向きとは、互いに同じ向きになる。
ここで、コイルの電流の向き（または電流の流れる向き）とは、そのコイル（またはコイル配線）を上方から見て、そのコイルを右回り（時計回り）に電流が流れるか、左回り（反時計回り）に電流が流れるかを指す。このため、２つのコイルについて、コイルの電流の向きが同じ（または電流の流れる向きが同じ）と言う場合は、その２つのコイルを上方から見て、その２つのコイルの両方ともが右回り（時計回り）に電流が流れるか、あるいは、その２つのコイルの両方ともが左回り（反時計回り）に電流が流れることに対応する。また、２つのコイルについて、コイルの電流の向きが反対（または電流の流れる向きが反対）と言う場合は、その２つのコイルを上方から見て、その２つのコイルのうち、一方のコイルは右回り（時計回り）に電流が流れ、他方のコイルは左回り（反時計回り）に電流が流れることに対応する。
それに対して、上記図８８および図８９の場合、コイルＣＬ７とコイルＣＬ８とで巻き方向が同じであることから、直列に接続されたコイルＣＬ７とコイルＣＬ８に電流が流れると、コイルＣＬ７とコイルＣＬ８とで電流の流れる向きは反対になり、それに伴い、コイルＣＬ７とコイルＣＬ８とで、互いに反対向きの磁束が発生することになる。このため、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れるときには、コイルＣＬ５に流れる電流の向きと、コイルＣＬ６に流れる電流の向きとは、反対になり、それに伴い、コイルＣＬ５に流れる誘導電流によってコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６に流れる誘導電流によってコイルＣＬ６を貫くように発生する磁束の向きとは、反対になる。従って、トランスを介して送信回路から受信回路に信号を伝達する際に、磁気結合されたコイルＣＬ５およびコイルＣＬ７を貫くように発生する磁束の向きと、磁気結合されたコイルＣＬ６およびコイルＣＬ８を貫くように発生する磁束の向きとは、互いに反対向きになる。
コイルＣＬ５，ＣＬ７を貫く磁束（磁界）とコイルＣＬ６，ＣＬ８を貫く磁束（磁界）とが反対向きであれば、コイルＣＬ５を貫く磁束（磁界）とコイルＣＬ６を貫く磁束（磁界）とが、ループ状に繋がることができる（すなわちループ状に閉じることができる）。このため、上記図８８および図８９の場合は、コイルＣＬ５，ＣＬ６同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止でき、また、コイルＣＬ７，ＣＬ８同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止することができる。従って、一次コイル（ＣＬ７，ＣＬ８）から二次コイル（ＣＬ５，ＣＬ６）に誘導電流を用いて信号を伝達する際に、二次コイル（ＣＬ５，ＣＬ６）によって検知する信号強度（受信信号強度）を向上することができる。従って、半導体チップの性能をより向上させることができ、ひいては半導体チップを含む半導体装置の性能をより向上させることができる。
次に、半導体チップ内に形成されたトランスを構成するコイルの構成の他の変形例について説明する。図９０および図９１は、半導体チップＣＰ１（または半導体チップＣＰ２）の他の変形例の要部平面図であり、上記トランス形成領域１Ｂに形成されたコイルの平面図が示されている。図９０は、上記図８４に相当する図であり、半導体チップＣＰ１（または半導体チップＣＰ２）に形成されたトランスの二次側のコイル（コイルＣＬ５）が示され、図９１は上記図８５に相当する図であり、そのトランスの一次側のコイル（コイルＣＬ７）が示されている。また、一次側のコイル（ＣＬ７）とその引き出し用の配線（引出配線ＨＷ１，ＨＷ３ａ）との相対的な位置関係が分かりやすいように、図９１では引出配線ＨＷ１，ＨＷ３ａを点線で示してある。
上記図９０および図９１の場合は、一次側のコイルは１つのコイルＣＬ５で構成されており、コイルＣＬ６とパッドＰＤ６とは形成されておらず、また、二次側のコイルは１つのコイルＣＬ７で構成されており、コイルＣＬ８と引出配線ＨＷ１とは形成されていない。コイルＣＬ７の外側の端部は、接続配線ＨＷ３ではなく引出配線ＨＷ３ａに接続されているが、この引出配線ＨＷ３ａは、コイルＣＬ７と同層または異なる層に形成することができる。図９１の場合は、コイルＣＬ７の外側の端部を、ビア部を介して、引出配線ＨＷ１と同層に設けた引出配線ＨＷ３ａに接続する場合が示されているが、引出配線ＨＷ３ａはコイルＣＬ７と同層に形成してもよい。
図９０および図９１のコイルＣＬ５，ＣＬ７、パッドＰＤ５，ＰＤ７および引出配線ＨＷ１，ＨＷ３ａの他の構成は、上記図８３〜図８７を参照して説明したのと同様であるため、ここではその繰り返しの説明は省略する。トランスの回路構成は、上記図１と同じになる。例えば、図９０および図９１のトランスを上記図１のトランスＴＲ１に適用する場合は、コイルＣＬ５が上記コイルＣＬ１ａであり、コイルＣＬ７が上記コイルＣＬ２ａである。
上記図８３〜図８７の場合や上記図８８および図８９の場合は、一次コイルと二次コイルとがそれぞれ２つのコイルで構成され、すなわち、上記トランスＴＲ１が２つのトランスで構成され、この２つのトランスを差動で動作させることができるため、ノイズ耐性を向上させることができる。一方、図９０および図９１の場合は、一次コイルと二次コイルとがそれぞれ１つのコイルで構成され、すなわち、上記トランスＴＲ１が１つのトランスで構成されるため、半導体チップの小型化（小面積化）を図ることができる。
＜半導体パッケージの構成例について＞
次に、本実施の形態の半導体パッケージの構成例について説明する。なお、半導体パッケージは半導体装置とみなすこともできる。
図９２は、本実施の形態の半導体パッケージ（半導体装置）ＰＫＧを示す平面図であり、図９３は、半導体パッケージＰＫＧの断面図である。但し、図９２では、封止樹脂部ＭＲは透視し、封止樹脂部ＭＲの外形（外周）を二点鎖線で示してある。また、図９２のＢ１−Ｂ１線の断面図が図９３にほぼ対応している。
図９２および図９３に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２を含む半導体パッケージである。以下、半導体パッケージＰＫＧの構成について、具体的に説明する。
図９２および図９３に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２をそれぞれ搭載するダイパッドＤＰ１，ＤＰ２と、導電体からなる複数のリードＬＤと、半導体チップＣＰ１，ＣＰ２間や半導体チップＣＰ１，ＣＰ２と複数のリードＬＤとの間を接続する複数のボンディングワイヤＢＷと、これらを封止する封止樹脂部ＭＲとを有している。
封止樹脂部（封止部、封止樹脂、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部ＭＲにより、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ１，ＤＰ２、複数のリードＬＤおよび複数のボンディングワイヤＢＷが封止され、電気的および機械的に保護される。封止樹脂部ＭＲは、その厚さと交差する平面形状（外形形状）は例えば矩形（四角形）とすることができる。
半導体チップＣＰ１の素子形成側の主面である半導体チップＣＰ１の表面には、複数のパッド（パッド電極、ボンディングパッド）ＰＤ１０が形成されている。半導体チップＣＰ１の各パッドＰＤ１０は、半導体チップＣＰ１の内部に形成された半導体集積回路（例えば上記制御回路ＣＣなど）に電気的に接続されている。パッドＰＤ１０は、半導体チップＣＰ１における、上記再配線ＲＷに接続された上記パッドＰＤ２に対応するものである。
半導体チップＣＰ１の表面には、更に、上記パッドＰＤ５，ＰＤ６，ＰＤ７にそれぞれ対応するパッド（パッド電極、ボンディングパッド）ＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａが形成されている。
すなわち、半導体チップＣＰ１は、上記送信回路ＴＸ１とこの送信回路ＴＸ１に接続された上記コイルＣＬ７，ＣＬ８（一次コイル）と、このコイルＣＬ７，ＣＬ８にそれぞれ磁気的に結合された上記コイルＣＬ５，ＣＬ６（二次コイル）と、このコイルＣＬ５，ＣＬ６に接続された上記パッドＰＤ５，ＰＤ６，ＰＤ７とを有している。半導体チップＣＰ１が有するパッドＰＤ５がパッドＰＤ５ａに対応し、半導体チップＣＰ１が有するパッドＰＤ６がパッドＰＤ６ａに対応し、半導体チップＣＰ１が有するパッドＰＤ７がパッドＰＤ７ａに対応している。
また、半導体チップＣＰ１は、上記受信回路ＲＸ２と、この受信回路ＲＸ２に接続された複数のパッド（パッド電極、ボンディングパッド）ＰＤ９とを更に有している。このため、半導体チップＣＰ１の表面には、パッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａ，ＰＤ９，ＰＤ１０が形成されている。なお、半導体チップＣＰ１の複数のパッドＰＤ９のうち、半導体チップＣＰ２のパッドＰＤ７ｂにボンディングワイヤＢＷを介して接続されるパッドＰＤ９は、固定電位(グランド電位、ＧＮＤ電位、電源電位など）を供給するパッドである。
半導体チップＣＰ２の素子形成側の主面である半導体チップＣＰ２の表面には、複数のパッドＰＤ１１が形成されている。半導体チップＣＰ２の各パッドＰＤ１１は、半導体チップＣＰ２の内部に形成された半導体集積回路（例えば上記駆動回路ＤＲなど）に電気的に接続されている。パッドＰＤ１１は、半導体チップＣＰ２における、上記再配線ＲＷに接続された上記パッドＰＤ２に対応するものである。
半導体チップＣＰ２の表面には、更に、上記パッドＰＤ５，ＰＤ６，ＰＤ７にそれぞれ対応するパッド（パッド電極、ボンディングパッド）ＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂが形成されている。
すなわち、半導体チップＣＰ２は、上記送信回路ＴＸ２とこの送信回路ＴＸ２に接続された上記コイルＣＬ７，ＣＬ８（一次コイル）と、このコイルＣＬ７，ＣＬ８にそれぞれ磁気的に結合された上記コイルＣＬ５，ＣＬ６（二次コイル）と、このコイルＣＬ５，ＣＬ６に接続された上記パッドＰＤ５，ＰＤ６，ＰＤ７とを有している。半導体チップＣＰ２が有するパッドＰＤ５がパッドＰＤ５ｂに対応し、半導体チップＣＰ２が有するパッドＰＤ６がパッドＰＤ６ｂに対応し、半導体チップＣＰ２が有するパッドＰＤ７がパッドＰＤ７ｂに対応している。
また、半導体チップＣＰ２は、上記受信回路ＲＸ１と、この受信回路ＲＸ１に接続された複数のパッド（パッド電極、ボンディングパッド）ＰＤ８とを更に有している。このため、半導体チップＣＰ２の表面には、パッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂ，ＰＤ８，ＰＤ１１が形成されている。なお、半導体チップＣＰ２の複数のパッドＰＤ８のうち、半導体チップＣＰ１のパッドＰＤ７ａにボンディングワイヤＢＷを介して接続されるパッドＰＤ８は、固定電位(グランド電位、ＧＮＤ電位、電源電位など）を供給するパッドである。
なお、半導体チップＣＰ１において、パッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａ，ＰＤ９，ＰＤ１０が形成された側の主面を半導体チップＣＰ１の表面と呼び、それとは反対側の主面を、半導体チップＣＰ１の裏面と呼ぶものとする。また、半導体チップＣＰ２において、パッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂ，ＰＤ８，ＰＤ１１が形成された側の主面を半導体チップＣＰ２の表面と呼び、それとは反対側の主面を、半導体チップＣＰ２の裏面と呼ぶものとする。
半導体チップＣＰ１は、半導体チップＣＰ１の表面が上方を向くように、チップ搭載部であるダイパッドＤＰ１の上面上に搭載（配置）され、半導体チップＣＰ１の裏面がダイパッドＤＰ１の上面にダイボンド材（接着材）ＤＢを介して接着されて固定されている。
半導体チップＣＰ２は、半導体チップＣＰ２の表面が上方を向くように、チップ搭載部であるダイパッドＤＰ２の上面上に搭載（配置）され、半導体チップＣＰ２の裏面がダイパッドＤＰ２の上面にダイボンド材（接着材）ＤＢを介して接着されて固定されている。
ダイパッドＤＰ１とダイパッドＤＰ２とは、封止樹脂部ＭＲを構成する材料を間に介して離間しており、互いに電気的に絶縁されている。
リードＬＤは、導電体で形成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲ内に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲ外に位置する部分であるアウタリード部とからなり、リードＬＤのアウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲ外に突出している。隣り合うリードＬＤのインナリード部間は、封止樹脂部ＭＲを構成する材料により満たされている。各リードＬＤのアウタリード部は、半導体パッケージＰＫＧの外部接続用端子部（外部端子）として機能することができる。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部ＭＲの下面よりも若干下に位置するように折り曲げ加工されている。
半導体チップＣＰ１の表面の各パッドＰＤ１０と半導体チップＣＰ２の表面の各パッドＰＤ１１とは、各リードＬＤのインナリード部に、導電性接続部材であるボンディングワイヤＢＷを介してそれぞれ電気的に接続されている。すなわち、半導体チップＣＰ１の表面の各パッドＰＤ１０に一端が接続されたボンディングワイヤＢＷの他端は、各リードＬＤのインナリード部の上面に接続されている。また、半導体チップＣＰ２の表面の各パッドＰＤ１１に一端が接続されたボンディングワイヤＢＷの他端は、各リードＬＤのインナリード部の上面に接続されている。なお、半導体チップＣＰ１のパッドＰＤ１０がボンディングワイヤＢＷを介して接続されるリードＬＤと、半導体チップＣＰ２のパッドＰＤ１１がボンディングワイヤＢＷを介して接続されるリードＬＤとは、互いに相違するリードＬＤである。このため、半導体チップＣＰ１のパッドＰＤ１０と、半導体チップＣＰ２のパッドＰＤ１１とは、導体を介しては接続されていない。
また、半導体チップＣＰ１の表面のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａは、半導体チップＣＰ２の表面のパッドＰＤ８にボンディングワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂは、半導体チップＣＰ１の表面のパッドＰＤ９にボンディングワイヤＢＷを介してそれぞれ電気的に接続されている。
ボンディングワイヤＢＷは、導電性の接続部材（接続用部材）であるが、より特定的には導電性のワイヤであり、例えば金（Ａｕ）線または銅（Ｃｕ）線などの金属細線からなる。ボンディングワイヤＢＷは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
ここで、半導体チップＣＰ１のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａと半導体チップＣＰ２のパッドＰＤ８との間を接続するボンディングワイヤＢＷを、以下では、符号ＢＷ８を付してボンディングワイヤＢＷ８と称することとする。また、半導体チップＣＰ２のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂと半導体チップＣＰ１のパッドＰＤ９との間を接続するボンディングワイヤＢＷを、以下では、符号ＢＷ９を付してボンディングワイヤＢＷ９と称することとする。
半導体チップＣＰ１と半導体チップＣＰ２との間は、ボンディングワイヤＢＷ８，ＢＷ９で接続されているが、それ以外のボンディングワイヤＢＷ（導電性の接続部材）では接続されていない。このため、半導体チップＣＰ１と半導体チップＣＰ２との間での電気信号の伝送は、半導体チップＣＰ１のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａからボンディングワイヤＢＷ８を介して半導体チップＣＰ２のパッドＰＤ８に至る経路と、半導体チップＣＰ２のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂからボンディングワイヤＢＷ９を介して半導体チップＣＰ１のパッドＰＤ９に至る経路だけである。
そして、半導体チップＣＰ１のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａは、半導体チップＣＰ１内に形成された上記コイルＣＬ５，ＣＬ６（二次コイル）に接続されているが、このコイルＣＬ５，ＣＬ６は半導体チップＣＰ１内に形成された回路には導体（内部配線）を介しては繋がっておらず、半導体チップＣＰ１内の上記コイルＣＬ７，ＣＬ８（一次コイル）と磁気的に結合したものである。このため、半導体チップＣＰ１内に形成された回路（上記送信回路ＴＸ１など）から、半導体チップＣＰ１内の上記コイルＣＬ７，ＣＬ８（一次コイル）および上記コイルＣＬ５，ＣＬ６（二次コイル）を介して電磁誘導で伝達された信号だけが、パッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａからボンディングワイヤＢＷ８を介して半導体チップＣＰ２（上記受信回路ＲＸ１）に入力される。
また、半導体チップＣＰ２のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂは、半導体チップＣＰ２内に形成された上記コイルＣＬ５，ＣＬ６（二次コイル）に接続されているが、このコイルＣＬ５，ＣＬ６は半導体チップＣＰ２内に形成された回路には導体（内部配線）を介しては繋がっておらず、半導体チップＣＰ２内の上記コイルＣＬ７，ＣＬ８（一次コイル）と磁気的に結合したものである。このため、半導体チップＣＰ２内に形成された回路（上記送信回路ＴＸ２など）から、半導体チップＣＰ２内の上記コイルＣＬ７，ＣＬ８（一次コイル）および上記コイルＣＬ５，ＣＬ６（二次コイル）を介して電磁誘導で伝達された信号だけが、パッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂからボンディングワイヤＢＷ９を介して半導体チップＣＰ１（上記受信回路ＲＸ２）に入力される。
半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、駆動回路ＤＲは、モータなどの負荷ＬＯＤを駆動するが、具体的には、モータなどの負荷ＬＯＤのスイッチ（スイッチング素子）を駆動または制御し、スイッチの切り換えを行う。このため、この駆動対象のスイッチがオンになると、半導体チップＣＰ２の基準電位（電圧レベル）は、駆動対象のスイッチの電源電圧（動作電圧）にほぼ一致する電圧に上昇する場合があり、この電源電圧は、かなりの高電圧（例えば数百Ｖ〜数千Ｖ程度）である。このため、半導体チップＣＰ１と半導体チップＣＰ２とで、電圧レベル（基準電位）に大きな差が生じてしまう。つまり、駆動対象のスイッチのオン時には、半導体チップＣＰ２には、半導体チップＣＰ１に供給されている電源電圧（例えば数Ｖ〜数十Ｖ程度）よりも高い電圧（例えば数百Ｖ〜数千Ｖ程度）が供給されることになる。
しかしながら、上述のように、半導体チップＣＰ１と半導体チップＣＰ２との間で電気的に伝わるのは、半導体チップＣＰ１内の一次コイル（ＣＬ７，ＣＬ８）および二次コイル（ＣＬ５，ＣＬ６）を介して電磁誘導で伝達された信号か、あるいは、半導体チップＣＰ２内の一次コイル（ＣＬ７，ＣＬ８）および二次コイル（ＣＬ５，ＣＬ６）を介して電磁誘導で伝達された信号だけである。このため、半導体チップＣＰ１の電圧レベル（基準電位）と半導体チップＣＰ２の電圧レベル（基準電位）が相違していても、半導体チップＣＰ２の電圧レベル（基準電位）が半導体チップＣＰ１に入力されたり、あるいは、半導体チップＣＰ１の電圧レベル（基準電位）が半導体チップＣＰ２に入力されることを、的確に防止することができる。すなわち、駆動対象のスイッチがオンになって半導体チップＣＰ２の基準電位（電圧レベル）が駆動対象のスイッチの電源電圧（例えば数百Ｖ〜数千Ｖ程度）にほぼ一致する電圧にまで上昇したとしても、この半導体チップＣＰ２の基準電位が半導体チップＣＰ１に入力されることを的確に防止することができる。このため、電圧レベル（基準電位）が異なる半導体チップＣＰ１，ＣＰ２間で電気信号の伝達を的確に行うことができる。また、半導体チップＣＰ１と半導体チップＣＰ２の信頼性を高めることができる。また、半導体パッケージＰＫＧの信頼性を向上させることができる。また、半導体パッケージＰＫＧを用いた電子装置の信頼性を向上させることができる。
また、磁気的に結合したコイルを利用して半導体チップ間の信号の伝達を行っていることにより、半導体パッケージＰＫＧの小型化を図りつつ、信頼性を向上させることができる。
半導体パッケージＰＫＧは、例えば次のようにして製造することができる。すなわち、まず、ダイパッドＤＰ１，ＤＰ２と複数のリードＬＤとがフレーム枠に連結されたリードフレームを用意し、ダイボンディング工程を行って、このリードフレームのダイパッドＤＰ１，ＤＰ２上にダイボンド材（接着材）ＤＢを介して半導体チップＣＰ１，ＣＰ２をそれぞれ搭載して接合する。それから、ワイヤボンディング工程を行う。これにより、半導体チップＣＰ１の複数のパッドＰＤ１０は、複数のリードＬＤと複数のボンディングワイヤＢＷを介して電気的に接続される。また、半導体チップＣＰ２の複数のパッドＰＤ１１は、他の複数のリードＬＤに他の複数のボンディングワイヤＢＷを介して電気的に接続される。また、半導体チップＣＰ１の複数のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａは、半導体チップＣＰ２の複数のパッドＰＤ８と複数のボンディングワイヤＢＷ８を介して電気的に接続される。また、半導体チップＣＰ２の複数のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂは、半導体チップＣＰ１の複数のパッドＰＤ９と複数のボンディングワイヤＢＷ９を介して電気的に接続される。それから、樹脂封止工程を行って、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ１，ＤＰ２、複数のリードＬＤおよび複数のボンディングワイヤＢＷ（ボンディングワイヤＢＷ８，ＢＷ９を含む）を封止する封止樹脂部ＭＲを形成する。それから、それぞれのインナリード部が封止樹脂部ＭＲに封止されている複数のリードＬＤをリードフレームのフレーム枠から切断して分離してから、複数のリードＬＤのアウタリード部を折り曲げ加工する。このようにして、半導体パッケージＰＫＧを製造することができる。
ここで、半導体パッケージＰＫＧが搭載される製品用途例について説明する。例えば、自動車、洗濯機などの家電機器のモータ制御部、スイッチング電源、照明コントローラ、太陽光発電コントローラ、携帯電話器、あるいはモバイル通信機器などがある。
例えば、自動車用途としては、半導体チップＣＰ１が、低電圧の電源電圧が供給される低圧チップであり、その際の供給電源電圧は、例えば５Ｖ程度である。一方、駆動回路ＤＲの駆動対象のスイッチの電源電圧は、例えば６００Ｖ〜１０００Ｖもしくはそれ以上の高電圧であり、スイッチのオン時には、この高電圧が半導体チップＣＰ２に供給され得る。
なお、ここでは、半導体パッケージＰＫＧのパッケージ形態として、ＳＯＰ（Small Outline Package)の場合を例に挙げて説明したが、ＳＯＰ以外にも適用可能である。
（実施の形態２）
図９４は、本実施の形態２の半導体装置の断面構造を示す要部断面図であり、上記実施の形態１の上記図３に相当するものである。
上記実施の形態１では、上記図３にも示されているように、トランスの一次コイルであるコイルＣＬ１は、パッドＰＤ１よりも下層に形成されていた。上記図３の場合は、パッドＰＤ１が形成されている第３配線層よりも一つ下層の第２配線層に（すなわち配線Ｍ２と同層に）、コイルＣＬ１が形成されていた。
それに対して、本実施の形態２では、図９４にも示されているように、トランスの一次コイルであるコイルＣＬ１は、パッドＰＤ１と同層に形成されている。すなわち、パッドＰＤ１が形成されている第３配線層に（すなわち配線Ｍ３と同層に）、コイルＣＬ１が形成されている。このため、本実施の形態２では、コイルＣＬ１とコイルＣＬ２との間には、層間絶縁膜ＩＬ３は介在しておらず、積層膜ＬＦのみが介在しており、積層膜ＬＦの酸化シリコン膜ＬＦ１は、コイルＣＬ１を覆うようにコイルＣＬ１に接するように形成されている。
それ以外の構成は、本実施の形態２も上記実施の形態１と基本的には同じであるため、ここではその繰り返しの説明は省略する。
本実施の形態２でも、上記実施の形態１で説明したのとほぼ同様の効果を得ることができる。但し、上記実施の形態１は、本実施の形態２に比べて、以下のような利点がある。
すなわち、本実施の形態２では、コイルＣＬ１とコイルＣＬ２との間には積層膜ＬＦが介在しており、この積層膜ＬＦによりコイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を確保している。一方、上記実施の形態１では、コイルＣＬ１とコイルＣＬ２との間には、積層膜ＬＦだけでなく層間絶縁膜（上記図３の場合は層間絶縁膜ＩＬ３）も介在しており、この積層膜ＬＦと層間絶縁膜とによりコイルＣＬ１とコイルＣＬ２との間の絶縁耐圧を確保している。このため、コイルＣＬ１とコイルＣＬ２との間に層間絶縁膜（上記図３の場合は層間絶縁膜ＩＬ３）も介在する分、本実施の形態２よりも上記実施の形態１の方が、コイルＣＬ１とコイルＣＬ２との間の絶縁耐圧をより高くすることができる。
また、本実施の形態２のようにコイルＣＬ１とパッドＰＤ１とを同層にすると、コイルＣＬ１の厚みが厚くなる。これは、パッドＰＤ１の厚みは、パッドＰＤ１よりも下層の配線（ここでは配線Ｍ１および配線Ｍ２）の厚みよりも厚い（大きい）ためである。コイルＣＬ１の厚みが厚いと、コイルＣＬ１を構成する渦巻状のコイル配線の隣接間を絶縁膜で埋め込みにくくなるため、その絶縁膜の成膜工程を比較的厳密に管理する必要がある。それに対して、上記実施の形態１では、コイルＣＬ１をパッドＰＤ１よりも下層に形成しているため、コイルＣＬ１の厚みをパッドＰＤ１の厚みよりも薄く（小さく）することができる。このため、コイルＣＬ１を構成する渦巻状のコイル配線の隣接間を絶縁膜で埋め込みやすくなるため、その絶縁膜の成膜工程の管理が容易になる。このため、半導体装置を製造しやすくなる。また、コイルＣＬ１を構成する渦巻状のコイル配線の隣接間を絶縁膜でより確実に埋め込むことができるようになるため、半導体装置の信頼性を、更に向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ 周辺回路形成領域
１Ｂ トランス形成領域
１Ｃ シールリング形成領域
１Ｄ スクライブ領域
４，４ａ，４ｂ，５，５ａ，５ｂ 開口部（溝）
１１ａ ＨＤＰ酸化膜
１１ｂ ＰＴＥＯＳ膜
ＡＬＭ アルミニウム膜
ＢＷ，ＢＷ８，ＢＷ９ ボンディングワイヤ
ＢＲ１，ＢＲ２ バリア導体膜
ＣＣ 制御回路
ＣＤ１，ＣＤ２ 導電膜
ＣＦ 銅膜
ＣＬ１，ＣＬ１ａ，ＣＬ１ｂ，ＣＬ２，ＣＬ２ａ，ＣＬ２ｂ コイル
ＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８ コイル
ＣＰ１，ＣＰ２ 半導体チップ
ＣＷ５，ＣＷ６，ＣＷ７，ＣＷ８ コイル配線
ＤＢ ダイボンド材
ＤＰ１，ＤＰ２ ダイパッド
ＤＲ 駆動回路
ＤＳ 段差部
ＦＭ１，ＦＭ２ フォトマスク
Ｇ１，Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＨＭ１，ＨＭ２ 平坦面
ＨＷ１，ＨＷ２，ＨＷ３ａ 引出配線
ＨＷ３ 接続配線
ＪＴ 上面端部
Ｋ１，Ｋ２ 境界
ＫＤ 端部（角部）
ＫＭ１，ＫＭ２ 傾斜面
ＩＬ１，ＩＬ２，ＩＬ３ 層間絶縁膜
ＬＤ リード
ＬＦ 積層膜
ＬＦ１ 酸化シリコン膜
ＬＦ１ａ 酸化シリコン膜部分
ＬＦ２ 窒化シリコン膜
ＬＦ３ 樹脂膜
ＬＯＤ 負荷
Ｍ１，Ｍ２，Ｍ３ 配線
Ｍ１ａ，Ｍ２ａ，Ｍ３ａ 配線（シールリング用の配線）
ＭＲ 封止樹脂部
ＮＳ ｎ型半導体領域
ＮＷ ｎ型ウエル
ＯＰ１，ＯＰ１ａ，ＯＰ１ｂ，ＯＰ１ｃ，ＯＰ２，ＯＰ３，ＯＰＴａ 開口部
ＰＡ 保護膜
ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ５，ＰＤ５ａ，ＰＤ５ｂ パッド
ＰＤ６，ＰＤ６ａ，ＰＤ６ｂ，ＰＤ７，ＰＤ７ａ，ＰＤ７ｂ パッド
ＰＤ８，ＰＤ９，ＰＤ１０，ＰＤ１１ パッド
ＰＤＴ パッド（テスト用のパッド）
ＰＫＧ 半導体パッケージ
ＰＳ ｐ型半導体領域
ＰＷ ｐ型ウエル
ＲＧ１ 領域
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５ レジストパターン（フォトレジストパターン）
ＲＰ１ａ，ＲＰ１ｂ 開口部
ＲＰ４ａ レジスト膜（フォトレジスト膜）
ＲＷ 再配線
ＲＸ１，ＲＸ２ 受信回路
ＳＢ 半導体基板
ＳＥ シード膜
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４ 信号
ＳＲ シールリング
ＳＴ 素子分離領域
ＳＷ，ＳＷ２ 側壁
ＴＢ１ 凸部
ＴＢ２ 突起部
ＴＥ 側面
ＴＥ１ 端部
ＴＲ１，ＴＲ２ トランス
ＴＸ１，ＴＸ２ 送信回路
ＵＭ 下地金属膜
Ｖ１ プラグ
Ｖ１ａ プラグ（シールリング用のプラグ）
Ｖ２，Ｖ３ ビア部
Ｖ２ａ，Ｖ３ａ ビア部（シールリング用のビア部）

Claims (18)

  1. （ａ）半導体基板上に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜上に第１コイルを形成する工程、
    （ｃ）前記第１絶縁膜上に、前記第１コイルを覆うように、第２絶縁膜を形成する工程、
    （ｄ）前記第２絶縁膜上に、前記第１コイルとは平面視で重ならない位置に、第１パッドを形成し、スクライブ領域における前記第２絶縁膜上に、テスト用パッドを形成する工程、
    （ｅ）前記第１絶縁膜上に、前記第１パッドを露出する第１開口部を有する積層絶縁膜を形成する工程、
    （ｆ）前記テスト用パッドを用いてプローブテストを行う工程、
    （ｇ）前記（ｅ）工程後、前記積層絶縁膜上に、第２コイルと第１配線を形成する工程、
    を有し、
    前記第２コイルは、前記第１コイルの上方に配置され、
    前記第１コイルと前記第２コイルとは、導体では接続されずに磁気的に結合され、
    前記第１配線は、前記第１パッド上から前記積層絶縁膜上にわたって形成され、かつ、前記第１パッドと電気的に接続され、
    前記積層絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の樹脂膜とからなり、
    前記（ｅ）工程は、
    （ｅ１）前記第１絶縁膜上に、前記第１パッドおよび前記テスト用パッドを覆うように、前記酸化シリコン膜を形成する工程、
    （ｅ２）前記酸化シリコン膜上に第１レジストパターンを形成する工程、
    （ｅ３）前記第１レジストパターンをエッチングマスクとして用いて前記酸化シリコン膜をエッチングすることにより、前記酸化シリコン膜に、前記第１パッドを露出する第２開口部と前記テスト用パッドを露出する第３開口部とを形成する工程、
    （ｅ４）前記（ｅ３）工程後、前記第１レジストパターンを除去する工程、
    （ｅ５）前記（ｅ４）工程後、前記酸化シリコン膜上に、前記第１パッドおよび前記テスト用パッドを覆うように、前記窒化シリコン膜を形成する工程、
    （ｅ６）前記窒化シリコン膜上に第２レジストパターンを形成する工程、
    （ｅ７）前記第２レジストパターンをエッチングマスクとして用いて前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第１パッドを露出する第４開口部を形成し、かつ、前記スクライブ領域の前記窒化シリコン膜を除去する工程、
    （ｅ８）前記（ｅ７）工程後、前記第２レジストパターンを除去する工程、
    （ｅ９）前記（ｅ８）工程後、前記窒化シリコン膜上に、前記第１パッドおよび前記テスト用パッドを覆うように、前記樹脂膜を形成する工程、
    （ｅ１０）前記（ｅ９）工程後、前記樹脂膜に、前記第１パッドを露出する第５開口部を形成し、かつ、前記スクライブ領域の前記樹脂膜を除去する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ１）工程で形成された前記酸化シリコン膜の厚みは、前記テスト用パッドの厚みよりも大きい、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｅ１）工程では、ＨＤＰ−ＣＶＤ法により、前記酸化シリコン膜が形成される、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記（ｅ１）工程で形成された前記酸化シリコン膜は、ＨＤＰ−ＣＶＤ法により形成された第１酸化シリコン膜と、前記第１酸化シリコン膜上にプラズマＣＶＤ法により形成された第２酸化シリコン膜との積層膜からなる、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ２）工程で形成された前記第１レジストパターンは、前記第２開口部を形成するための第６開口部と、前記第３開口部を形成するための第７開口部とを有し、前記第１レジストパターンの前記第７開口部の内壁は、前記テスト用パッド上の前記酸化シリコン膜の平坦面上に位置している、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｅ１）工程で形成された前記酸化シリコン膜は、ＨＤＰ酸化膜からなるか、あるいは、ＨＤＰ酸化膜を含む積層膜からなる、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ７）工程では、前記スクライブ領域の前記窒化シリコン膜上には、前記第２レジストパターンは形成されていない、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程後に、
    （ｈ）前記スクライブ領域で前記半導体基板を切断する工程、
    を更に有する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第１配線と前記第２コイルとは、導体では繋がっておらず、
    前記（ｇ）工程では、前記積層絶縁膜上に、前記第１配線が接続された第２パッドと、前記第２コイルが接続された第３パッドも形成される、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第４開口部は、平面視で前記第２開口部に内包され、
    前記（ｅ７）工程で前記第３開口部が形成された前記窒化シリコン膜は、前記酸化シリコン膜の前記第２開口部の内壁を覆う、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１パッドと同層に、シールリング用の金属パターンも形成され、
    前記（ｅ９）工程で形成された前記樹脂膜は、感光性樹脂膜からなり、
    前記（ｅ１０）工程は、
    （ｅ１１）前記樹脂膜上に第３レジストパターンを形成する工程、
    （ｅ１２）前記（ｅ１１）工程後、前記樹脂膜を露光する工程、
    （ｅ１３）前記（ｅ１２）工程後、前記第３レジストパターンを除去する工程、
    （ｅ１４）前記（ｅ１３）工程後、前記樹脂膜を現像処理して、前記樹脂膜に、前記第１パッドを露出する前記第５開口部を形成し、かつ、前記スクライブ領域の前記樹脂膜を除去する工程、
    （ｅ１５）前記（ｅ１４）工程後、熱処理により前記樹脂膜を硬化させる工程、
    を有し、
    前記（ｅ１５）工程で熱処理により前記樹脂膜を硬化させた後の前記樹脂膜の外周を構成する側壁は、前記シールリング用の前記金属パターンよりも内側に位置する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｅ５）で形成された前記窒化シリコン膜の表面には、前記金属パターンに起因した凸部が形成され、
    前記（ｅ１４）工程で現像処理を行った段階の前記樹脂膜の外周を構成する前記側壁は、前記凸部より内側に位置する、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記第１開口部から露出する前記第１パッド上を含む前記積層絶縁膜上に、シード膜を形成する工程、
    （ｇ２）前記シード膜上にレジスト層を形成する工程、
    （ｇ３）前記レジスト層に第１露光処理を施す工程、
    （ｇ４）前記レジスト層に第２露光処理を施す工程、
    （ｇ５）前記（ｇ３）および（ｇ４）工程後、前記レジスト層を現像処理してレジストパターンを形成する工程、
    （ｇ６）前記レジストパターンから露出される前記シード膜上に、前記第２コイルおよび前記第１配線用の導電膜を電解メッキ法により形成する工程、
    を含み、
    前記第１露光処理では、前記第１配線のパターンが露光され、
    前記第２露光処理では、前記第２コイルのパターンが露光され、
    前記第１露光処理の露光量は、前記第２露光処理の露光量よりも大きい、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第１露光処理では、ｇ線とｈ線とｉ線との混線が用いられ、
    前記第２露光処理では、ｉ線の単線が用いられる、半導体装置の製造方法。
  15. （ａ）半導体基板上に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜上に第１コイルを形成する工程、
    （ｃ）前記第１絶縁膜上に、前記第１コイルを覆うように、第２絶縁膜を形成する工程、
    （ｄ）前記第２絶縁膜上に、前記第１コイルとは平面視で重ならない位置に、第１パッドを形成する工程、
    （ｅ）前記第１絶縁膜上に、前記第１パッドを露出する第１開口部を有する第３絶縁膜を形成する工程、
    （ｆ）前記第３絶縁膜上に、第２コイルと第１配線を形成する工程、
    を有し、
    前記第２コイルは、前記第１コイルの上方に配置され、
    前記第１コイルと前記第２コイルとは、導体では接続されずに磁気的に結合され、
    前記第１配線は、前記第１パッド上から前記第３絶縁膜上にわたって形成され、かつ、前記第１パッドと電気的に接続され、
    前記（ｆ）工程は、
    （ｆ１）前記第１開口部から露出する前記第１パッド上を含む前記第３絶縁膜上に、シード膜を形成する工程、
    （ｆ２）前記シード膜上にレジスト層を形成する工程、
    （ｆ３）前記レジスト層に第１露光処理を施す工程、
    （ｆ４）前記レジスト層に第２露光処理を施す工程、
    （ｆ５）前記（ｆ３）および（ｆ４）工程後、前記レジスト層を現像処理してレジストパターンを形成する工程、
    （ｆ６）前記レジストパターンから露出される前記シード膜上に、前記第２コイルおよび前記第１配線用の導電膜を電解メッキ法により形成する工程、
    を含み、
    前記第１露光処理では、前記第１配線のパターンが露光され、
    前記第２露光処理では、前記第２コイルのパターンが露光され、
    前記第１露光処理の露光量は、前記第２露光処理の露光量よりも大きい、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記第１露光処理では、ｇ線とｈ線とｉ線との混線が用いられ、
    前記第２露光処理では、ｉ線の単線が用いられる、半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記第３絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の樹脂膜との積層絶縁膜からなる、半導体装置の製造方法。
  18. 請求項１５記載の半導体装置の製造方法において、
    前記第１配線と前記第２コイルとは、導体では繋がっておらず、
    前記（ｆ）工程では、前記第３絶縁膜上に、前記第１配線が接続された第２パッドと、前記第２コイルが接続された第３パッドも形成される、半導体装置の製造方法。
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