KR20130027628A - 적층형 반도체 장치 - Google Patents

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KR20130027628A
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semiconductor chips
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정세영
정태경
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박상식
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    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Abstract

적층형 반도체 장치가 제공된다. 상기 적층형 반도체 장치는, 상하로 적층된 복수의 반도체 칩들; 상기 반도체 칩과 단차를 가지며, 상기 반도체 칩의 일 측면에 형성된 스크라이브 래인부; 상기 반도체 칩 및 상기 스크라이브 래인부 상에 형성된 재배선부; 및 상기 반도체 칩의 일 측면에 형성되어 상기 재배선부를 전기적으로 연결하는 신호연결부재;를 포함한다.

Description

적층형 반도체 장치{Stacked semiconductor device}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 구체적으로는 적층형 반도체 장치에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판(Printed Circuit Board: PCB)에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB, 반도체 칩과 PCB를 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다.
근래 반도체 칩이 고집적화 됨에 따라, 반도체 칩의 사이즈가 소형화되어 가고 있으며, 이에 대응하여, 반도체 패키지도 소형화되고 있다. 예컨대, 반도체 칩 정도의 사이즈를 갖는 칩 스케일 패키지(Chip Scale Package: CSP) 또는 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 등을 들 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 적층된 복수의 반도체 칩들을 전기적으로 연결하는 신호연결부재를 형성하는 공정 시간을 단축시킬 수 있는 적층형 반도체 장치를 제공하는 것이다.
본 발명의 일 형태에 따른 적층형 반도체 장치가 제공된다. 상기 적층형 반도체 장치는, 상하로 적층된 복수의 반도체 칩들; 상기 반도체 칩과 단차를 가지며, 상기 반도체 칩의 일 측면에 형성된 스크라이브 래인부; 상기 반도체 칩 및 상기 스크라이브 래인부 상에 형성된 재배선부; 및 상기 반도체 칩의 일 측면에 형성되어 상기 재배선부를 전기적으로 연결하는 신호연결부재;를 포함한다.
본 발명의 일부 실시예들에서, 상기 재배선부는, 상기 반도체 칩의 일면에 형성된 적어도 한 개 이상의 패드를 덮으면서 형성되어, 상기 반도체 칩과 전기적으로 연결결될 수 있다.
본 발명의 일부 실시예들에서, 상기 재배선부는, 전해 도금층 또는 무전해 도금층일 수 있다.
본 발명의 일부 실시예들에서, 상기 재배선부는, 상기 반도체 칩 상에 형성된 재배선부의 두께보다 상기 스크라이브 래인부 상에 형성된 재배선부의 두께가 더 두꺼울 수 있다.
본 발명의 일부 실시예들에서, 상기 신호연결부재는, 무전해 도금층일 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 반도체 칩들이 기판 상에 실장되며, 상기 신호연결부재는 상기 기판과 접촉되어, 상기 기판과 상기 반도체 칩들이 전기적으로 연결될 수 있다.
본 발명의 일부 실시예들에서, 상기 반도체 칩 상에 형성되어, 상기 상하로 적층된 복수의 반도체 칩들을 접착시키는 접착층;을 더 포함할 수 있다.
본 발명의 일 형태에 따른 적층형 반도체 장치가 제공된다. 상기 적층형 반도체 장치는, 일측면에 단차를 갖는 스크라이브 래인부를 포함하고, 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 형성된 제1 재배선부; 일측면에 단차를 갖는 스크라이브 래인부를 포함하고, 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드를 포함하는 적어도 하나의 제2 반도체 칩; 상기 적어도 하나의 제2 반도체 칩 상에 형성된 제2 재배선부;및 상기 제1 재배선부 및 상기 제2 재배선부를 전기적으로 연결하는 신호연결부재;를 포함한다.
본 발명의 일부 실시예들에서, 상기 제1 재배선부는, 상기 활성면 상에 형성된 제1 재배선부의 두께보다 상기 스크라이브 래인부에 형성된 제1 재배선부의 두께가 더 두꺼울 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 재배선부는, 상기 활성면 상에 형성된 제2 재배선부의 두께보다 상기 스크라이브 래인부에 형성된 제2 재배선부의 두께가 더 두꺼울 수 있다.
본 발명의 기술적 사상에 의하면 반도체 칩의 일 측면에 상기 반도체 칩과 단차를 갖는 스크라이브 래인부(scribe lane element)를 형성하고, 그 위에 재배선부를 형성함으로써, 적층형 반도체 칩들간에 재배선부의 간격을 감소시킬 수 있다.
따라서, 적층형 반도체 칩들간을 전기적으로 연결하는 신호연결부재를 형성하는데 소요되는 공정 시간을 단축시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 장치를 나타내는 사시도이다.
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 장치를 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 상에 형성된 복수의 반도체 칩들을 소잉(sawing)하기 이전의 평면도이다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 적층형 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 적층형 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 적층형 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 신호연결부재가 형성되는 재배선부 간의 높이를 설명하기 위한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 적층형 반도체 장치를 포함하는 반도체 모듈을 나타내는 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 전자 회로 기판을 나타내는 블록 다이어그램이다.
도 8c는 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 장치를 나타내는 사시도이다. 도 1을 참조하면, 적층형 반도체 장치(1000)는 복수의 반도체 칩(100, 200, 300), 스크라이브 래인부(scribe lane element, 120, 220, 320), 재배선부(160, 260, 360) 및 신호연결부재(500)를 포함한다.
기판(10)은 상부면과 하부면을 포함할 수 있으며, 상부면은 제1금속배선(미도시)을 포함할 수 있다. 제1금속배선(미도시)은 기판(10) 상에 형성된 회로패턴으로서, 회로패턴은 구리와 같은 금속배선을 이용하여 형성할 수 있다.
또한, 기판(10)은 하부면에 외부접속단자(미도시)를 포함할 수 있으며, 외부접속단자(미도시)를 통해 적층형 반도체 장치(1000)를 외부와 연결할 수 있다. 기판(10)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 외부접속단자(미도시)는 솔더볼(solder ball)일 수 있다. 기판(10)의 하부면에는 솔더볼이 형성되기 위한 볼랜드(미도시)를 포함할 수 있다. 상기 기판(10) 상에 적층된 복수의 반도체 칩(100, 200, 300)들은 연결 소자(미도시)를 통하여 상기 기판(10)과 전기적으로 연결할 수 있다. 상기 연결 소자(미도시)는 상기 복수의 반도체 칩(100, 200, 300)들과 상기 기판(10)을 전기적으로 연결하는 와이어 본딩 또는 상기 복수의 반도체 칩(100, 200, 300)들을 관통하여 상기 기판(10)과 전기적으로 연결되는 콘택 등일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상하로 적층된 반도체칩(100, 200, 300)은 기판(10) 상에 배치될 수 있다. 상기 반도체 칩(100, 200, 300)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 상기 반도체 칩(100, 200, 300)은 활성면과, 상기 활성면과 대향하는 비활성면을 갖는다. 상기 반도체칩(100, 200, 300)의 비활성면에는 기판(10)과 마주하는 부착층(adhesive layer, 미도시)을 포함할 수 있으며, 활성면에는 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드(50)들을 포함할 수 있다. 상기 패드(50)는 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
적층된 상기 반도체 칩(100, 200, 300)들은 동종의 제품들일 수도 있고 이종의 제품들일 수도 있다. 예를 들면, 상기 반도체 칩(100, 200, 300)들 중의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 선택적으로, 상기 반도체 칩(100, 200, 300)들은 모두 메모리 칩일 수 있다. 상기 반도체 칩(100, 200, 300)은 플래시 메모리, PRAM, RRAM, FeRAM, MRAM 등을 포함할 수 있다.
상기 반도체 칩(100, 200, 300)들은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가질 수도 있고 서로 다른 크기를 가질 수도 있다. 즉, 도 1에서는 폭이 동일한 반도체 칩(100, 200, 300)들이 상하로 적층된 것이 도시되었으나 이에 한정되는 것은 아니며, 서로 다른 크기의 반도체 칩들이 적층되거나, 복수의 반도체 칩들이 오프셋 되어 적층될 수 있다.
또한, 상기 반도체 칩(100, 200, 300)들의 수는 예시적으로 도시된 것이며 본 실시예의 범위를 제한하지 않는다.
상기 반도체 칩(100, 200, 300)의 일 측면에는 상기 반도체 칩(100, 200, 300)과 단차를 갖는 스크라이브 래인부(120, 220, 330)가 형성될 수 있다.
스크라이브 래인부(120, 220, 330)는 웨이퍼 상에 형성된 반도체 칩들을 분리하기 위해 소잉(sawing) 공정이 수행되는 영역이다. 본 발명에서는 소잉 공정을 수행하기 전에 스크라이브 래인부(120, 220, 330)에 식각 공정을 수행하여 반도체 칩(100, 200, 300)과 상기 스크라이브 래인부(120, 220, 330)와의 단차를 형성한다. 상기 반도체 칩(100, 200, 300)과 상기 스크라이브 래인부(120, 220, 330)간의 단차를 형성함으로써, 스크라이브 래인부(120, 220, 330) 상에 형성되는 재배선부(160, 260, 360)의 두께를 증가시켜, 외부로 노출되는 재배선부(160, 260, 360)의 면적을 증가시킬 수 있다.
따라서, 이를 통해 상하로 적층된 반도체 칩(100, 200, 300)의 재배선부(160, 260, 360) 간의 간격을 감소시킬 수 있으므로, 상기 재배선부(160, 260, 360)들을 전기적으로 연결하는 신호연결부재(500)를 형성하는 공정 시간을 단축시킬 수 있다.
상기 반도체 칩(100, 200, 300) 및 상기 스크라이브 래인부(120, 220, 320) 상에 재배선부(160, 260, 360)가 형성될 수 있다.
재배선부(160, 260, 360)는 패드(50)의 재배치를 위한 배선 패턴으로서, 상기 반도체 칩(100, 200, 300)에 형성된 패드(50)를 덮도록 형성될 수 있다. 상기 재배선부(160, 180)를 형성함으로써, 상기 반도체 칩(100)은 상기 패드(50)를 통해서 외부의 기판 또는 다른 반도체 칩들과 전기적으로 연결할 수 있다. 또한, 상기 재배선부(160, 260, 360)는 전해 도금(electroplating) 또는 무전해 도금(electrolessplating)의 방법을 통해서 형성될 수 있다.
상기 반도체 칩(100, 200, 300) 및 상기 재배선부(160, 260, 360) 상에는 다른 반도체 칩(100, 200, 300)을 적층하기 위한 접착층(250)이 형성될 수 있다.
신호연결부재(500)는 상기 반도체 칩(100, 200, 300)들의 일 측면에 형성되어, 상기 반도체 칩(100, 200, 300)들을 전기적으로 연결한다. 구체적으로는, 신호연결부재(500)는 상기 반도체 칩(100, 200, 300) 및 상기 스크라이브 래인부(120, 220, 320) 상에 형성되며, 외부로 노출된 재배선부(160, 260, 360) 상에 무전해 도금층을 생성, 성장시켜 형성됨으로써, 상하로 적층된 상기 반도체 칩(100, 200, 300)들을 전기적으로 연결할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 장치를 나타내는 사시도이다.
도 1과의 차이점을 살펴보면, 도 1에서는 웨이퍼 상의 반도체 칩(100)에 재배선부(160)를 형성하고, 상기 반도체 칩(100) 상에 재배선부를 포함하는 복수의 반도체 칩(200, 300)들을 적층한 후, 상기 반도체 칩(100, 200, 300)들의 측면에 신호연결부재(500)를 형성하고, 소잉 공정을 통해 소잉된 적층형 반도체 장치를 기판(10) 상에 형성한다.
그러나, 도 2에 도시된 적층형 반도체 장치(2000)에서는 재배선부(160, 260, 360)가 형성된 소잉된 반도체 칩(100, 200, 300)들을 기판(10) 상에 차례대로 적층한 후, 상기 반도체 칩(100, 200, 300)들의 측면에 신호연결부재(500)를 형성한다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 상에 형성된 복수의 반도체 칩들을 소잉(sawing) 하기 이전의 평면도이다.
도 3을 참조하면, 반도체 칩(100)의 활성면에는 적어도 한 개 이상의 패드(50)가 형성될 수 있으며, 상기 반도체 칩(100)을 소잉하기 위한 스크라이브 래인부(120') 및 상기 반도체 칩(100) 상에 재배선부(160, 180)가 형성될 수 있다.
재배선부(160, 280)는 패드(50)의 재배치를 위한 배선 패턴으로, 상기 반도체 칩(100)에 형성된 패드(50)를 덮도록 형성될 수 있다. 상기 재배선부(160, 180)를 형성함으로써, 상기 반도체 칩(100)은 상기 패드(50)를 통해서 외부의 기판 또는 다른 반도체 칩들과 전기적으로 연결할 수 있다.
본 발명은 상기 재배선부(160, 180)를 형성하기 이전에, 웨이퍼 상에 형성된 반도체 칩들에 소잉 공정을 수행하는 영역 즉, 스크라이브 래인부(120')에 식각 공정을 수행하여 상기 반도체 칩(100)과의 단차를 형성하며, 이를 통해 신호연결부재(500, 도 1 참조)를 형성하는 공정 시간을 단축시킬 수 있다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 적층형 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 웨이퍼(W)는 복수의 반도체 칩(100) 및 상기 복수의 반도체 칩(100)들에 소잉(sawing) 공정을 수행하기 위한 영역인 스크라이브 래인부(120'')를 포함한다.
상기 반도체 칩(100)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 상기 반도체칩(100)은 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드(50)들을 포함할 수 있다. 상기 패드(50)는 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있다.
이어서, 도 4b를 참조하면, 웨이퍼(W) 상에 포토레지스터와 같은 감광막(130)을 형성한다.
이어서, 도 4c를 참조하면, 노광 공정을 수행하여, 웨이퍼(W) 상에 감광막 패턴(130')을 형성한다.
이어서, 도 4d를 참조하면, 상기 감광막 패턴(130')을 식각 마스크로 사용하여, 스크라이브 래인부(120'')를 소정의 깊이로 식각하는 식각 공정을 수행한다. 상기 식각 공정은 건식 식각 공정 또는 습식 식각 공정일 수 있다.
상기 식각 공정을 통해서, 반도체 칩(100)과 스크라이브 래인부(120') 간에 단차를 형성할 수 있다.
이어서, 상기 감광막 패턴(130')을 제거한다.
이어서, 도 4e를 참조하면, 스크라이브 래인부(120') 및 상기 반도체 칩(100) 상에 재배선부(160)를 형성한다.
상기 재배선부(160)는 무전해 도금을 이용하여 형성될 수 있다. 즉, 상기 무전해 도금을 통하여 상기 반도체 칩(100) 및 상기 스크라이브 래인부(120') 상에 소정의 두께를 갖는 재배선부(160)를 형성할 수 있다.
상기 무전해 도금 방법은 치환 도금, 이머젼(emersion) 도금, 화학 도금 등의 방법을 이용할 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 재배선부(160)는 Cu, Ni, Al, Ti, Ta, Cr, W, Co, Au, Ag, Zn 등의 금속일 수 있다.
이어서, 상기 재배선부(160)가 형성된 웨이퍼를 지지대(미도시)에 부착시키고, 소잉 공정을 수행하여 반도체 칩(100)을 웨이퍼(W)로부터 분리한다. 즉, 스크라이브 래인부(120')에 소잉 공정을 수행하여, 반도체 칩(100)의 일 측면에 L2 이하의 폭을 갖는 스크라이브 래인부(120)를 형성할 수 있다.
상기 스크라이브 래인부(120)가 L2 이하의 폭을 갖도록 소잉 공정을 수행하는 것은 소잉된 반도체 칩(100)의 일 측면에 형성된 재배선부(160)의 면적을 최대화시켜 외부에 노출시키기 위한 것으로, 잔존하는 스크라이브 래인부(120)의 폭(L2 이하)은 상기 식각된 스크라이브 래인부(120') 상에 형성된 재배선부(160)의 두께에 따라 상이할 수 있다.
예를 들어, 도 4f를 참조하면, 상기 재배선부(160)의 두께가 두꺼울수록, 반도체 칩(100)의 일 측면에 잔존하는 스크라이브 래인부(120)의 폭(L4 이하)이 넓어지도록 소잉 공정을 수행할 수 있다. 한편, 스크라이브 래인부(120)의 폭은 재배선부(160)의 두께보다 더 얇게 소잉 공정을 수행할 수도 있다.
또한, 도 4g를 참조하면, 상기 재배선부(160, 260, 360)의 두께가 얇을수록, 반도체 칩(100)의 일 측면에 잔존하는 스크라이브 래인부(120)의 폭(L6 이하)이 좁아지도록 소잉 공정을 수행할 수 있다.
이하에서는 반도체 칩의 일 측면에 잔존하는 스크라이브 래인부(120)가 L2 이하의 폭을 갖는 경우를 예를 들어 설명한다.
도 4h를 참조하면, 반도체 칩(100) 및 재배선부(160) 상에 접착층(250)을 형성한다. 상기 접착층(250)을 통하여 반도체 칩(100)을 보호함과 동시에, 상기 반도체 칩(100) 상에 소잉된 반도체 칩(200, 300)을 적층할 수 있다.
도 4i를 참조하면, 접착층(250) 상에 소잉된 반도체 칩(200, 300)들을 적층한다.
적층된 상기 반도체 칩(200, 300)들은 상기 반도체 칩(100)과 동종의 제품들일 수도 있고 이종의 제품들일 수도 있다.
예를 들면, 상기 반도체 칩(100, 200, 300)들 중의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 선택적으로, 상기 반도체 칩(100, 200, 300)들은 모두 메모리 칩일 수 있다. 상기 반도체 칩(100, 200, 300)은 플래시 메모리, PRAM, RRAM, FeRAM, MRAM 등을 포함할 수 있다. 상기 반도체 칩(100, 200, 300)들은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가질 수도 있고 서로 다른 크기를 가질 수도 있다. 즉, 도 4i에서는 폭이 동일한 반도체 칩(100, 200, 300)들이 상하로 적층된 것이 도시되었으나 이에 한정되는 것은 아니며, 서로 다른 크기의 반도체 칩들이 적층되거나, 복수의 반도체 칩들이 오프셋 되어 적층될 수 있다.
또한, 반도체 칩(200, 300)의 일 측면에 형성된 스크라이브 래인부(220, 320)의 폭도 재배선부(260, 360)의 두께에 따라 동일하거나 다를 수 있다.
도 4j를 참조하면, 상하로 적층된 반도체 칩(100, 200, 300)들이 전기적으로 연결되도록, 상기 반도체 칩(100, 200, 300)들의 일 측면에 신호연결부재(500)를 형성한다.
즉, 표면 전처리 공정을 수행한 후 상기 재배선부(160, 260, 360)에 무전해 도금 공정을 수행하여 금속층을 생성한다. 상기 금속층은 씨드층으로서 작용한다.
이어서, 상기 재배선부(160, 260, 360)에 생성된 금속층을 등방성으로(isotropically) 성장시켜 신호연결부재(500)를 형성한다.
상기 신호연결부재(500)를 형성함으로써, 상기 반도체 칩(100, 200, 300)들은 재배선부(160, 260, 360) 및 상기 신호연결부재(500)를 통해 전기적으로 연결될 수 있다. 상기 금속층은 Ni 합금(Ni-P, Ni-B 등), Cu, Co, Au, Ag, Pd, Sn, Sn 합금 등일 수 있다.
이어서, 도 4k를 참조하면, 웨이퍼 상에 적층된 복수의 반도체 칩(100, 200, 300)들에 소잉 공정을 수행하여, 신호연결부재(500)를 통해 전기적으로 연결된 복수의 반도체 칩(100, 200, 300)들을 분리한다.
이어서, 도 4l을 참조하면, 상기 분리된 복수의 반도체 칩(100, 200, 300)들은 기판(10) 예를 들어, 인쇄회로기판 상에 배치되어 적층형 반도체 장치를 형성할 수 있다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 적층형 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4l에서는, 웨이퍼(W) 상에 복수의 반도체 칩(200, 300)들을 적층하고 신호연결부재(500)를 형성하는 예를 들었지만, 이하에서는 기판(10) 상에 복수의 반도체 칩(100, 200, 300)들을 적층하고, 신호연결부재(500)를 형성하는 방법을 설명한다.
도 5a를 참조하면, 소잉 공정을 거친 반도체 칩(100)을 준비한다. 상기 소잉된 반도체 칩(100)은 일측면에 단차를 갖는 스크라이브 래인부(120)를 포함하고, 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드(50)를 포함할 수 있다.
상기 반도체 칩(100)은 도 4a 내지 도 4e에서 전술한 방법에 의해 형성할 수 있다.
이어서, 도 5b를 참조하면, 상기 반도체 칩(100)을 기판(10) 상에 실장한다. 상기 기판(10)은 기판(10)은 상부면과 하부면을 포함할 수 있으며, 상부면은 제1금속배선(미도시)을 포함할 수 있다. 제1금속배선(미도시)은 기판(10) 상에 형성된 회로패턴으로서, 회로패턴은 구리와 같은 금속배선을 이용하여 형성할 수 있다.
또한, 기판(10)은 하부면에 외부접속단자(미도시)를 포함할 수 있으며, 외부접속단자(미도시)를 통해 기판 상에 적층되는 반도체 칩들을 외부와 연결할 수 있다. 기판(10)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 외부접속단자(미도시)는 솔더볼(solder ball)일 수 있다.
이어서, 도 5c를 참조하면, 상기 반도체 칩(100) 상에 접착층(250)을 형성한다. 상기 접착층(250)을 통하여 반도체 칩(100)을 보호함과 동시에, 상기 반도체 칩(100) 상에 소잉된 반도체 칩(200, 300)을 적층할 수 있다.
이어서, 도 5d를 참조하면, 상기 접착층(250) 상에 소잉된 반도체 칩(200, 300)들을 적층한다. 상기 소잉된 반도체 칩(200, 300)들은 도 4a 내지 도 4e에서 전술한 방법에 의해 형성할 수 있다. 적층된 상기 반도체 칩(200, 300)들은 상기 반도체 칩(100)과 동종의 제품들일 수도 있고 이종의 제품들일 수도 있다. 예를 들면, 상기 반도체 칩(100, 200, 300)들 중의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 선택적으로, 상기 반도체 칩(100, 200, 300)들은 모두 메모리 칩일 수 있다. 상기 반도체 칩(100, 200, 300)은 플래시 메모리, PRAM, RRAM, FeRAM, MRAM 등을 포함할 수 있다. 상기 반도체 칩(100, 200, 300)들은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가질 수도 있고 서로 다른 크기를 가질 수도 있다. 또한, 도 5d에서는 폭이 동일한 반도체 칩(100, 200, 300)들이 상하로 적층된 것이 도시되었으나 이에 한정되는 것은 아니며, 서로 다른 크기의 반도체 칩들이 적층되거나, 복수의 반도체 칩들이 오프셋 되어 적층될 수 있다.
또한, 반도체 칩(100, 200, 300)의 일 측면에 형성된 스크라이브 래인부(120, 220, 320)의 폭도 재배선부(160, 260, 360)의 두께에 따라 동일하거나 다를 수 있다.
이어서, 도 5e를 참조하면, 상하로 적층된 반도체 칩(100, 200, 300)들이 전기적으로 연결되도록, 상기 반도체 칩(100, 200, 300)들의 일 측면에 신호연결부재(500)를 형성한다.
즉, 표면 전처리 공정을 수행한 후 상기 재배선부(160, 260, 360)에 무전해 도금 공정을 수행하여 금속층을 생성한다. 상기 금속층은 씨드층으로서 작용한다.
이어서, 상기 재배선부(160, 260, 360)에 생성된 금속층을 등방성으로(isotropically) 성장시켜 신호연결부재(500)를 형성한다.
상기 신호연결부재(500)를 형성함으로써, 상기 반도체 칩(100, 200, 300)들은 재배선부(160, 260, 360) 및 상기 신호연결부재(500)를 통해 전기적으로 연결될 수 있다. 상기 금속층은 Ni 합금(Ni-P, Ni-B 등), Cu, Co, Au, Ag, Pd, Sn, Sn 합금 등일 수 있다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 적층형 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 6a를 참조하면, 스크라이브 래인부(120')에 소정의 깊이로 식각 공정을 수행하여 반도체 칩(100)과의 단차를 형성한다(도 4a 내지 도 4d 참조).
이어서, 상기 소정의 깊이로 식각되어 상기 반도에 칩(100)과 단차를 갖는 스크라이브 래인부(120', 및 상기 반도체 칩(100) 상에 재배선부(180)를 형성한다.
상기 재배선부(180)는 전해 도금 공정을 이용하여 형성될 수 있다. 즉, 전해 도금 공정을 통해 도금층을 형성한 후, 노광 및 현상 공정을 통해 재배선부(180)를 형성할 수 있다. 상기 전해 도금 공정을 통하여 식각된 스크라이브 래인부(120')에 형성되는 재배선부(180)의 두께를 선택적으로 조절할 수 있다. 이를 통하여, 상기 반도체 칩(100)과 상기 스크라이브 래인부(120') 상에 형성되는 재배선부(180)의 상부면의 높이가 차이가 없도록 재배선부(180)를 형성할 수 있다.
상기 재배선부(180)는 Cu, Ni, Al, Ti, Ta, Cr, W, Co, Au, Ag, Zn 등의 금속일 수 있다.
이어서, 도 6b를 참조하면, 상기 재배선부(180)가 형성된 웨이퍼를 지지대(미도시)에 부착시키고, 소잉 공정을 수행하여 반도체 칩(100)을 웨이퍼(W)로부터 분리한다. 즉, 스크라이브 래인부(120')에 소잉 공정을 수행하여, 반도체 칩(100)의 일 측면에 스크라이브 래인부(120)를 형성할 수 있다.
상기 스크라이브 래인부(120)가 잔존하도록 소잉 공정을 수행하는 것은 소잉된 반도체 칩(100)의 일 측면에 형성된 재배선부(180)의 면적을 최대화시켜 외부에 노출시키기 위한 것이다. 즉, 상기 반도체 칩(100)과 단차를 갖는 스크라이브 래인부(120)가 잔존함으로써, 적층될 반도체 칩(200, 300) 간의 재배선부(180, 280, 380) 간의 간격을 단축시킬 수 있으므로(도 6d 참조), 후술할 신호연결부재(500)를 형성하는 공정 속도를 증가시켜 공정 시간을 단축시킬 수 있다.
또한, 전해 도금 공정을 이용하여, 소정의 깊이로 식각된 스크라이브 래인부(120') 상에 형성되는 재배선부(180)의 두께를 조절할 수 있으므로, 무전해 도금 공정과 비교해볼 때, 소잉되는 스크라이브 래인부(120')의 폭을 자유롭게 선택할 수 있다(도 4e 및 도 6b 참조).
도 6c를 참조하면, 도 6a의 웨이퍼(W)에서 도시된 반도체 칩(100) 및 재배선부(180) 상에 접착층(250)을 형성한다.
상기 접착층(250)을 통하여 반도체 칩(100)을 보호함과 동시에, 상기 반도체 칩(100) 상에 소잉된 반도체 칩(200, 300)을 적층할 수 있다.
도 6d를 참조하면, 상기 접착층(250) 상에 소잉된 반도체 칩(200, 300)들을 적층한다. 상기 소잉된 반도체 칩(200, 300)들은 도 6b에서 설명한 방법에 의한다.
적층된 상기 반도체 칩(200, 300)들은 상기 반도체 칩(100)과 동종의 제품들일 수도 있고 이종의 제품들일 수도 있다. 예를 들면, 상기 반도체 칩(100, 200, 300)들 중의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 선택적으로, 상기 반도체 칩(100, 200, 300)들은 모두 메모리 칩일 수 있다. 상기 반도체 칩(100, 200, 300)은 플래시 메모리, PRAM, RRAM, FeRAM, MRAM 등을 포함할 수 있다. 상기 반도체 칩(100, 200, 300)들은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가질 수도 있고 서로 다른 크기를 가질 수도 있다.
즉, 도 6d에서는 폭이 동일한 반도체 칩(100, 200, 300)들이 상하로 적층된 것이 도시되었으나 이에 한정되는 것은 아니며, 서로 다른 크기의 반도체 칩들이 적층되거나, 복수의 반도체 칩들이 오프셋 되어 적층될 수 있다.
도 6e를 참조하면, 상하로 적층된 반도체 칩(100, 200, 300)들의 회로가 전기적으로 연결되도록, 상기 반도체 칩(100, 200, 300)들의 일 측면에 형성된 재배선부(160, 260, 360)를 따라 신호연결부재(500)를 형성한다.
구체적으로 살펴보면 표면 전처리 공정을 수행한 후 상기 재배선부(160, 260, 360)에 무전해 도금 공정을 수행하여 금속층을 생성한다.
이어서, 상기 재배선부(16, 260, 360)에 생성된 금속층을 등방성으로(isotropically) 성장시켜 신호연결부재(500)를 형성한다.
상기 신호연결부재(500)를 형성하여, 상기 반도체 칩(100, 200, 300)들을 재배선부(160, 260, 360)를 통해 전기적으로 연결할 수 있다. 상기 금속층은 Ni 합금(Ni-P, Ni-B 등), Cu, Co, Au, Ag, Pd, Sn, Sn 합금 등일 수 있다.
이어서, 도 6f를 참조하면, 웨이퍼 상에 적층된 복수의 반도체 칩(100, 200, 300)들에 소잉 공정을 수행하여, 신호연결부재(500)를 통해 전기적으로 연결된 복수의 반도체 칩(100, 200, 300)들을 분리한다.
이어서, 도 6g를 참조하면, 상기 분리된 복수의 반도체 칩(100, 200, 300)들은 기판 예를 들어, 인쇄회로기판 상에 배치되어 적층형 반도체 패키지 장치를 형성할 수 있다.
여기서는, 웨이퍼(W) 상에 복수의 반도체 칩(200, 300)들을 적층하고 신호연결부재(500)를 형성하는 예를 들었지만, 인쇄 회로 기판 상에 복수의 반도체 칩(100, 200, 300)들을 적층하고, 신호연결부재(500)를 형성하는 방법도 동등한 방법으로 가능함을 당업자는 이해할 것이다.
도 7은 본 발명의 일 실시예에 따른 신호연결부재가 형성되는 재배선부 간의 높이를 설명하기 위한 단면도이다.
도 7을 참조하면, 스크라이브 래인부(220, 320)는 식각 공정을 통해 소정의 깊이로 식각되어 반도체 칩(200, 300)과 단차 x를 가진다.
또한, 상기 반도체 칩(200, 300) 및 상기 스크라이브 래인부(220, 320) 상에 형성된 재배선부(280, 380)는 동일한 높이의 상부면을 가지므로, 반도체 칩(200)과 반도체 칩(300)을 전기적으로 연결하기 위해서는 최소 D1 이상의 높이를 가진 신호연결부재(500, 도 4j 또는 도 6e 참조)를 형성해야 한다.
즉, 반도체 칩(200, 300)을 소잉하는 공정에서 스크라이브 래인부가 제거되거나 또는 상기 반도체 칩(200, 300)과 단차를 갖지 않는 스크라이브 래인부가 잔존하는 경우와 달리, 본 발명에서는 반도체 칩(200, 300)과 단차 x를 갖는 스크라이브 래인부(220, 320) 상에 재배선부(260, 360)가 형성된다.
따라서, 상기 반도체 칩(200, 300)의 일 측면에 형성된 재배선부(260, 360) 간의 간격(D1 = α+β-x, α 는 반도체 칩의 두께, β 는 접착층의 두께, x 는 반도체 칩과 스크라이브 래인부 간의 단차)을 단축시킬 수 있으므로, 상기 반도체 칩(200, 300)들을 전기적으로 연결하기 위하여 상기 재배선부(260, 360)에 신호연결부재(500, 도 4j 또는 도 6e 참조)를 형성하는데 소요되는 공정 시간을 단축시킬 수 있다.
또한, 도 7에서는 반도체 칩(200, 300)의 크기가 동일하고, 상기 반도체 칩(200, 300)과 스크라이브 래인(220, 320)과의 단차(x)가 동일한 경우를 예를 들어 설명하였다. 그러나 상기 반도체 칩(200, 300)의 크기가 상이하거나 상기 반도체 칩(200, 300)과 스크라이브 래인(220, 320) 간의 단차가 상이한 경우에도, 상기 반도체 칩(200, 300)을 전기적으로 연결하기 위하여 신호연결부재가 형성되는 재배선부(260, 360) 간의 간격은, 상기 단차가 없는 경우에 비하여 더 감소되므로, 신호연결부재를 형성하는데 소요되는 공정 시간을 단축시킬 수 있다.
도 8a는 본 발명의 일 실시예에 따른 적층형 반도체 장치를 포함하는 반도체 모듈을 나타내는 평면도이다.
도 8a를 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈(700)은 모듈 기판(705), 상기 모듈 기판(705) 상에 배치된 복수 개의 반도체 패키지들(710), 상기 모듈 기판(705)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 패키지들(710)과 전기적으로 각각 연결되는 모듈 접촉 단자들(715)을 포함한다.
상기 모듈 기판(705)은 인쇄 회로 기판일 수 있다. 상기 모듈 기판(705)은 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(705)의 앞면 및 뒷면에 모두 상기 반도체 패키지들(710)이 배치될 수 있다.
도 8a에는 상기 모듈 기판(705)의 앞면에 8개의 상기 반도체 패키지들(710)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 일반적으로, 하나의 반도체 모듈은 8개의 반도체 소자들 또는 반도체 패키지들을 포함한다.
또한, 반도체 소자들 또는 반도체 패키지들을 컨트롤하기 위한 별도의 반도체 소자 또는 반도체 패키지를 더 포함할 수 있다.
따라서, 도 8a에 도시된 반도체 소자들(710) 또는 반도체 패키지들(715)의 수가 반드시 하나의 반도체 모듈(700)을 구성하기 위한 것은 아니다.
상기 반도체 패키지들(710) 중 적어도 하나는 본 발명의 일 실시예들에 의한 적층형 반도체 장치(1000, 2000)가 패키징된 것일 수 있다. 또는 패키징 되지 않은 반도체 장치일 수 있다.
상기 모듈 접촉 단자들(715)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(715)은 상기 반도체 모듈(700)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(715)의 개수는 특별한 의미를 갖지 않는다.
도 8b는 본 발명의 일 실시예에 따른 전자 회로 기판을 나타내는 블록 다이어그램이다.
도 8b를 참조하면, 본 발명의 일 실시예에 따른 전자 회로 기판(720, electronic circuit board)은 회로 기판(725, circuit board) 상에 배치된 마이크로프로세서(730, microprocessor), 상기 마이크로프로세서(730)와 통신하는 주 기억 회로(735, main storage circuit) 및 부 기억 회로(740, supplementary storage circuit), 상기 마이크로프로세서(730)로 명령을 보내는 입력 신호 처리 회로(745, input signal processing circuit), 상기 마이크로프로세서(730)로부터 명령을 받는 출력 신호 처리 회로(750, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(755, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로프로세서(730)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(720)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(730)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(735)는 상기 마이크로프로세서(730)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다.
상기 주 기억 회로(730)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(730)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다.
또한, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(735)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 적어도 하나 이상 포함할 수 있다.
상기 부 기억 회로(740)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(740)는 상기 주 기억 회로(735)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(740)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(740)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 입력 신호 처리 회로(745)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(730)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(745)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(745)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 출력 신호 처리 회로(750)는 상기 마이크로 프로세서(730)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(750)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(750)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 통신 회로(755)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(745) 또는 출력 신호 처리 회로(750)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(755)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(755)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
도 8c는 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록 다이어그램이다.
도 8c을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(700)은, 제어부(765, control unit), 입력부(770, input unit), 출력부(775, output unit), 및 저장부(780, storage unit)를 포함하고, 통신부(785, communication unit) 및/또는 기타 동작부(790, operation unit)를 더 포함할 수 있다.
상기 제어부(765)는 상기 전자 시스템(760) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(765)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있다. 또한, 상기 제어부(765)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 입력부(770)는 상기 제어부(765)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(770)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(770)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 출력부(775)는 상기 제어부(765)로부터 전기적 명령 신호를 받아 상기 전자 시스템(760)이 처리한 결과를 출력할 수 있다. 상기 출력부(775)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(775)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 저장부(780)는 상기 제어부(765)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(780)는 상기 제어부(765)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(780)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(780)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 통신부(785)는 상기 제어부(765)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(785)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(785)는 본 발명의 기술적 사상에 의한 적층형 반도체 장치를 포함할 수 있다.
상기 동작부(790)는 상기 제어부(765)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(790)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다.
본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 기판 50: 패드
100, 200, 300: 반도체 칩 120, 120', 120'', 220, 320: 스크라이브 래인부
160, 180, 260, 360: 재배선부 500: 신호연결부재
130: 감광막 130' 감광막 패턴
250, 310: 접착층 700: 반도체 모듈
705: 모듈 기판 710: 반도체 패키지
715: 모듈 접착 단자 720: 전자 회로 기판
725: 회로 기판 730: 마이크로프로세서
735: 주 기억 회로 740: 부 기억 회로
745: 입력 신호 처리 회로 750: 출력 신호 처리 회로
755: 통신 신호 처리 회로 760: 전자 시스템
765: 제어부 770: 입력부
775: 출력부 780: 저장부
785: 통신부 790: 기타 동작부
W: 웨이퍼

Claims (10)

  1. 상하로 적층된 복수의 반도체 칩들;
    상기 반도체 칩과 단차를 가지며, 상기 반도체 칩의 일 측면에 형성된 스크라이브 래인부(scribe lane element);
    상기 반도체 칩 및 상기 스크라이브 래인부 상에 형성된 재배선부; 및
    상기 반도체 칩의 일 측면에 형성되어 상기 재배선부를 전기적으로 연결하는 신호연결부재;
    를 포함하는 것을 특징으로 하는 적층형 반도체 장치.
  2. 제1항에 있어서,
    상기 재배선부는, 상기 반도체 칩의 일면에 형성된 적어도 한 개 이상의 패드를 덮으면서 형성되어, 상기 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 장치.
  3. 제1항에 있어서,
    상기 재배선부는, 전해 도금층 또는 무전해 도금층인 것을 특징으로 하는 적층형 반도체 장치.
  4. 제1항에 있어서,
    상기 재배선부는, 상기 반도체 칩 상에 형성된 재배선부의 두께보다 상기 스크라이브 래인부 상에 형성된 재배선부의 두께가 더 두꺼운 것을 특징으로 하는 적층형 반도체 장치.
  5. 제1항에 있어서,
    상기 신호연결부재는, 무전해 도금층인 것을 특징으로 하는 적층형 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 반도체 칩들이 기판 상에 실장되며, 상기 신호연결부재는 상기 기판과 접촉되어, 상기 기판과 상기 반도체 칩들이 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 칩 상에 형성되어, 상기 상하로 적층된 복수의 반도체 칩들을 접착시키는 접착층;
    을 더 포함하는 것을 특징으로 하는 적층형 반도체 장치.
  8. 일측면에 단차를 갖는 스크라이브 래인부를 포함하고, 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 형성된 제1 재배선부;
    일측면에 단차를 갖는 스크라이브 래인부를 포함하고, 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드를 포함하는 적어도 하나의 제2 반도체 칩;
    상기 적어도 하나의 제2 반도체 칩 상에 형성된 제2 재배선부; 및
    상기 제1 재배선부 및 상기 제2 재배선부를 전기적으로 연결하는 신호연결부재;
    를 포함하는 것을 특징으로 하는 적층형 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 재배선부는, 상기 활성면 상에 형성된 제1 재배선부의 두께보다 상기 스크라이브 래인부에 형성된 제1 재배선부의 두께가 더 두꺼운 것을 특징으로 하는 적층형 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 재배선부는, 상기 활성면 상에 형성된 제2 재배선부의 두께보다 상기 스크라이브 래인부에 형성된 제2 재배선부의 두께가 더 두꺼운 것을 특징으로 하는 적층형 반도체 장치.
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