KR20210044934A - 반도체 패키지 및 그 제조 방법 - Google Patents

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배민준
김동규
박진우
이석현
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Abstract

반도체 패키지가 제공된다. 제1 재배선층, 제1 재배선층 상의 복수의 포스트들, 복수의 포스트들 사이에 배치된 반도체 칩, 복수의 포스트들과 반도체 칩 상에 형성된 제2 재배선층, 및 제2 재배선층 상에 배치되는 제1 메모리 스택을 포함하고, 포스트들 각각의 높이는 제1 재배선층의 상면으로부터 제2 재배선층의 하면까지의 높이와 동일하다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
집적 회로들은, 단일 반도체 웨이퍼 상에 제조될 수 있다. 반도체 웨이퍼를 다이싱하여 서로 분리된 별개로 패키징 될 수 있다. 최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 또한, 주어진 영역 내에 최대한 많은 구성 요소들을 집적하는 것이 요구되고 있다. 이에 따라, 반도체 패키지의 크기가 점차 감소되고 있다.
반도체 장치를 위한 소형화된 패키징 방법으로는, 웨이퍼 레벨 패키징(wafer level packaging; WLP)이 있을 수 있다. 웨이퍼 레벨 패키징은 일반적으로, 재배선층(redistribution layer; RDL)을 포함할 수 있다. 재배선층은, 집적 회로 다이의 컨택 패드를 위한 팬 아웃 와이어링(fan out wiring)에 이용될 수 있으며, 재배선층의 사용을 통해 반도체 패키지의 크기를 현저하게 감소시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 재배선층, 제1 재배선층 상의 복수의 포스트들, 복수의 포스트들 사이에 배치된 반도체 칩, 복수의 포스트들과 반도체 칩 상에 형성된 제2 재배선층, 및 제2 재배선층 상에 배치되는 제1 메모리 스택을 포함하고, 포스트들 각각의 높이는 제1 재배선층의 상면으로부터 제2 재배선층의 하면까지의 높이와 동일하다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지 제조 방법은, 제1 재배선층을 형성하고, 제1 재배선층 상에 복수의 포스트들을 형성하고, 복수의 포스트들 사이에 반도체 칩을 배치하고, 복수의 포스트들과 반도체 칩 상에 제2 재배선층을 형성하고, 제2 재배선층 상에 제1 메모리 스택을 형성하는 것을 포함하되, 복수의 포스트들 각각의 높이는 제1 재배선층의 상면으로부터 제2 재배선층의 하면까지의 높이와 동일하다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 복수의 외부 연결 단자들, 복수의 외부 연결 단자들 상에 형성되고, 제1 유전층과 복수의 외부 연결 단자들과 전기적으로 연결되는 제1 재배선 패턴을 포함하는 제1 재배선층, 제1 재배선층 상에 형성되는 복수의 포스트들, 복수의 포스트들 사이에 형성되는 반도체 칩, 복수의 포스트들과 반도체 칩을 둘러싸는 제1 몰드층, 제1 몰드층과 복수의 포스트들 상에 형성되고, 제2 유전층과 복수의 포스트들과 전기적으로 연결되는 제2 재배선 패턴을 포함하는 제2 재배선층, 및 제2 재배선층 상에 형성되고, 제2 재배선층과 와이어 본딩되는 복수의 메모리 스택을 포함하되, 복수의 포스트들 각각의 높이는 제1 재배선층의 상면으로부터 제2 재배선층의 하면까지의 높이와 동일하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 도시한 예시적인 도면이다.
도 2 내지 도 12는 몇몇 실시예에 따른 도 1의 반도체 패키지의 제조 과정의 중간 단계 도면들이다.
도 13은 몇몇 실시예에 따른 다른 반도체 패키지를 도시한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 도시한 예시적인 도면이다.
도 1을 참조하면 몇몇 실시예에 따른 반도체 패키지는 제1 패키지(200)와 제2 패키지(300)를 포함한다.
제1 패키지(200)는 복수의 외부 연결 단자들(500) 상의 제1 재배선층(210)과 제1 재배선층(210) 상의 복수의 포스트들(220)과 반도체 칩(230), 및 제1 몰드층(240)을 포함할 수 있다.
복수의 외부 연결 단자들(500)은 외부와 전기적으로 연결될 수 있다. 예를 들어, 복수의 외부 연결 단자들(500)은 예를 들어, 반도체 칩(230)을 다른 외부의 반도체 패키지와 전기적으로 연결시킬 수 있다. 또는, 복수의 외부 연결 단자들(500)은 반도체 칩(230)을 예를 들어, 다른 반도체 소자와 전기적으로 연결시킬 수 있다.
이하의 도면에서, 복수의 외부 연결 단자들(500)이 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 외부 연결 단자들(500)은 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다. 또한 복수의 외부 연결 단자들(500)의 개수는 이하의 도면들에 도시된 개수에 제한되지 않는다. 복수의 외부 연결 단자들(500)과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
복수의 외부 연결 단자들(500) 상에 제1 재배선층(210)이 배치될 수 있다. 제1 재배선층(Redistribution Line; RDL)(210)은 제1 유전층(212)과 제1 재배선 패턴(214)을 포함할 수 있다. 제1 재배선 패턴(214)은 제1 유전층(212) 사이에 형성될 수 있다.
제1 유전층(212)은 예를 들어, 폴리머로 형성될 수 있다. 폴리머는 포토 리소그래피 프로세스를 이용하여 쉽게 패터닝될 수 있는 폴리벤졸사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB) 등과 같은 광감성 물질일 수 있다. 몇몇 다른 실시예들에서, 제1 유전층(212)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(PhosphoSilicate Glass; PSG), 보로실리케이트 유리(BoroSilicate Glass; BSG), 붕소-도핑된 포스포실리케이트 유리(Boron-doped PhosphoSilicate Glass; BPSG) 등으로 형성될 수 있다. 유전층과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
제1 재배선 패턴(214)은 제1 유전층(212) 사이에 형성될 수 있다. 제1 재배선 패턴(214)은 복수의 외부 연결 단자들(500)과 복수의 포스트들(220)이 전기적으로 연결시킬 수 있다. 또한, 제1 재배선 패턴(214)은 복수의 외부 연결 단자들(500)과 반도체 칩(230)을 전기적으로 연결시킬 수 있다.
제1 재배선 패턴(214)은 제1 유전층(212) 상에 시드층(도시되지 않음)을 형성하고, 시드층 상에 패터닝된 마스크를 형성하여, 노출된 시드층 상에 금속 도금을 수행함으로써 형성될 수 있다. 패터닝된 마스크 및 패터닝된 마스크에 의해 커버되는 시드층의 적어도 일부를 통해 제1 재배선 패턴(214)이 본 도면과 같은 형태를 갖도록 형성될 수 있다. 시드층은 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 이용하여 형성될 수 있다. 도금은 예를 들어, 무전해 도금을 이용하여 수행될 수 있다. 몇몇 실시예에 따른 제1 패키지(200)의 복수의 외부 연결 단자들(500) 상의 재배선층이 하나인 것으로 도시되었으나, 재배선층의 개수는 이에 제한되지 않는다. 이하에서 재배선층과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
제1 재배선층(210) 상에 복수의 포스트들(220)이 배치될 수 있다. 복수의 포스트들(220)은 도금에 의해 형성될 수 있다. 복수의 포스트들(220)은 제1 재배선층(210) 상에 블랭킷 시드층(도시되지 않음)을 형성한 후, 포토 레지스트(도시되지 않음)를 형성 및 패터닝하여 포토 레지스트 내의 개구부를 통해 노출되는 시드층 상에 형성될 수 있다. 이때, 복수의 포스트들(220) 각각의 높이는 제1 재배선층(210)의 제1 방향(+y)으로의 최상면으로부터 제2 재배선층(310)의 제2 방향(-y)으로의 최하면까지의 높이와 같을 수 있다. 포토 레지스트 및 포토 레지스트가 덮었던 시드층이 이어서 제거될 수 있다. 복수의 포스트들 상하부에는 도시되지 않았지만 전극 패드가 형성될 수 있다. 복수의 포스트들 상하부에 배치되는 전극 패드들은 막대, 원, 직사각형, 정사각형, 또는 6각형의 형상을 가질 수 있으나 이에 제한되지 않는다.
복수의 포스트들(220)은 행들 및 열들로서 배열될 수 있다. 복수의 포스트들(220)은 제1 재배선층(210)과 맞닿는 일면과, 상기 일면과 마주보는 다른 일면(예를 들어, 제2 재배선층(310)의 제2 방향(-y)의 하면)을 전기적으로 연결시킬 수 있다. 복수의 포스트들(220)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 또한, 복수의 포스트들(220)은 얼라인먼트(alignment) 마크들로서 이용될 수도 있다.
복수의 포스트들(220) 사이에 반도체 칩(230)이 배치될 수 있다. 반도체 칩(230)은 예를 들어, 플립 칩(Flip Chip) 형태로 제1 재배선층(210) 상에 실장될 수 있으나 이에 제한되는 것은 아니다. 이하에서, 복수의 포스트들(220)과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
반도체 칩(230)은 제1 방향(+y)으로 서로 마주보는 상면과 하면을 포함하는 바디층(238), 바디층(238)의 하면에 포함되는 복수의 서부 연결 패드들(), 바디층(238) 하면 상에 형성되는 언더필(232), 언더필(232) 내부에 형성되는 복수의 서부 연결 단자들()을 포함한다. 반도체 칩(230)의 하면에는 전기적 동작을 수행하는 액티브 영역이 형성될 수 있다. 반도체 칩(230) 내 바디층(238)의 상면은 복수의 포스트들(220)보다 낮은 평면상에 놓일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
반도체 칩(230)은 예를 들어, 로직 칩(logic chip)(예를 들어, Application Processor; AP)일 수 있다. 반도체 칩(230)은 이에 제한되지 않고, 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC) 칩을 포함할 수 있다.
반도체 칩(230)은 후술하는 바와 같이, 칩 라스트(Chip Last) 방식으로 형성될 수 있다. 즉, 제1 재배선층(210)이 형성된 후 반도체 칩(230)이 형성될 수 있다.
복수의 서브 연결 패드들(236)은 바디층(238) 내에 배치될 수 있다. 그러나, 이에 제한되지 않고, 복수의 서브 연결 패드들(236)은 바디층(238)으로부터 전부 돌출되거나 일부만 돌출되어 형성될 수 있다. 복수의 서브 연결 패드들(236)은 서로 이격되어 형성될 수 있으며, 복수의 서브 연결 패드들(236)의 개수는 본 도면에 도시된 개수에 제한되지 않는다.
복수의 서브 연결 패드들(236)은 전도성 물질 예를 들어, 금속 물질을 포함할 수 있다. 복수의 서브 연결 패드들(236)은 예를 들어, 니켈(Ni) 및 금(Au) 등을 포함할 수 있다. 또한, 복수의 서브 연결 패드들(236) 각각의 기능이 서로 다를 수도 있다.
복수의 서브 연결 단자들(234)은 복수의 서브 연결 패드들(236) 상에 배치될 수 있다. 복수의 서브 연결 단자들(234)은 반도체 칩(230)을 제1 재배선층(210)과 전기적으로 연결시킬 수 있다. 구체적으로, 복수의 서브 연결 단자들(234)은 제1 재배선층(210) 내의 제1 재배선 패턴(214)과 전기적으로 연결될 수 있다. 복수의 서브 연결 단자들(234)은 예를 들어, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다.
제1 재배선층(210)과 바디층(238)의 하면 사이의 빈 공간에 언더필(underfill)(232)이 형성될 수 있다. 언더필(232)을 통해, 반도체 칩(230)이 흡수하게 되는 물리적 충격을 감소시킬 수 있다. 언더필(232)은 예를 들어, 절연 수지일 수 있으나 이에 제한되지 않는다. 언더필(232)의 형태는 또한 본 도면에 도시된 형상에 제한되지 않는다. 이하에서 반도체 칩(230)과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
제1 재배선층(210) 상에, 그리고 복수의 포스트들(220)과 반도체 칩(230) 사이에 제1 몰드층(240)이 형성된다. 몇몇 실시예에 따른 반도체 패키지의 제1 몰드층(240)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
제1 몰드층(240)은 복수의 포스트들(220)과 접촉할 수 있다. 복수의 포스트들(220)은 상술한 바와 같이, 예를 들어 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다. 즉, 복수의 포스트들(220)은 제1 몰드층(240)과의 접촉으로 인해 산화물을 포함할 수 있다. 예를 들어, 금 산화물, 은 산화물, 구리 산화물, 니켈 산화물 또는 알루미늄 산화물을 포함할 수 있다. 이하에서 몰드층과 관련된 이상의 내용과 중복되는 내용은 이하에서 생략한다.
제2 패키지(300)는 제2 재배선층(310), 복수의 연결 패드들(320), 복수의 메모리 스택들(예를 들어, 제1 메모리 스택(350) 및 제2 메모리 스택(360)), 및 제2 몰드층(370)을 포함한다. 이하에서, 제1 메모리 스택(350) 및 제2 메모리 스택(360)을 복수의 메모리 스택들(350, 및 360)로 통칭할 수 있다.
제2 패키지(300)는 제1 패키지(200)상에 배치될 수 있다. 즉, 제2 패키지(300)는 복수의 포스트들(220), 및 제1 몰드층(240) 상에 형성될 수 있다.
더 자세히 살펴보면, 제2 재배선층(310)은 복수의 포스트들(220) 및 제1 몰드층(240) 상에 형성될 수 있다. 제2 재배선층(310)은 제2 유전층(312)과 제2 재배선 패턴(314)을 포함할 수 있다. 제2 재배선 패턴(314)은 제2 유전층(312) 사이에 형성될 수 있다.
제2 재배선 패턴(314)은 복수의 포스트들(220)과 복수의 메모리 스택들(350, 및 360) 각각을 전기적으로 연결시킬 수 있다.
몇몇 실시예에 따른 반도체 패키지는 제1 패키지(200)와 제2 패키지(300) 사이의 전기적인 연결이 제2 재배선층(310)을 통해 연결될 수 있다. 즉, 제1 패키지(200)와 제2 패키지(300)가 PCB를 통해 연결될 때보다 더 얇은 두께로 연결되어 반도체 패키지 전체 두께를 얇게 형성할 수 있다. 또한, 제2 재배선층(310)은 전기적인 연결 경로가 짧아 배선 저항이 낮을 수 있다.
이하에서는 제2 재배선 패턴(314)과 복수의 메모리 스택들(350, 및 360)의 전기적 연결 방식에 대해 설명한다.
제2 재배선 패턴(314) 상에 복수의 연결 패드들(320)이 배치될 수 있다. 복수의 연결 패드들(320) 각각은 접속 패드(322)와 접속 패드(322) 상의 접속 패드 도금(324)을 포함할 수 있다.
접속 패드(322)는 전도성 물질 예를 들어, 금속 물질을 포함할 수 있다. 접속 패드(322)는 예를 들어, 니켈(Ni) 및 금(Au) 등을 포함할 수 있다.
접속 패드(322) 상에 접속 패드 도금(324)이 형성될 수 있다. 접속 패드 도금(324)은 접속 패드(322)와 복수의 메모리 스택들(350, 및 360) 사이의 전기적인 접속 신뢰성을 향상시킬 수 있다. 접속 패드 도금(324)은 접속 패드(322) 상에 금 도금을 수행함으로써 형성될 수 있다.
몇몇 실시예에 따른 금 도금의 하나로서, 무전해 니켈-팔라듐-금 도금법(Electroless Nickel Electroless Palladium Electroless Gold)이 있을 수 있다. 무전해 니켈-팔라듐-금 도금법은 접속 패드(322)에 클리너 등의 전처리를 실시한 후 팔라듐 촉매를 부여한 후, 추가로 무전해 니켈 도금 처리, 무전해 팔라듐 도금 처리 및 무전해 금 도금 처리를 순차적으로 실시할 수 있다.
몇몇 실시예에 따른 또다른 금 도금의 하나로서, ENEPIG법(Electroless Nickel Electroless Paliadium Immersion Gold)이 있을 수 있다. ENEPIG법은 치환 금 도금 처리(Immersion Gold)를 실시할 수 있다.
상기와 같이, 몇몇 실시예에 따른 금 도금으로, 무전해 금 도금은 전해 금 도금과는 달리, 전극을 사용하지 않기 때문에 접속 패드(322)의 형성과 상관 없이 밀착성이 우수하고 균일한 접속 패드 도금(324)이 형성될 수 있다.
복수의 메모리 스택들(350, 및 360) 각각은 접착막(332)과 접착막(332) 상의 메모리 칩(334)이 적층된 형태를 가질 수 있다. 이하에서는 복수의 메모리 스택들(350, 및 360) 중 제1 메모리 스택(350)을 예를 들어 설명한다. 제1 메모리 스택(350)에 대한 설명이 제2 메모리 스택(360)에도 적용될 수 있음은 물론이다.
접착막(332)은 제2 재배선층(310) 더 자세히는 제2 유전층(312)과 메모리 칩(334) 사이를 접착시켜줄 수 있다. 또한, 접착막(332)은 메모리 칩(334)과 메모리 칩(334) 사이를 접착시켜줄 수 있다.
몇몇 실시예에 따른 접착막(332)은 에폭시/페이스트 상으로 이루어진 액상형 접착제일 수 있다. 접착막(332)은 개별 메모리 칩(334)들을 기판이나 리드 프레임에 접착시 디스펜싱 접착제 도포 방식이 이용될 수 있다. 또는, 몇몇 실시예에 따른 접착막(332)으로 DAF(Die Attach Film)이 사용될 수도 있다. 접착막(332)의 종류는 이에 제한되지 않는다.
메모리 칩(334)들 각각은 신호들을 입출력하는 입출력 패드(330)들을 각각 포함할 수 있다. 메모리 칩(334)들은 접착막(332)을 통해 서로 적층될 수 있는데, 메모리 칩(334)들은 각각의 아래에 위치하는 메모리 칩(334)의 입출력 패드(330)들을 노출시키면서 적층될 수 있다. 또한, 메모리 칩(334)들은 계단 방향을 유지하면서 적층되거나 계단 방향을 변경하면서 적층될 수 있다. 메모리 칩(334)들 각각은 복수의 연결 패드들(320)과 와이어(340)를 통해 전기적으로 연결된 입출력 패드(330)를 통하여 제2 재배선층(310) 더 자세히는, 제2 재배선 패턴(314)과 전기적으로 연결될 수 있다.
더 자세히 살펴보면, 제1 메모리 스택(350)의 메모리 칩(334)의 일부가 와이어 본딩되는 복수의 연결 패드들(320) 중 일부와 제1 메모리 스택(350)의 메모리 칩(334) 나머지가 와이어 본딩되는 복수의 연결 패드들(320) 중 나머지가 서로 다를 수 있다. 하지만, 제1 메모리 스택(350) 전체는 결국 제2 재배선 패턴(314)과 전기적으로 연결되어 복수의 포스트들(220) 일부를 통해 신호를 송수신할 수 있다.
메모리 칩(334)은 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 또는, 메모리 칩(334)은 상변화 메모리(Phase Change Random Access Memory; PRAM), 자기 메모리(Magnetic Random Access Memory; MRAM), 저항성 메모리(ReRAM), 강자성 메모리(Ferromagnetic Random Access Memory; FRAM), 또는 NOR 플래시 메모리 등일 수 있으나, 메모리 칩(334)의 종류는 이에 제한되지 않는다. 다만, 메모리 칩(334)은 반도체 칩(230)과 다른 종류의 칩일 수 있다.
각각의 메모리 스택(예를 들어, 제1 메모리 스택(350) 및/또는 제2 메모리 스택(360))을 구성하는 메모리 칩(334)의 수는 본 도면에 제한되지 않으며, 메모리 칩(334)의 적층 형태도 이에 제한되지 않는다.
제2 재배선층(310) 상에 제2 몰드층(370)이 형성될 수 있다. 또한, 제2 몰드층(370)은 복수의 메모리 스택들(350, 및 360) 사이에 형성될 수 있다. 제2 몰드층(370)에 관한 설명은 제1 몰드층(240)에 관한 설명과 같으므로 설명을 생략한다.
이하의 도 2 내지 도 12를 통해, 몇몇 실시예에 따른 도 1의 반도체 패키지의 제조 방법에 대해 설명한다.
도 2 내지 도 12는 몇몇 실시예에 따른 도 1의 반도체 패키지의 제조 과정의 중간 단계 도면들이다.
도 2를 참조하면, 몇몇 실시예에 따른 도 1의 반도체 패키지를 제조하기 위해 제1 캐리어(100)를 배치할 수 있다. 몇몇 실시예에 따른 이후의 반도체 패키지의 제조 방법은 제1 캐리어(100) 상에서 수행될 수 있다.
제1 캐리어(100)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 제1 캐리어(100)는 상면이 둥근 형상을 가질 수 있고, 실리콘 웨이퍼의 크기일 수 있다. 예를 들어, 캐리어는 8-인치 직경, 12-인치 직경 등을 가질 수 있다. 도시되진 않았지만, 제1 캐리어(100) 상에 릴리즈 층이 형성될 수 있다. 릴리즈 층은 몇몇 실시예에 따른 반도체 패키지의 제조 과정 중에 제1 캐리어(100)와 함께 제거될 수 있는 폴리머-기반 물질(예를 들어, 라이트 투 히트 컨버젼(Light To Heat Conversion; LTHC) 물질로 형성될 수 있다. 몇몇 실시예들에서, 릴리즈 층은 에폭시-기반 열-릴리즈 물질로 형성될 수 있다. 몇몇 다른 실시예들에서, 릴리즈 층은 자외선(UV) 접착제로 형성될 수 있다. 릴리즈 층은 액체로서 분사되고 경화될 수 있다. 또 다른 몇몇 실시예들에서 릴리즈 층은 라미네이트 막이고, 제1 캐리어(100) 상에 라미네이트될 수 있다.
도 3을 참조하면, 제1 재배선층(210)은 제1 캐리어(100) 상에 형성될 수 있다. 제1 재배선층(210)은 제1 유전층(212)과 제1 재배선 패턴(214)을 포함할 수 있다. 제1 재배선 패턴(214)은 제1 유전층(212) 사이에 형성될 수 있다.
제1 재배선 패턴(214)은 제1 유전층(212) 상에 시드층(도시되지 않음)을 형성하고, 시드층 상에 패터닝된 마스크를 형성하여, 노출된 시드층 상에 금속 도금을 수행함으로써 형성될 수 있다. 패터닝된 마스크 및 패터닝된 마스크에 의해 커버되는 시드층의 적어도 일부를 통해 제1 재배선 패턴(214)이 본 도면과 같은 형태를 갖도록 형성될 수 있다. 시드층은 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 이용하여 형성될 수 있다. 도금은 예를 들어, 무전해 도금을 이용하여 수행될 수 있다. 몇몇 실시예에 따른 제1 캐리어(100) 상의 재배선층이 하나인 것으로 도시되었으나, 재배선층의 개수는 이에 제한되지 않는다.
도 4를 참조하면, 제1 재배선 패턴(214) 상에 복수의 포스트들(220)이 형성될 수 있다.
복수의 포스트들(220)은 도금에 의해 형성될 수 있다. 복수의 포스트들(220)은 제1 재배선 패턴(214) 상에 블랭킷 시드층(도시되지 않음)을 형성한 후, 포토 레지스트를 형성 및 패터닝하여 포토 레지스트 내의 개구들을 통해 노출되는 시드층 상에 형성될 수 있다. 포토 레지스트 및 포토 레지스트가 덮었던 시드층이 이어서 제거될 수 있다. 복수의 포스트들(220) 하부에는 도시되지 않았지만 패드가 형성될 수 있다. 복수의 포스트들(220)은 제1 재배선 패턴(214)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 제1 재배선층(210) 상에 반도체 칩(230)을 형성할 수 있다. 반도체 칩(230)은 복수의 포스트들(220) 사이에 형성될 수 있다. 반도체 칩(230)은 제1 재배선 패턴(214)과 전기적으로 연결될 수 있다. 반도체 칩(230)의 자세한 설명은 도 1에서 설명된 내용과 중복되므로 설명을 생략한다.
즉, 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 제1 재배선층(210)이 형성된 후에 반도체 칩(230)이 형성되는 칩 라스트(Chip Last) 방식으로 진행될 수 있다.
도 6을 참조하면, 제1 재배선층(210) 상에 제1 몰드층(240)을 형성한다. 제1 몰드층(240)은 복수의 포스트들(220)과 반도체 칩(230)을 둘러쌀 수 있다.
제1 몰드층(240)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다. 제1 몰드층(240)에 대한 자세한 설명은 도 1에서 설명된 내용과 중복되므로 설명을 생략한다.
도 7을 참조하면, 화학 기계적 폴리싱(Chemical Mechanical Polishing; CMP) 또는 글린딩(grinding)을 통해 복수의 포스트들(220)의 제1 방향(+y)의 상면이 노출될 때까지 제1 몰드층(240)을 제거할 수 있다. 반도체 칩(230)의 상면과 복수의 포스트들(220)의 상면은 본 도면에 제한되지 않고 서로 같은 높이에 위치할 수 있다.
도 8을 참조하면, 제1 몰드층(240)과 복수의 포스트들(220) 상에 제2 재배선층(310)을 형성할 수 있다. 제2 재배선층(310)은 제2 유전층(312)과 제2 재배선 패턴(314)을 포함할 수 있다. 제2 재배선 패턴(314)은 제2 유전층(312) 사이에 형성될 수 있다. 제2 재배선 패턴(314)이 제2 유전층(312) 사이에 형성되는 과정은 제1 재배선 패턴(214)이 제1 유전층(212) 사이에 형성되는 과정과 동일하므로 중복되는 설명은 생략한다.
제2 재배선 패턴(314)은 복수의 포스트들(220)과 전기적으로 연결될 수 있다. 몇몇 실시예에 따른 반도체 패키지는 복수의 패키지들을 포함할 수 있는데, 재배선층(예를 들어, 제2 재배선층(310))을 통해 서로 전기적으로 연결됨으로써, 몇몇 실시예에 따른 반도체 패키지가 더 얇은 두께로 형성될 수 있다.
도 9를 참조하면, 제2 유전층(312) 사이에 노출된 제2 재배선 패턴(314) 상에 복수의 연결 패드들(320)이 형성될 수 있다.
복수의 연결 패드들(320) 각각은 접속 패드(322)와 접속 패드(322) 상의 접속 패드 도금(324)을 포함할 수 있다. 접속 패드(322) 상에 형성되는 접속 패드 도금(324)에 대한 자세한 설명은 도 1에서 설명한 바와 같으므로, 설명을 생략한다.
접속 패드 도금(324)을 통해, 이후 제조 과정에서 형성될 복수의 메모리 스택들과의 와이어 본딩의 신뢰성이 향상될 수 있다.
도 10을 참조하면, 제2 재배선층(310) 상에 복수의 메모리 스택들(350, 및 360)을 형성할 수 있다. 복수의 메모리 스택들(350, 및 360) 각각은 접착막(332)과 접착막(332) 상의 메모리 칩(334)이 적층된 형태를 가질 수 있다. 복수의 메모리 스택들(350, 및 360)에 관한 자세한 설명은 도 1에서 설명한 바와 같으므로, 설명을 생략한다.
복수의 메모리 스택들(350, 및 360) 각각은 와이어 본딩을 통해, 복수의 포스트들(220)과 전기적으로 연결될 수 있다. 더 자세히는, 제2 재배선 패턴(314) 상의 복수의 연결 패드들(320)과 복수의 메모리 스택들(350, 및 360) 상의 입출력 패드(330)들 사이에 와이어(340)를 통한 와이어 본딩으로 전기적으로 연결될 수 있다.
도 11을 참조하면, 제2 재배선층(310) 상에 제2 몰드층(370)을 형성할 수 있다. 또한, 제2 몰드층(370)은 복수의 메모리 스택들(350, 및 360) 사이에 형성될 수 있다. 제2 몰드층(370)에 관한 설명은 도 1의 제1 몰드층(240)에 관한 설명과 같으므로, 설명을 생략한다.
도 12를 참조하면, 제1 캐리어(100)를 제거하고, 제1 캐리어(100)가 형성된 방향과 마주보는 방향에 제2 캐리어(400)를 형성한다. 제2 캐리어(400)에 대한 설명은 도 2의 제1 캐리어(100)에 대한 설명과 같으므로 중복된 설명은 생략한다.
제2 몰드층(370)은 제2 캐리어(400) 상에 형성될 수 있다. 이후, 제1 방향(+y) 방향으로 제1 유전층(212) 사이에 노출된 제1 재배선 패턴(214) 상에 복수의 외부 연결 단자들(500)을 형성할 수 있다. 복수의 외부 연결 단자들(500)은 도 1의 설명과 중복되므로 자세한 설명을 생략한다.
이후, 제2 캐리어(400)를 제거하면 몇몇 실시예에 따른 도 1의 반도체 패키지가 형성될 수 있다.
도 13은 몇몇 실시예에 따른 다른 반도체 패키지를 도시한 예시적인 도면이다.
도 13을 참조하면, 복수의 포스트들(220)의 개수가 도 1과 다른 것을 제외하면 그 특징이 동일하므로 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 캐리어 200: 제1 패키지
210: 제1 재배선층 230: 반도체 칩
300: 제2 패키지 310: 제2 재배선층
350: 제1 메모리 스택 360: 제2 메모리 스택

Claims (10)

  1. 제1 재배선층;
    상기 제1 재배선층 상의 복수의 포스트들;
    상기 복수의 포스트들 사이에 배치된 반도체 칩;
    상기 복수의 포스트들과 상기 반도체 칩 상에 형성된 제2 재배선층; 및
    상기 제2 재배선층 상에 배치되는 제1 메모리 스택을 포함하고,
    상기 포스트들 각각의 높이는 상기 제1 재배선층의 상면으로부터 상기 제2 재배선층의 하면까지의 높이와 동일한 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제2 재배선층 상에 복수의 연결 패드들을 더 포함하고,
    상기 제1 메모리 스택은 상기 복수의 연결 패드들과 와이어 본딩되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 반도체 칩과 상기 제1 메모리 스택은 서로 다른 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 재배선층 상에 배치되는 제2 메모리 스택을 더 포함하되,
    상기 제1 메모리 스택은 상기 복수의 포스트들 일부와 전기적으로 연결되고,
    상기 제2 메모리 스택은 상기 복수의 포스트들 나머지와 전기적으로 연결되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 재배선층은 제1 재배선 패턴을 포함하되,
    상기 제1 재배선층은 상기 복수의 포스트들과 전기적으로 연결되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 재배선층과 상기 제2 재배선층 사이에 제1 몰드층을 더 포함하되,
    상기 제1 몰드층은 상기 복수의 포스트들과 접촉하는 반도체 패키지.
  7. 제1 재배선층을 형성하고,
    상기 제1 재배선층 상에 복수의 포스트들을 형성하고,
    상기 복수의 포스트들 사이에 반도체 칩을 배치하고,
    상기 복수의 포스트들과 상기 반도체 칩 상에 제2 재배선층을 형성하고,
    상기 제2 재배선층 상에 제1 메모리 스택을 형성하는 것을 포함하되,
    상기 복수의 포스트들 각각의 높이는 상기 제1 재배선층의 상면으로부터 상기 제2 재배선층의 하면까지의 높이와 동일한 반도체 패키지 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 재배선층 상에 복수의 연결 패드들을 형성하는 것을 더 포함하고,
    상기 제1 메모리 스택은 상기 복수의 연결 패드들과 와이어 본딩되는 반도체 패키지 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 재배선층과 상기 제2 재배선층 사이에 제1 몰드층을 형성하는 것을 더 포함하되,
    상기 제1 몰드층은 상기 복수의 포스트들과 접촉하는 반도체 패키지 제조 방법.
  10. 복수의 외부 연결 단자들;
    상기 복수의 외부 연결 단자들 상에 형성되고, 제1 유전층과 상기 복수의 외부 연결 단자들과 전기적으로 연결되는 제1 재배선 패턴을 포함하는 제1 재배선층;
    상기 제1 재배선층 상에 형성되는 복수의 포스트들;
    상기 복수의 포스트들 사이에 형성되는 반도체 칩;
    상기 복수의 포스트들과 상기 반도체 칩을 둘러싸는 제1 몰드층;
    상기 제1 몰드층과 상기 복수의 포스트들 상에 형성되고, 제2 유전층과 상기 복수의 포스트들과 전기적으로 연결되는 제2 재배선 패턴을 포함하는 제2 재배선층; 및
    상기 제2 재배선층 상에 형성되고, 상기 제2 재배선층과 와이어 본딩되는 복수의 메모리 스택을 포함하되,
    상기 복수의 포스트들 각각의 높이는 상기 제1 재배선층의 상면으로부터 상기 제2 재배선층의 하면까지의 높이와 동일한 반도체 패키지.
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