CN110931442A - 电子装置及其制造方法 - Google Patents

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CN110931442A
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CN
China
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conductor
layer
conductive
semiconductor die
diffusion barrier
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English (en)
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蔡宗甫
黄厚儒
林士庭
卢思维
蔡鸿伟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供一种电子装置及其制造方法。电子装置包括半导体管芯、与半导体管芯电耦接的导电结构、包封半导体管芯和导电结构的绝缘包封件以及设置在绝缘包封件上和半导体管芯的重布线结构。导电结构包括第一导体、第二导体和在第一导体与第二导体之间的扩散阻挡层。重布线结构电连接到半导体管芯和导电结构的第一导体。

Description

电子装置及其制造方法
技术领域
本发明的实施例是有关于一种电子装置及其制造方法。
背景技术
半导体装置用于各种电子应用，如个人计算机、手机、数码照相机等电子装置。随着对电子装置缩小的需求不断增长，人们开始需要更小及更具创造性的半导体管芯包装技术。因此，已经开始开发诸如晶片级封装(wafer level packaging，WLP)的封装，其中集成电路(integrated circuit，IC)被放置在具有连接件的载体上，用于连接到IC和其他电子元件。为了进一步增加电路密度，开发了一些叠层封装(package-on-package，POP)结构，其包括集成扇出型封装件和至少一个堆叠在集成扇出型封装件上的存储装置，并且因其紧凑性而变得越来越流行。随着对微型化的需求，最近增长更高的速度和更大的频宽，以及更低的功率消耗和延迟的需求，并已增长对于POP结构的更小和更有创意的封装技术的需求。
发明内容
根据一些实施例，电子装置包括半导体管芯、电耦接到半导体管芯的导电结构、包封半导体管芯和导电结构的绝缘包封件以及设置在绝缘包封件和半导体管芯上的重布线结构。导电结构包括第一导体、第二导体和在第一导体与第二导体之间的扩散阻挡层。重布线结构电连接到半导体管芯和导电结构的第一导体。
根据一些实施例，提供了一种电子装置的制造方法。所述方法至少包括以下步骤。形成绝缘包封件以包封多层结构和半导体管芯，其中多层结构包括第一导体、形成在第一导体上的扩散阻挡层以及形成在扩散阻挡层上的金属层，绝缘包封件至少暴露出半导体管芯的一部分和多层结构的第一导体的一部分。重布线结构形成在绝缘包封件、半导体管芯和多层结构的第一导体上。移除多层结构的金属层，以在绝缘包封件中形成凹陷。在扩散阻挡层上的凹陷中形成第二导体，其中第一导体、扩散阻挡层和第二导体形成导电结构，导电结构通过重布线结构与半导体管芯电耦接。
根据一些实施例，提供了一种电子装置的制造方法。所述方法至少包括以下步骤。提供第一半导体封装件，其中第一半导体封装件包括半导体管芯、电耦合到半导体管芯的多层导体和侧向地包封半导体管芯和多层导体的绝缘包封件，多层导体包括位于绝缘包封件的两个相对表面之间的阻挡表面。第二半导体封装件通过在多层导体的阻挡表面上形成第二导体而安装在第一半导体封装件上，使得第一半导体封装件和第二半导体封装件电连接。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1N是本公开的一种示例性实施例的电子装置的制造方法中各种阶段的示意剖面图。
图2A是根据本公开的一些示例性实施例的图1K中绘示的虚线框A的放大示意剖面图。
图2B是根据本公开的一些示例性实施例的图1K中绘示的虚线框A的放大示意剖面图。
图3是根据本公开的一些示例性实施例的图1M中绘示的虚线框B的放大示意剖面图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本发明。当然，这些仅为实例而非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。空间相对性用语旨在除图中所绘示取向外还囊括装置在使用或操作中的不同取向。设备可具有另外的取向(旋转90度或其他取向)且本文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可能使用例如“第一”、“第二”等用语来阐述图中所示出的相似或不同的元件或特征且可依据存在的次序或说明的上下文而互换地使用。
其他特征和工艺也可能包括在内。例如可以包括测试结构以帮助3D包装或3DIC装置的验证测试。测试结构可以包括，例如形成在重布线层中或基底上的测试接垫，其允许测试3D封装或3DIC，探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上进行。另外，本文公开的结构和方法可以与包含已知良好管芯的中间验证的测试方法结合使用，以增加良率并降低成本。
图1A至图1N是根据本公开的一些示例性实施例的电子装置的制造方法中的各种阶段的示意剖面图。参照图1A，可以使用物理气相沉积(例如溅镀、电镀或蒸发等)、化学气相沉积或其他合适的工艺在临时载体50上形成晶种材料SD'。在一些实施例中，晶种材料SD'是导电层，其可以是单层或复合层，复合层包括由不同材料形成的若干子层。举例来说，晶种材料SD'包括钛层和在所述钛层上的铜层。在一些实施例中，临时载体50可包括可在半导体加工期间提供结构支撑的任何合适的材料。举例来说，临时载体50的材料包括金属(例如钢)、玻璃、陶瓷、硅(例如块状硅)、其组合、其多层等。在一些实施例中，在形成晶种材料SD'之前，可以在临时载体50上形成离型层52。离型层52的材料可以是任何适于将临时载体50与形成在其上的结构接合和剥离的材料。举例来说，离型层52包括光热转换层(light-to-heat-conversion，LTHC)离型涂布层和相关的粘合层(例如紫外线可固化的粘合层或可热固化粘合层)或类似物。
参照图1B至图1D，金属层M1、扩散阻挡层110和第一导体120可以依序地形成在晶种材料SD'上。举例来说，参照图1B，一旦形成了晶种材料SD'，就可以在晶种材料SD'上形成图案化的光刻胶层PR。图案化的光刻胶层PR可包括由聚合物材料形成的干式膜光刻胶。举例来说，图案化的光刻胶层PR是通过在晶种材料SD'上沉积或层压光刻胶材料而形成的，然后可以使用诸如光刻(即曝光和显影工艺)或其他合适的技术将光刻胶材料图案化，以形成图案化的光刻胶层PR。在一些实施例中，图案化的光刻胶层PR覆盖了晶种材料SD'的一部分，并且图案化的光刻胶层PR包括多个开口OP，开口OP暴露了晶种材料SD'的其他预定部分。在一些实施例中，在形成图案化的光刻胶层PR之后，通过沉积或其他合适的技术，金属层M1在图案化的光刻胶层PR的开口OP中形成，以与晶种材料SD'物理接触。举例来说，其上形成有晶种材料SD'和图案化的光刻胶层PR的临时载体50可以浸入电镀浴的电镀液中，这样一来，在由图案化的光刻胶层PR的开口OP显露的晶种材料SD'的预定部分上电镀金属材料，从而形成金属层M1。金属层M1的材料可包括铜、银、金、铝、其合金或其他合适的导电材料。电镀可以在较低的电流密度下进行，从而形成具有更均匀的高度的金属层M1。在一些实施例中，为了形成金属层M1，电镀在约为1ASD至20ASD的电流密度下进行。
继续参照图1C，在形成金属层M1之后，可以将扩散阻挡层110沉积在图案化的光刻胶层PR的开口OP中，以与金属层M1物理接触。在一些实施例中，扩散阻挡层110可以在回焊(reflow)温度下与焊料材料具有良好的湿润性(wettability)。可以由在随后的工艺中而形成的可靠的金属间化合物(intermetallic compound，IMC)界面的材料来形成扩散阻挡层110，稍后将结合图式详细描述。在一些实施例中，扩散阻挡层110可包括在回焊温度下可湿润或溶解到焊料中的材料。扩散阻挡层110可以是单层或复合层，复合层包括由不同材料形成的多重子层。举例来说，扩散阻挡层110的材料包括金属或金属合金，例如镍、钴、金、钯、铂或其合金等。在一些实施例中，在某些刻蚀溶液(例如H2SO4+H2O2+H2O)中，扩散阻挡层110的刻蚀速率可低于铜的刻蚀速率。
继续参照图1D，第一导体120可以形成在图案化的光刻胶层PR的开口OP中，以与扩散阻挡层110物理接触。第一导体120的材料可包括金属或金属合金，例如铜、银、金、铝或其合金。在一些实施例中，第一导体120的电沉积在比金属层M1的电沉积操作更高的电流密度下操作。举例来说，第一导体120的电镀可以在约10ASD至约60ASD范围的电流密度下完成。
参照图1E，在形成第一导体120之后，通过剥离工艺(例如刻蚀或其他合适的去除技术)去除图案化的光刻胶层PR。此后，通过使用在晶种材料SD'上形成的结构(例如金属层M1/扩散阻挡层110/第一导体120)作为硬掩模，未被这种结构覆盖的晶种材料SD'的部分通过刻蚀工艺或其它合适的技术去除，使得金属层M1下面的晶种材料SD'的剩余部分被保留在临时载体50上，以形成晶种层SD。在一些实施例中，在去除部分晶种材料SD'之后，晶种层SD、金属层M1、扩散阻挡层110、第一导体120被统称为多层结构100A。应注意，图1E中所示的多层结构100A的数量仅用作示例性说明，本公开不限于此。
参照图1F，在一些实施例中，在形成多层结构100A之后，可以提供半导体管芯200并将其设置在临时载体50上。举例来说，半导体管芯200被拾取、放置并通过管芯贴附材料60附着在临时载体50上。半导体管芯200可以包括数字管芯(digital die)、模拟管芯(analog die)或混合信号管芯，如传感器管芯或逻辑管芯(例如专用集成电路(application-specific integrated circuit，ASIC)或系统级芯片(System-on-Chip，SoC)等)，但不限于此。应注意，出于说明目的，图1F仅示出一个半导体管芯200。然而，应当理解，根据产品要求，半导体管芯200的数量可以多于一个，本公开不限于此。在一些实施例中，放置在临时载体50上的半导体管芯200可以布置成阵列，并且多个多层结构100A可以围绕半导体管芯200。举例来说，多个多层结构100A可以被分类为群组，并且半导体管芯200的数量对应于多层结构100A的群组的数量。
在一些实施例中，半导体管芯200通过前段(front end of line，FEOL)工艺制造，但不限于此。举例来说，半导体管芯200包括半导体衬底210、多个连接垫220、多个连接柱230和保护层240。半导体衬底210可以是硅基底，其包括形成在其中的有源元件(例如二极管、晶体管等)和无源元件(例如电阻器、电容器、电感器等)。连接垫220可以由铝或其合金等制成。在一些实施例中，连接柱230分别设置在连接垫220上并且电连接到连接垫220，其中连接柱230物理地接触连接垫220。连接柱230可包括铜柱、铜合金柱或其他合适的金属柱。连接柱230可包括基于铅的材料或无铅材料，在顶部形成或不形成附加杂质，但不限于此。
在一些实施例中，保护层240覆盖连接垫220和连接柱230。也就是说，保护层240防止在半导体管芯200的转移期间在连接柱230的表面上发生的任何可能的损坏。保护层240可以由聚苯并恶唑(polybenzoxazole，PBO)，聚酰亚胺(polyimide，PI)或合适的聚合物或无机材料制成。连接垫220和连接柱230的数量可以根据需要选择，本公开不限于此。应当理解，在所有图中半导体管芯200和其他元件的图示是示意性的并且不是按比例的。在一些实施例中，管芯贴附材料60可以接合到半导体管芯200的后表面上，该后表面与连接柱230分布的一侧相对。举例来说，管芯贴附材料60可以是管芯附着膜(die attached film，DAF)、粘合膜(adhesive bonding film，ABF)等。管芯贴附材料60可用其他与半导体加工环境相容的合适的粘合材料。
继续参照图1F，在设置半导体管芯200之后，可以在临时载体50上形成绝缘材料300'。在一些实施例中，绝缘材料300'是由模塑成型工艺形成的模塑化合物。举例来说，包覆成型绝缘材料300'，以包封多层结构100A、半导体管芯200和管芯贴附材料60。换句话说，半导体管芯200的多层结构100A和保护层240未被绝缘材料300'显露并且被绝缘材料300'良好保护。绝缘材料300'可包括环氧树脂或其他合适的介电材料。
参照图1G，可以减小绝缘材料300'的厚度，以露出多层结构100A的第一导体120的至少一部分和半导体管芯200的连接柱230的部分。举例来说，研磨绝缘材料300'，直到露出多层结构100A的顶面、连接柱230的顶面和保护层240的顶面。在一些实施例中，绝缘材料300'通过机械研磨工艺和/或化学机械抛光(chemical mechanical polishing，CMP)工艺研磨。在一些实施例中，在研磨工艺期间，不仅绝缘材料300'，而且保护层240和/或连接柱230和/或多层结构100A的第一导体120的部分被略微研磨。在减小绝缘材料300'的厚度之后，在临时载体50上形成具有第一表面S1和与第一表面S1相对的第二表面S2的绝缘包封件300。在一些实施例中，绝缘包封件300面向临时载体50的第二表面S2与离型层52接触。如图1G所示，绝缘包封件300侧向地包封半导体管芯200的侧壁和多层结构100A的侧壁，并且绝缘包封件300被多层结构100A穿透。在一些实施例中，多层结构100A的顶面、绝缘包封件300的第一表面S1与半导体管芯200的连接柱230的顶面大体上共面。
在一些替代实施例中，可以在形成绝缘材料300'之后形成多层结构100A。举例来说，半导体管芯200通过管芯贴附材料60附着在临时载体50上，然后在临时载体50上形成绝缘材料300'以包封半导体管芯200和管芯贴附材料60。接下来，可以在绝缘材料300'上执行钻孔工艺(例如激光钻孔、机械钻孔或其他合适的工艺)，以在绝缘材料300'中形成孔。随后，晶种层SD、金属层M1、扩散阻挡层110和第一导体120可以依序地填充在绝缘材料300'的孔中。绝缘材料300'、第一导体120和半导体管芯200可以进一步地被平坦化，以形成绝缘包封件300和多层结构100A。
参照图1H，在形成绝缘包封件300之后，可以在绝缘包封件300、半导体管芯200和多层结构100A的第一导体120上形成重布线结构400。举例来说，电连接到半导体管芯200的连接柱230和第一导体120的重布线结构400被形成在第一导体120的顶面、绝缘包封件300的第一表面S1、连接柱230的顶面和保护层240的顶面上。在一些实施例中，由于连接到半导体管芯200的重布线结构400重新路由半导体管芯200的电信号，并且比半导体管芯200的大小扩展得更宽，所以重布线结构400可以被称为扇出(fan-out)重布线结构。
在一些实施例中，重布线结构400包括交替堆叠的多个图案化的介电层410和多个图案化的导电层420，并且图案化的导电层420电连接到半导体管芯200的连接柱230和嵌入绝缘包封件300中的多层结构100A。连接柱230的顶面和多层结构100A的第一导体120的顶面被最底部的图案化的介电层410部分地覆盖。在一些实施例中，最外层的图案化的导电层420可以包括多个接垫，并且这些接垫可以在随后的植球(ball mounting)工艺中用作为凸块下金属(under-ball metallurgy，UBM)接垫。应注意，UBM接垫的数量在本公开中不受限制。
参考图1I，可以在重布线结构400上形成多个导电端子500。举例来说，导电端子500设置在最外层的图案化的导电层420的暴露的顶面上。在一些实施例中，导电端子500是放置在最外层的图案化的导电层420的UBM接垫上的焊球或球栅阵列(ball grid array，BGA)。可选择性地执行回焊(reflow)工艺以增强导电端子500和重布线结构400之间的粘合。在一些实施例中，通过重布线结构400，一些导电端子500与半导体管芯200和多层结构100A电连接。在一些其他实施例中，无源半导体元件(未示出)可以安装到最外层的图案化的介电层410上，并电连接到最外面的图案化的导电层420，并且根据产品要求，无源半导体元件被导电端子500围绕。
参照图1J，在一些实施例中，在形成导电端子500之后，移除临时载体50和离型层52以露出绝缘包封件300的第二表面S2。举例来说，临时载体50通过剥离工艺与绝缘包封件300、多层结构100A和管芯贴附材料60分离。在一些实施例中，可以将诸如UV激光、可见光线或热量的外部能量施加到离型层52，使得可以去除临时载体50。在一些实施例中，当对临时载体50进行剥离时，多层结构100A的晶种层SD可以与离型层52一起被去除，以暴露出金属层M1。在一些实施例中，结构可以被翻转(例如上下颠倒)并且放置在载具70上，以执行在绝缘包封件300的第二表面S2上形成的后续工艺。举例来说，在翻转工艺之后，导电端子500设置在载具70上或附接到载具70。根据工艺设计要求，可以在临时载体50的移除工艺之前或之后执行翻转工艺。
图2A和图2B是根据本公开的一些不同示例性实施例的图1K中绘示的虚线框A的放大示意剖面图。参照图2A、图2B和图1K，可以去除多层结构100A的金属层M1，以在绝缘包封件300中形成凹陷R。在一些实施例中，在去除金属层M1之后，扩散阻挡层110可以被凹陷R暴露出来。举例来说，可以回蚀金属层M1直到露出扩散阻挡层110，因此扩散阻挡层110可以被视为刻蚀停止层。在一些实施例中，在去除金属层M1之后，结构的剩余部分(例如包括扩散阻挡层110和第一导体120)可以统称为多层导体100B。在一些实施例中，多层导体100B的阻挡表面BS被凹陷R暴露出来。举例来说，阻挡表面BS位于绝缘包封件300的第一表面S1和第二表面S2之间。阻挡表面BS可以大体上平行于绝缘包封件300的第一表面S1和/或第二表面S2。在一些实施例中，在去除金属层M1之后，可以执行表面清洗工艺，以去除凹陷R内的阻挡表面BS上不期望地存在的残余物和/或副产物，以确保在阻挡表面BS上形成另外的导电材料是干净的，并且由此可以使电阻最小化。在一些实施例中，图1K中所示的载具70上提供的结构被视为第一半导体封装件10。
在一些其他实施例中，在去除金属层M1之后，金属层M1的一部分含金属的残留物RS可以保留在扩散阻挡层110上，如图2A所示。在某些实施例中，含金属的残留物RS可以是含铜的残留物。含金属的残留物RS可以是覆盖扩散阻挡层110的薄层。举例来说，金属层M1的含金属的残留物RS的最大厚度范围约为0.5μm至5μm。在一些实施例中，在去除金属层M1并执行表面清洗工艺之后，扩散阻挡层110被暴露出来，其中扩散阻挡层110可以包括多个子层，并且与第一导体120相对的最外面的子层可以由具有良好湿润性的材料(例如金)制成。在这种实施例中，扩散阻挡层110的最外层子层的表面被视为阻挡表面BS。在其他实施例中，在去除金属层M1之后，扩散阻挡层110被暴露出来，然后可以在凹陷R内部的扩散阻挡层110的顶部上形成湿润层WT，以与扩散阻挡层110物理接触，以获得更好的湿润性，如图2B所示。在这种实施例中，湿润层WT的表面被视为阻挡表面BS。举例来说，湿润层WT的厚度范围为约0.01μm至约1μm。
参照图1L，导电材料130'可以使用印刷工艺、电镀工艺或其他合适的技术形成在凹陷R内的多层导体100B的阻挡表面BS上。举例来说，具有多个贯孔TH的钢板80放置在绝缘包封件300的第二表面S2上。钢板80的贯孔TH可以与第一半导体封装件10的凹陷R大体上对齐。随后，导电材料130'可以涂覆在通过钢板80而被暴露出来的多层导体100B的阻挡表面BS上。在一些实施例中，导电材料130'不同于第一导体120的材料。导电材料130'可以是焊料膏和/或助焊剂(flux)，其包括银、锡、锌、铜、锑、镉、铟、铋或其组合等的合金或其他合适的金属材料。在一些实施例中，在此阶段，凹陷R可以不被导电材料130'填充。
参照图1M，提供第二半导体封装件20并将其安装在第一半导体封装件10上，使得第一半导体封装件10和第二半导体封装件20电连接。举例来说，第二半导体封装件20可以是具有至少一个半导体管芯(未示出)的封装件，其具有大部分配置用于存储器存储阵列功能或执行处理器功能等的有源装置。第二半导体封装件20中的半导体管芯可以是存储器芯片(例如动态随机存取存储器芯片)，专用集成电路(ASIC)芯片或具有不同功能的各种组合芯片的形式。在一些实施例中，第二半导体封装件20包括设置在第二半导体封装件20的前侧S3上的重布线电路层20A以及连接到重布线电路层20A的多个导电特征。第二半导体封装件20中的半导体管芯可以通过重布线电路层20A电耦合到导电特征。在第一半导体封装件10上设置第二半导体封装件20之后，第二半导体封装件20的前侧S3可面向第一半导体封装件10。在一些实施例中，第二半导体封装件20的导电特征可以与第一半导体封装件10的凹陷R大体地对齐，以用于接合工艺。举例来说，第二半导体封装件20的导电特征的材料包括焊料。
继续参照图1M，第二半导体封装件20的导电特征和凹陷R中的导电材料130'彼此接合。举例来说，可以对第二半导体封装件20和/或导电材料130'的导电特征进行热处理工艺。在一些实施例中，第二半导体封装件20的导电特征和/或导电材料130'可以经受回焊工艺，然后导致导电特征变形为导电接点20B并且导致导电材料130'变形为在第一半导体封装件10的凹陷R中的第二导体130。回焊工艺可以在有或没有可选的助焊步骤的情况下进行。助焊剂是一种化学清洁剂，其可以防止在回焊工艺过程中焊料的氧化，举例来说，在助焊步骤完成后，然后从第二半导体封装件20和第一半导体封装件10之间的空间清除助焊剂。
在一些实施例中，在接合工艺之后，由绝缘包封件300侧向地包封的导电材料(例如焊料)的一部分可以被视为第一半导体封装件10的第二导体130，覆盖在第二导体130上并且在此阶段被绝缘包封件300暴露出来的导电材料的另一部分(例如焊料)，可以被视为第二半导体封装件20的导电接点20B。换句话说，第一半导体封装件10可以包括设置在第一导体120上并被绝缘包封件300侧向地包封的第二导体130，并且扩散阻挡层110被夹在第一导体120和第二导体130之间。第二导体130和导电接点20B由相同的材料制成。举例来说，第二导体130可以比多层导体100B(例如包括扩散阻挡层110和第一导体120)要薄。在一些实施例中，第一导体120、扩散阻挡层110和第二导体130可以共同表示为导电结构100。在一些实施例中，第一导体120、扩散阻挡层110和第二导体130由不同的材料制成。在一些其他实施例中，通过重布线结构400电耦合到半导体管芯200并且被绝缘包封件300包封的导电结构100可以被称为绝缘通孔(through insulating vias，TIV)或集成扇出(integratedfan-out，InFO)通孔。如上所述的示例性的第一半导体封装件10可以被称为集成扇出(InFO)半导体封装件。
在一些实施例中，由于第二导体130和导电接点20B由相同或相似的材料制成并且在同一工艺期间形成，所以实现了第一半导体封装件10与第二半导体封装件20之间的更好连接，从而提高了装置的可靠度。在一些实施例中，由于在回焊工艺期间焊接材料的总体积不会变化，所以第二导体130可以填充在凹陷R中，并且由焊接材料的其余部分形成的相应的导电接点20B可以被挤出比覆盖第二导体130的凹陷R的宽度还要宽，如图3的放大图所示。在一些实施例中，由于焊料的材料特性，导电接点20B可以具有光滑圆形的侧壁轮廓。
继续参照图1M，在一些实施例中，在接合工艺之后，第二导体130与相应的导电接点20B结合具有总直立高度(total standoff height)SH。举例来说，总直立高度SH是从第一半导体封装件10内的阻挡表面BS测量到第二半导体封装件20的前侧S3。也就是说，总直立高度SH包括第二导体130的第一直立高度SH1和相应的导电接点20B的第二直立高度SH2。随着对缩小电子装置的需求增加，降低总直立高度SH可满足微型化的要求。举例来说，第一直立高度SH1与第二直立高度SH2的比例范围为约0.4至约1.5。一般来说，如果焊料接点太薄(即直立高度较低)，半导体封装件之间的连接则不太稳固而更容易产生裂纹；但是如果焊料接点很厚(即更高的直立高度)，则半导体封装件的整个的厚度会增加。因此，通过在第一半导体封装件10的凹陷R中形成第二导体130，第二导体130与相应的导电接点20B的组合可以具有足够在半导体封装件之间提供良好连接的总直立高度SH，从而在不损害第一半导体封装件10和第二半导体封装件20的整个厚度的情况下实现可靠度。
也就是说，可以通过缩短第二半导体封装件20的前侧S3与第一半导体封装件10的绝缘包封件300的第二表面S2之间的间隙，来减小第一半导体封装件10和第二半导体封装件20的总厚度，从而满足微型化的要求。在一些实施例中，绝缘包封件300的厚度T1实质上等于半导体管芯200和管芯贴附材料60的总厚度T2。在一些实施例中，绝缘包封件300的厚度T1实质上等于导电结构100的厚度T3。举例来说，扩散阻挡层110可具有约0.5μm至5μm的厚度。扩散阻挡层110的厚度与绝缘包封件300的厚度T1的比例可以在约0.2％至4％的范围内。在一些实施例中，第一导体120的厚度可以大于第二导体130的厚度。第一导体120可以大体上更厚，以提供所形成的封装件较低的电气电阻。举例来说，第一导体120的厚度与第二导体130的第一直立高度SH1(例如厚度)的比例范围从约55％到约175％，尽管该比例会有所不同，并且会随半导体工艺而缩放。应当理解，第一导体120的厚度和第一直立高度SH1会随装置大小或工艺技术而变化，并且这些第一导体120的高度或厚度并不限于此。
图3是根据本公开的一些示例性实施例的图1M中绘示的虚线框B的放大示意剖面图。参照图3和图1M，在热处理工艺之后，可以在第二导体130和扩散阻挡层110之间形成IMC界面IF。在一些实施例中，扩散阻挡层110可以在导电结构100和绝缘包封件300之间阻挡IMC形成。也就是说，在没有扩散阻挡层110的情况下，当形成第二导体130时，焊接材料可以与第一导体120反应，以在第一导体120和绝缘包封件300之间形成不期望的IMC，这可能导致在导电结构100和绝缘包封件300之间产生分层(delamination)的问题。因此，由于扩散阻挡层110的存在，可以消除导电结构100和绝缘包封件300之间由IMC形成引起的分层问题。
在含金属的残留物RS保留在扩散阻挡层110上的一些实施例中，含金属的残留物RS的部分与第二导体130和扩散阻挡层110的材料反应，以在第二导体130和扩散阻挡层110之间形成IMC界面IF。铜的存在可能影响导电结构100中的各层之间的粘合。举例来说，使用含金属的残留物RS(例如，含铜残留物)、扩散阻挡层110(例如，包括镍)和第二导体130(例如，包括锡-焊料)。在一些实施例中，导电结构100的扩散阻挡层110可阻挡铜从第一导体120扩散到第二导体130。在没有扩散阻挡层110的情况下，在第一导体120与第二导体130之间的界面处可能形成不期望的较厚的IMC，并且这种较厚的IMC会削弱导电结构100的强度并导致较差的粘合。换句话说，由于扩散阻挡层110的存在，在导电结构100之中形成的IMC界面IF可以提供良好的界面粘合，从而改善可靠度。在一些替代实施例中，具有良好湿润性的一些材料(例如金)位于扩散阻挡层110的顶部。举例来说，湿润层WT形成在扩散阻挡层110上或者扩散阻挡层110包括由具有良好湿润性的材料制成的最外层子层。在某些实施例中，在热处理工艺期间，这种具有良好湿润性的材料可以扩散到焊接材料中。
参照图1N，在一些实施例中，在第二半导体封装件20安装到第一半导体封装件10之后，在第一半导体封装件10和第二半导体封装件20之间的间隙中形成底部填充层30。可以沿着切割线(未示出)执行单体化(切割)工艺，以形成多个单独且分开的电子装置40。在一些实施例中，单体化(切割)工艺包括机械锯切或激光切割。到此，就完成了电子装置40的制造。
在一些实施例中，在第二半导体封装件20的前侧S3和绝缘包封件300的第二表面S2之间分配或注入底部填充材料。随后，可以固化底部填充材料，以形成包封第二半导体封装件20的导电接点20B的底部填充层30。底部填充层30的材料和绝缘包封件300的材料可以相同或不同，本公开不限于此。在一些实施例中，底部填充层30可以覆盖第二半导体封装件20的导电接点20B和重布线电路层20A。举例来说，底部填充层30可以覆盖前侧S3并且还侧向地覆盖第二半导体封装件20的侧壁的一部分，以增强电子装置40的可靠度。
根据一些实施例，电子装置包括半导体管芯、电耦接到半导体管芯的导电结构、包封半导体管芯和导电结构的绝缘包封件以及设置在绝缘包封件和半导体管芯上的重布线结构。导电结构包括第一导体、第二导体和在第一导体与第二导体之间的扩散阻挡层。重布线结构电连接到半导体管芯和导电结构的第一导体。
在一些实施例中，电子装置还包括设置在第二导体和扩散阻挡层之间的金属间化合物界面。在一些实施例中，扩散阻挡层的厚度在约0.5μm至约5μm的范围内。在一些实施例中，第一导体的材料与第二导体的材料不同。在一些实施例中，电子装置还包括半导体封装件，半导体封装件包括连接到导电结构的第二导体的导电接点。在一些实施例中，半导体封装件的导电接点和导电结构的第二导体由相同的材料制成。在一些实施例中，电子装置还包括设置在半导体封装件和绝缘包封件之间的底部填充层以包封半导体封装件的导电接点。
根据一些实施例，提供了一种电子装置的制造方法。所述方法至少包括以下步骤。形成绝缘包封件以包封多层结构和半导体管芯，其中多层结构包括第一导体、形成在第一导体上的扩散阻挡层以及形成在扩散阻挡层上的金属层，绝缘包封件至少暴露出半导体管芯的一部分和多层结构的第一导体的一部分。重布线结构形成在绝缘包封件、半导体管芯和多层结构的第一导体上。移除多层结构的金属层，以在绝缘包封件中形成凹陷。在扩散阻挡层上的凹陷中形成第二导体，其中第一导体、扩散阻挡层和第二导体形成导电结构，导电结构通过重布线结构与半导体管芯电耦接。
在一些实施例中，所述方法还包括在晶种材料上依次形成金属层、扩散阻挡层和第一导体，以及去除晶种材料的一部分以形成金属层下面的晶种层，其中在去除金属层之前去除晶种层。在一些实施例中，在去除晶种层和金属层之后，暴露扩散阻挡层，并在扩散阻挡层上形成湿润层。在一些实施例中，在去除金属层之后，一部分含金属的残留物保留在扩散阻挡层上。在一些实施例中，当形成第二导体时，在第二导体和扩散阻挡层之间形成金属间化合物界面。在一些实施例中，所述方法还包括在绝缘包封件和半导体管芯上设置半导体封装件，其中半导体封装件包括连接到导电结构的第二导体的导电接点。在一些实施例中，所述方法还包括在半导体封装件和绝缘包封件之间形成底部填充层，以包封半导体封装件的导电接点。
根据一些实施例，提供了一种电子装置的制造方法。所述方法至少包括以下步骤。提供第一半导体封装件，其中第一半导体封装件包括半导体管芯、电耦合到半导体管芯的多层导体和侧向地包封半导体管芯和多层导体的绝缘包封件，多层导体包括位于绝缘包封件的两个相对表面之间的阻挡表面。第二半导体封装件通过在多层导体的阻挡表面上形成第二导体而安装在第一半导体封装件上，使得第一半导体封装件和第二半导体封装件电连接。
在一些实施例中，第二半导体封装件包括导电特征，并且安装第二半导体封装件包括在多层导体的阻挡表面上形成导电材料，以及在第一半导体封装件上设置第二半导体封装件和接合导电特征和导电材料，以形成第二导体和第二导体连接的第二半导体封装件的导电接点，其中绝缘包封件侧向包封第二导体，并且绝缘包封件暴露出导电接点。在一些实施例中，提供第一半导体封装件包括在晶种层上依次形成金属层、扩散阻挡层和第一导体，以及移除晶种层和金属层以在第一半导体封装件中形成凹陷。在一些实施例中，在去除金属层之后，一部分含金属的残留物保留在扩散阻挡层上，并且当形成第二导体时，部分含金属的残留物与导电材料反应，以在第二导体和扩散阻挡层之间形成金属间化合物界面。在一些实施例中，所述方法还包括在第二半导体封装件和绝缘包封件之间形成底部填充层。在一些实施例中，提供第一半导体封装件包括形成多层结构；用绝缘包封件包封多层结构和半导体管芯；移除多层结构的一部分，以形成多层导体；以及在多层导体上形成第二导体，以形成电耦接半导体管芯的导电结构，其中第二导体比多层导体薄。
前面概述了几个实施方式的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施方式的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种变化，替换和变更。
[符号的说明]
10：第一半导体封装件
20：第二半导体封装件
20A：重布线电路层
20B：导电接点
30：底部填充层
40：电子装置
50：临时载体
52：离型层
60：管芯贴附材料
70：载具
80：钢板
100：导电结构
100A：多层结构
100B：多层导体
110：扩散阻挡层
120：第一导体
130：第二导体
130’：导电材料
200：半导体管芯
210：半导体衬底
220：连接垫
230：连接柱
240：保护层
300：绝缘包封件
300’：绝缘材料
400：重布线结构
410：图案化的介电层
420：图案化的导电层
500：导电端子
A、B：虚线框
BS：阻挡表面
IF：IMC界面
M1：金属层
OP：开口
PR：图案化的光刻胶层
R：凹陷
RS：含金属的残留物
SD：晶种层
SD’：晶种材料
SH：总直立高度
SH1：第一直立高度
SH2：第二直立高度
T1、T3：厚度
T2：总厚度
TH：贯孔
WT：湿润层
S1：第一表面
S2：第二表面
S3：前侧

Claims (1)

1.一种电子装置，其特征在于，包括：
半导体管芯；
导电结构，电耦接到所述半导体管芯并包括：
第一导体；
第二导体；以及
扩散阻挡层，在所述第一导体与所述第二导体之间；
绝缘包封件，包封所述半导体管芯和所述导电结构；以及
重布线结构，设置在所述绝缘包封件和所述半导体管芯上，并且所述重布线结构电连接到所述半导体管芯和所述导电结构的所述第一导体。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257747B2 (en) * 2019-04-12 2022-02-22 Powertech Technology Inc. Semiconductor package with conductive via in encapsulation connecting to conductive element
KR20220158177A (ko) * 2021-05-21 2022-11-30 삼성전자주식회사 반도체 패키지
US20220384306A1 (en) * 2021-05-26 2022-12-01 Intel Corporation Thermal interface structure for integrated circuit device assemblies

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944496A (zh) * 2009-07-02 2011-01-12 台湾积体电路制造股份有限公司 柱状结构及其形成方法、倒装芯片接合结构
CN103915413A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 层叠封装接合结构
WO2017052605A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Redistribution layer diffusion barrier
US20170110427A1 (en) * 2015-10-19 2017-04-20 Fukui Precision Component (Shenzhen) Co., Ltd. Chip package and method for manufacturing same
TW201834086A (zh) * 2016-11-14 2018-09-16 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8269345B2 (en) * 2007-10-11 2012-09-18 Maxim Integrated Products, Inc. Bump I/O contact for semiconductor device
TWI475663B (zh) * 2009-05-14 2015-03-01 Qualcomm Inc 系統級封裝
US8609526B2 (en) * 2009-10-20 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Preventing UBM oxidation in bump formation processes
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8823180B2 (en) * 2011-12-28 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US8872326B2 (en) * 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
US9287245B2 (en) * 2012-11-07 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contoured package-on-package joint
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) * 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9508664B1 (en) * 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US10529690B2 (en) * 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10529671B2 (en) * 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944496A (zh) * 2009-07-02 2011-01-12 台湾积体电路制造股份有限公司 柱状结构及其形成方法、倒装芯片接合结构
CN103915413A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 层叠封装接合结构
WO2017052605A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Redistribution layer diffusion barrier
US20170110427A1 (en) * 2015-10-19 2017-04-20 Fukui Precision Component (Shenzhen) Co., Ltd. Chip package and method for manufacturing same
TW201834086A (zh) * 2016-11-14 2018-09-16 台灣積體電路製造股份有限公司 封裝結構及其形成方法

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