KR20190111746A - 반도체 패키지들 및 그 형성 방법들 - Google Patents

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KR20190111746A
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치아-치아 린
카이-치앙 우
추에이-탕 왕
첸-후아 유
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

일 실시예는 활성 측부 및 이 활성 측부에 대향하는 후방 측부를 갖는 집적 회로 다이와, 집적 회로 다이를 캡슐화하는 몰딩 화합물과, 집적 회로 다이 및 몰딩 화합물 위에 놓이는 제1 재배선 구조물을 포함하고, 전술한 제1 재배선 구조물은 제1 금속화 패턴 및 제1 유전체 층을 포함하며, 제1 금속화 패턴은 집적 회로 다이의 활성 측부에 전기적으로 결합되고, 제1 금속화 패턴의 적어도 일부분은 인덕터를 형성하는 디바이스이다.

Description

반도체 패키지들 및 그 형성 방법들{SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
본 출원은 "반도체 패키지 및 방법(Semiconductor Package and Method)"이라고 하는 발명의 명칭으로 2018년 3월 23일자로 출원된 미국 가출원 번호 제62/647,371호의 이익을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
반도체 산업은 다양한 전자 부품들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도의 지속적인 개선으로 인하여 급격한 성장을 경험하였다. 대부분의 경우, 최소 피처 크기의 반복적인 감소로 인해 집적 밀도가 향상됨으로써 더 많은 부품들이 주어진 영역 내에 집적될 수 있다. 전자 디바이스들의 소형화에 대한 요구가 커짐에 따라, 반도체 다이들의 더욱 작고 보다 창의적인 패키징 기술들에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템들의 예시는 패키지 온 패키지(Package-on-Package, PoP) 기술이다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 집적도 및 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB)에 향상된 기능과 작은 풋프린트를 갖는 반도체 디바이스들의 생산을 가능하게 한다.
일 실시예는 활성 측부 및 이 활성 측부에 대향하는 후방 측부를 갖는 집적 회로 다이와, 집적 회로 다이를 캡슐화하는 몰딩 화합물과, 집적 회로 다이 및 몰딩 화합물 위에 놓이는 제1 재배선 구조물을 포함하고, 전술한 제1 재배선 구조물은 제1 금속화 패턴 및 제1 유전체 층을 포함하며, 제1 금속화 패턴은 집적 회로 다이의 활성 측부에 전기적으로 결합되고, 제1 금속화 패턴의 적어도 일부분은 인덕터를 형성하는 디바이스이다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14a, 도 15, 도 16, 도 17, 도 18aa, 도 18ab, 도 18ba, 도 18bb, 도 18bc, 도 18bd, 도 19, 도 20, 도 21 및 도 22는 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도 및 평면도를 도시한다.
도 14ba, 도 14bb, 도 14bc, 도 14bd, 도 14be, 도 14bf, 도 14bg 및 도 14bh는 일부 실시예들에 따라 스위치 회로의 스위치들에 결합되는 인덕터들/변압기들을 갖는 스위치 회로들의 예시적인 개략도이다.
도 23, 도 24, 도 25 및 도 26은 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도를 도시한다.
도 27은 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계의 단면도를 도시한다.
도 28은 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계의 단면도를 도시한다.
도 29, 도 30, 도 31, 도 32, 도 33 및 도 34는 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도를 도시한다.
도 35, 도 36 및 도 37은 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도를 도시한다.
도 38은 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며, 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
인덕터는 통과하는 전류에 의해 생성된 자기장에 에너지를 저장할 수 있는 수동 전기 구성 요소이다. 인덕터는 유전체 또는 자성 재료의 코어 둘레에 감겨진 도전성 재료의 코일로서 구성될 수 있다. 측정할 수 있는 인덕터의 하나의 파라미터는 인덕터의 인덕턴스라고도 알려진 자기 에너지를 저장하는 인덕터의 기능이다. 측정할 수 있는 또 다른 파라미터는 인덕터의 품질(Q) 계수이다. 인덕터의 Q 계수는 인덕터 효율의 척도이며 주어진 주파수에서 인덕터의 유도 리액턴스와 인덕터의 저항의 비율로 계산될 수 있다.
본 명세서에서 논의된 실시예들은 특정 상황, 즉 인덕터, 변압기, 또는 양쪽 모두와 같은 구성 요소를 갖는 패키지 구조물(예를 들어, 통합 팬 아웃(InFO) 패키지 구조물)이 재배선 구조물에 통합되어 논의될 수 있다. 재배선 구조물에 통합된 구성 요소는 무선 주파수 스위치 디바이스의 성능을 향상시키기 위해 저비용 및 고성능 구성 요소를 제공할 수 있다. 무선 주파수 안테나 스위치의 개선된 성능은 개선된 삽입 손실 및 개선된 절연을 포함할 수 있다. 예를 들어, 인덕터는 CMOS 디바이스의 기생/결합 효과를 제거할 수 있다. 또한, 개시된 실시예들은 인덕터의 도전성 재료의 산화를 방지하기 위한 보호층을 포함한다. 또한, 개시된 실시예들은 인덕터에 대해 보다 높은 품질(Q) 계수를 가능하게 하기 위해 재배선 구조물의 비아 트렌치 내에 형성될 인덕터의 도전성 재료를 포함하고, 또한 변압기의 성능을 향상시킬 수 있다. 또한, 일부 실시예들에서, 구성 요소에 인접한 재배선 구조물의 유전체 재료는 구성 요소의 기생 커패시턴스를 감소시키기 위해 제거될 수 있다(예를 들어, 구성 요소에 인접하게 형성된 에어 갭). 에어 갭을 포함하는 실시예들은 인덕터의 Q 계수를 개선할 수 있고 또한 인덕터의 자기 공진 주파수를 상승시킬 수 있다. 무선 주파수 디바이스 스위치에 결합된 인덕터를 포함하는 개시된 실시예들은 인덕터 및/또는 변압기가 없는 무선 주파수 스위치 디바이스와 비교할 때 무선 주파수 스위치 디바이스가 보다 낮은 전력 손실 및 더 높은 절연을 허용할 수 있다.
또한, 본 개시의 교시는 재배선 구조물들을 포함하는 임의의 패키지 구조물에 대해 적용될 수 있다. 다른 실시예들은 본 개시 내용을 판독하는 당업자에게 쉽게 명백한 상이한 패키지 유형들 또는 상이한 구성들과 같은 다른 응용들을 고려한다. 본 명세서에서 논의된 실시예들은 구조물에 존재할 수 있는 모든 구성 요소 또는 피처를 반드시 도시하지는 않을 수 있음을 알아야 한다. 예를 들어, 구성 요소 중 하나의 설명이 실시예의 양태들을 전달하기에 충분할 수 있는 경우와 같이 다수의 구성 요소가 도면에서 생략될 수 있다. 또한, 본 명세서에서 논의된 방법의 실시예들은 특정 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법의 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14a, 도 15, 도 16, 도 17, 도 18aa, 도 18ab, 도 18ba, 도 18bb, 도 18bc, 도 18bd, 도 19, 도 20, 도 21 및 도 22는 일부 실시예들에 따라 제1 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도 및 평면도를 도시한다. 도 1은 캐리어 기판(100) 및 이 캐리어 기판(100) 상에 형성된 방출 층(102)을 도시한다. 제1 패키지 및 제2 패키지의 형성을 위한 제1 패키지 영역(600) 및 제2 패키지 영역(602)이 각각 도시된다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 이 캐리어 기판(100) 상에 다수의 패키지들이 동시에 형성될 수 있도록 웨이퍼일 수 있다. 방출 층(102)은 후속 단계들에서 형성될 상부 구조물들로부터 캐리어 기판(100)과 함께 제거될 수 있는 중합체 기반 재료로 형성될 수 있다. 일부 실시예들에서, 방출 층(102)은 광 열 변환(LTHC) 방출 코팅과 같이 가열될 때 그 접착 특성을 잃는 에폭시 계 열 방출 재료이다. 다른 실시예들에서, 방출 층(102)은 자외선(UV) 광에 노출될 때 그 접착 특성을 잃는 자외선(UV) 접착제일 수 있다. 방출 층(102)은 액체로서 분배되고 경화될 수 있고, 캐리어 기판(100) 상에 적층된 라미네이트 필름(laminate film)일 수 있거나, 유사할 수 있다. 방출 층(102)의 상부 표면은 평탄화될 수 있고 고도의 동일 평면성을 가질 수 있다.
도 2에서, 유전체 층(104) 및 금속화 패턴(106)(때때로 재배선 층들 또는 재배선 라인들로 지칭됨)이 형성된다. 유전체 층(104)은 방출 층(102) 상에 형성된다. 유전체 층(104)의 바닥면은 방출 층(102)의 상부면과 접촉할 수 있다. 일부 실시예들에서, 유전체 층(104)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 중합체로 형성된다. 다른 실시예들에서, 유전체 층(104)은 질화 규소와 같은 질화물; 산화 규소와 같은 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등으로 형성된다. 유전체 층(104)은 스핀 코팅, 화학 기상 증착(CVD), 라미네이팅(laminating) 등, 또는 이들의 조합물과 같은 임의의 허용 가능한 증착 공정에 의해 형성될 수 있다.
금속화 패턴(106)은 유전체 층(104) 위에 형성된다. 금속화 패턴(106)을 형성하기 위한 예시로서, 시드층(도시되지 않음)이 유전체 층(104) 위에 형성된다. 일부 실시예들에서, 시드층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서, 포토 레지스트가 형성되고 시드층 위에서 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(106)에 대응한다. 패터닝은 포토 레지스트를 통해 개구부를 형성하여 시드층을 노출시킨다. 도전성 재료가 포토 레지스트의 개구부 및 시드층의 노출된 부분 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 포토 레지스트 및 시드층 중 도전성 재료가 형성되어 있지 않은 부분들이 제거된다. 포토 레지스트는 허용 가능한 애싱(ashing) 또는 스트립핑 공정, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드층의 노출된 부분들이 제거된다. 시드층 및 도전성 재료의 나머지 부분들은 금속화 패턴(106)을 형성한다.
도 3에서, 유전체 층(108)은 금속화 패턴(106) 및 유전체 층(104) 상에 형성된다. 일부 실시예들에서, 유전체 층(108)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 광감성 재료일 수 있는 중합체로 형성된다. 다른 실시예들에서, 유전체 층(108)은 질화 규소와 같은 질화물; 산화 규소와 같은 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체 층(108)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합물에 의해 형성될 수 있다. 그 다음, 유전체 층(108)은 패터닝되어 금속화 패턴(106)의 일부를 노출시키는 개구부를 형성한다. 유전체 층이 감광성 재료인 경우에 유전체 층(108)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 패터닝은 이루어질 수 있다.
유전체 층들(104, 108) 및 금속화 패턴(106)은 후방 측부 재배선 구조물(110)로 지칭될 수 있다. 도시된 실시예에서, 후방 측부 재배선 구조물(110)은 2 개의 유전체 층들(104, 108) 및 하나의 금속화 패턴(106)을 포함한다. 다른 실시예들에서, 후방 측부 재배선 구조물(110)은 임의의 수의 유전체 층들, 금속화 패턴들, 및 도전성 비아들을 포함할 수 있다. 금속화 패턴(106) 및 유전체 층(108)을 형성하는 공정들을 반복함으로써 하나 이상의 추가의 금속화 패턴 및 유전체 층이 후방 측부 재배선 구조물(110)에 형성될 수 있다. 도전성 비아들(도시되지 않음)은 하부 유전체 층의 개구부에 금속화 패턴의 시드층 및 도전성 재료를 형성함으로써 금속화 패턴을 형성하는 동안 형성될 수 있다. 따라서, 도전성 비아들은 다양한 금속화 패턴들을 상호 접속시키고 전기적으로 결합시킬 수 있다.
도 4에서, 전기 커넥터들(112)이 형성된다. 전기 커넥터들(112)은 후속적으로 형성된 밀봉제(130)(도 7 참조)를 통해 연장될 것이고, 이하에서는 관통 비아들(112)로서 지칭될 수 있다. 일 예시로서, 관통 비아들(112)을 형성하기 위해, 도시된 바와 같이 후방 측부 재배선 구조물(110), 예를 들어, 유전체 층(108) 및 금속화 패턴(106)의 노출된 부분들 위에 시드층이 형성된다. 일부 실시예들에서, 시드층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토 레지스트가 형성되고 시드층 상에 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 관통 비아들에 대응한다. 패터닝은 시드층을 노출시키기 위해 포토 레지스트를 통해 개구부를 형성한다. 도전성 재료가 포토 레지스트의 개구부 및 시드층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토 레지스트 및 도전 재료가 형성되지 않는 시드층의 부분들이 제거된다. 포토 레지스트는 허용 가능한 애싱(ashing) 또는 스트립핑(stripping) 공정, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드층의 노출된 부분들이 제거된다. 시드층 및 도전성 재료의 나머지 부분들은 관통 비아들(112)을 형성한다.
도 5에서, 집적 회로 다이들(114)은 접착제(116)에 의해 유전체 층(108)에 접착된다. 하나의 집적 회로 다이(114)가 제1 패키지 영역(600) 및 제2 패키지 영역(602)의 각각에 접착되는 것으로 도시되어 있지만, 더 많은 집적 회로 다이들(114)이 각각의 패키지 영역에 부착될 수 있다는 것을 이해해야 한다. 예를 들어, 2 개 또는 3 개의 집적 회로 다이들(114)이 각각의 패키지 영역에 부착될 수 있다. 집적 회로 다이들(114)은 논리 다이들(예컨대, 중앙 처리 유닛, 마이크로제어기 등), 메모리 다이들(예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이들(예를 들어, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이들, 센서 다이들, 초소형 전자 기계 시스템(micro-electro-mechanical-system, MEMS) 다이들, 신호 처리 다이들(예를 들어, 디지털 신호 처리(DSP) 다이), 프론트 엔드 다이들(예를 들어, 아날로그 프론트 엔드(AFE) 다이들) 등, 또는 이들의 조합물일 수 있다. 또한, 일부 실시예들에서, 집적 회로 다이들(114)은 상이한 크기(예를 들어, 상이한 높이 및/또는 표면 영역)일 수 있고, 다른 실시예들에서, 집적 회로 다이들(114)은 동일한 크기(예를 들어, 동일한 높이 및/또는 표면 영역)일 수 있다.
유전체 층(108)에 접착되기 전에, 집적 회로 다이들(114)은 적용 가능한 제조 공정들에 따라 처리되어 집적 회로 다이들(114) 내에 집적 회로들을 형성한다. 예를 들어, 집적 회로 다이들(114)은 각각 도핑되거나 또는 도핑되지 않은 실리콘과 같은 반도체 기판(118) 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료들; 탄화 규소, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물을 포함할 수 있다. 다층 기판 또는 그래디언트 기판(gradient substrate)과 같은 다른 기판들도 사용될 수 있다. 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들은 반도체 기판(118) 내에 및/또는 반도체 기판(118) 상에 형성될 수 있고, 집적 회로를 형성하기 위해 반도체 기판(118) 상의 하나 이상의 유전체 층들에 예를 들어 금속화 패턴들에 의해 형성된 상호 접속 구조물들(120)에 의해 상호 접속될 수 있다.
집적 회로 다이들(114)은 외부 접속들ㄴ이 이루어지는 알루미늄 패드들과 같은 패드들(122)을 더 포함한다. 패드들(122)은 집적 회로 다이들(114)의 각각의 활성 측부로 지칭될 수 있는 것 위에 있다. 패시베이션 막들(124)은 집적 회로 다이들(114) 및 패드들(122)의 부분에 있다. 개구부들은 패시베이션 막들(124)을 통해 패드들(122)에 이른다. 도전성 필러들(예를 들어, 구리와 같은 금속을 포함함)과 같은 다이 커넥터들(126)은 패시베이션 막들(124)을 통해 개구부들에 있으며, 각각의 패드들(122)에 기계적으로 및 전기적으로 결합된다. 다이 커넥터들(126)은 예를 들면 도금 등에 의해 형성될 수 있다. 다이 커넥터들(126)은 집적 회로 다이들(114)의 개별 집적 회로들을 전기적으로 결합한다.
유전체 재료(128)는 패시베이션 막들(124) 및 다이 커넥터들(126)과 같은 집적 회로 다이들(114)의 활성 측부 상에 있다. 유전체 재료(128)는 다이 커넥터들(126)을 측 방향으로 캡슐화하고, 유전체 재료(128)는 각각의 집적 회로 다이들(114)과 측 방향으로 접한다. 유전체 재료(128)는 PBO, 폴리이미드, BCB 등과 같은 중합체; 질화규소 등의 질화물; 산화 규소, PSG, BSG, BPSG 등의 산화물; 또는 이들의 조합물로 형성될 수 있고, 예를 들어 스핀 코팅, 적층, CVD 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이들(114)의 후방 측부에 있고, 집적 회로 다이들(114)을 유전체 층(108)과 같은 후방 측부 재배선 구조물(110)에 부착한다. 접착제(116)는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 접착제(116)는 집적 회로 다이들(114)의 후방 측부에, 예를 들어 각각의 반도체 웨이퍼의 후방 측부에 도포되거나 캐리어 기판(100)의 표면에 도포될 수 있다. 집적 회로 다이들(114)은 톱질(sawing) 또는 다이싱(dicing)과 같은 싱귤레이트될 수 있고, 예를 들어 픽 앤드 플레이스(pick-and-place) 툴을 사용하여 접착제(116)에 의해 유전체 층(108)에 접착될 수 있다.
도 6에서, 밀봉제(130)는 다양한 구성 요소들 상에서 형성된다. 밀봉제(130)는 몰딩 화합물, 에폭시 등일 수 있으며, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 밀봉제(130)는 집적 회로 다이들(114)의 관통 비아들(112) 및/또는 다이 커넥터들(126)이 매립되거나 커버될 수 있도록 캐리어 기판(100) 위에 형성될 수 있다. 일부 실시예들에서, 유전체 재료(128)는 생략되고 밀봉제(130)는 다이 커넥터들(126)을 둘러싸고 패시베이션한다. 이어서, 밀봉제(130)가 경화된다.
도 7에서, 관통 비아들(112) 및 다이 커넥터들(126)을 노출시키기 위해 밀봉제(130)에 평탄화 공정이 수행된다. 평탄화 공정은 또한 유전체 재료(128)를 연마할 수 있다. 관통 비아들(112), 다이 커넥터들(126), 유전체 재료(128), 및 밀봉제(130)의 상부 표면들은 평탄화 공정 후에 동일 평면 상에 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시예들에서, 예컨대 관통 비아들(112) 및 다이 커넥터들(126)이 이미 노출된 경우, 평탄화는 생략될 수 있다.
도 8 내지 도 13에서, 전면 재배선 구조물(132)이 형성된다. 전면 재배선 구조물(132)은 인덕터, 변압기, 또는 양쪽 모두와 같은 통합 구성 요소(150)(도 14a, 도 14ba, 및 도 15 참조)를 포함한다. 전면 재배선 구조물(132)은 유전체 층들(136, 140) 및 금속화 패턴들(138, 142)을 포함한다.
전면 재배선 구조물(132)의 형성은 밀봉제(130), 관통 비아들(112), 및 다이 커넥터들(126) 상에 유전체 층(136)을 증착함으로써 시작될 수 있다. 일부 실시예들에서, 유전체 층(136)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예들에서, 유전체 층(136)은 질화 규소와 같은 질화물; 산화 규소, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전체 층(136)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합물에 의해 형성될 수 있다.
도 9에서, 유전체 층(136)은 패터닝된다. 패터닝은 관통 비아들(112) 및 다이 커넥터들(126)의 일부를 노출시키기 위해 개구부를 형성한다. 유전체 층(136)이 감광성 재료일 때 이 유전체 층(136)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 패터닝은 이루어질 수 있다. 유전체 층(136)이 감광성 재료인 경우, 유전체 층(136)은 노광 후에 현상될 수 있다.
도 10에서, 비아들을 갖는 금속화 패턴(138)은 유전체 층(136) 상에 형성된다. 일 예시로서, 금속화 패턴(138)을 형성하기 위해, 시드층(도시되지 않음)은 유전체 층(136) 위에 및 이 유전체 층(136)을 관통하는 개구부 내에 형성된다. 일부 실시예들에서, 시드층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서, 포토 레지스트가 형성되고 시드층 상에서 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(138)에 대응한다. 패터닝은 시드층을 노출시키기 위해 포토 레지스트를 통해 개구부들을 형성한다. 도전성 재료가 포토 레지스트의 개구부들 내에 및 시드층의 노출된 부분들 위에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 포토 레지스트 및 시드층 중 도전성 재료가 형성되어 있지 않은 부분들을 제거한다. 포토 레지스트는 허용 가능한 애싱(ashing) 또는 스트립핑(stripping) 공정, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드층의 노출된 부분들이 제거된다. 시드층 및 도전성 재료의 나머지 부분들은 금속화 패턴(138) 및 비아들을 형성한다. 비아들은 예를 들어 관통 비아들(112) 및/또는 다이 커넥터들(126)에 대하여 유전체 층(136)을 관통하는 개구부들 내에 형성된다.
도 11에서, 유전체 층(140)은 유전체 층(136) 및 금속화 패턴(138) 위에 형성된다. 유전체 층(140)을 형성하는데 사용되는 재료들 및 공정들은 유전체 층(136)과 유사할 수 있으므로, 본 명세서에서 그 설명을 반복하지 않는다.
도 12에서, 유전체 층(140)은 이어서 패터닝된다. 패터닝은 금속화 패턴(138)의 일부분을 노출시키기 위해 개구부들을 형성한다. 유전체 층이 감광성 재료일 때 유전체 층(140)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 패터닝이 이루어질 수 있다. 유전체 층(140)이 감광성 재료인 경우, 유전체 층(140)은 노광 후에 현상될 수 있다.
도 13에서, 패드들(142)은 유전체 층(140) 및 금속화 패턴(138) 상에 형성된다. 패드들(142)은 패드들(142A) 및 패드들(142B)을 포함한다. 패드들(142A)은 도전성 커넥터들(144)(도 14a 참조)에 결합하기 위해 사용되며, UBM(under bump metallurgies)(142A)으로 지칭될 수 있다. 패드들(142B)은 통합 구성 요소들(150)(도 15 및 도 16 참조)의 부분품이고, 구성 요소 패드들(142B)로 지칭될 수 있다. 도시된 실시예에서, 패드들(142)은 금속화 패턴(138)에 대한 유전체 층(140)을 통한 개구부들을 통해 형성된다. 일 예시로서, 패드들(142)을 형성하기 위해서, 시드층(도시되지 않음)은 유전체 층(140) 위에 형성된다. 일부 실시예들에서, 시드층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서, 포토 레지스트가 형성되고, 시드층 상에 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 패드들(142)에 대응한다. 패터닝은 시드층을 노출시키기 위해 포토 레지스트를 통해 개구부들을 형성한다. 도전성 재료가 포토 레지스트의 개구부들 내에 및 시드층의 노출된 부분들 위에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 포토 레지스트 및 시드층 중 도전성 재료가 형성되지 않은 부분들은 제거된다. 포토 레지스트는 허용 가능한 애싱(ashing) 또는 스트립핑(stripping) 공정, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드층의 노출된 부분들이 제거된다. 시드층 및 도전성 재료의 나머지 부분들은 패드들(142)을 형성한다. 패드들(142)이 상이하게 형성되는 실시예에서, 더 많은 포토 레지스트 및 패터닝 단계들이 이용될 수 있다.
전면 재배선 구조물(132)은 일 예시로서 도시된다. 보다 많거나 보다 적은 유전체 층들 및 금속화 패턴들이 전면 재배선 구조물(132)에 형성될 수 있다. 더 적은 유전체 층들 및 금속화 패턴들이 형성되면, 전술한 단계들 및 공정이 생략될 수 있다. 보다 많은 유전체 층들 및 금속화 패턴들이 형성되면, 전술한 단계들 및 공정들이 반복될 수 있다. 당업자는 어느 단계들 및 공정들이 생략되거나 반복될 것인지 쉽게 이해할 것이다.
도 14a에서, 도전성 커넥터들(144)은 UBM(142A) 상에 형성되고 구성 요소 패드들(142B) 상에 형성되지 않는다. 일부 실시예들에서, 도전성 커넥터들(144)의 형성 중에 구성 요소 패드들(142B)은 마스크(도시되지 않음)에 의해 커버된다. 도전성 커넥터들(144)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필러들, 제어된 붕괴 칩 접속(C4) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 형성된 범프들 등일 수 있다. 도전성 커넥터들(144)은 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합물과 같은 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등과 같은 통상적으로 사용되는 방법들을 통해 땜납 층을 초기에 형성함으로써 도전성 커넥터들(144)이 형성된다. 구조물 상에 땜납 층이 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터들(144)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(예를 들어, 구리 필러)이다. 금속 필러들은 솔더 프리(solder free)일 수 있고 실질적으로 수직인 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 캡층(도시되지 않음)은 금속 필러 커넥터들(144)의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합물을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 14a 및 도 15에 도시된 바와 같이, 제1 패키지 영역(600) 및 제2 패키지 영역(602)의 각각에서의 전면 재배선 구조물(132)은 적어도 하나의 통합 구성 요소(150)를 포함한다. 이 실시예에서, 통합 구성 요소(150)는 인덕터이다. 도 15는 도 14a의 단면도가 도 15의 라인 A-A를 따른 통합 구성 요소(150)를 도시하는 제1 패키지 영역(600) 및 제2 패키지 영역(602) 중 하나에서의 통합 구성 요소(150)의 평면도이다. 통합 구성 요소(150)는 금속화 패턴과 비아들(138) 및 구성 요소 패드들(142B)로 형성된다. 금속화 패턴과 비아들(138) 및 구성 요소 패드들(142B)은 내부 링들을 둘러싸는 외부 링과 복수의 동심형 링들을 형성한다. 동심형 링들은 브레이크가 있어 외부 링들이 브리지들(152)을 통해 내부 링들에 접속될 수 있게 하고, 복수의 링들(종종 코일들이라고도 칭함)이 2 개의 포트들(155)에 직렬로 접속된다.
도시된 실시예에서, 구성 요소 패드(142B)는 금속화 패턴 및 비아들(138) 위에 브리지(152)를 형성하지만, 다른 실시예에서는 이 관계가 반전될 수 있다. 브리지(152)는 유전체 층(140)을 통해 연장하는 비아부를 포함하지 않는 구성 요소 패드(142B)의 상부(유전체 층(140)의 상부 표면 상의 라인 부분) 상에 형성될 수 있다.
도 14ba, 도 14bb, 도 14bc, 도 14bd, 도 14be, 도 14bf, 도 14bg 및 도 14bh는 스위치 회로의 스위치들에 결합되는 인덕터들/변압기들을 포함하는 스위치 회로의 실시예들의 예시적인 개략도이다. 일 실시예에서, 집적 회로 다이들(114)은 인덕터들(150)이 다이 커넥터들(126)을 통해 결합되는 무선 주파수 디바이스 스위치들(157)을 포함한다. 전면 재배선 구조물(132)에 집적된 인덕터들(150)은 저비용 및 고성능 인덕터들(150)을 제공하여 무선 주파수 디바이스 스위치(157)의 성능을 향상시킬 수 있다. 무선 주파수 디바이스 스위치(157)의 개선된 성능은 개선된 삽입 손실 및 개선된 절연을 포함할 수 있다. 예를 들어, 인덕터들(150)은 CMOS 디바이스들의 기생/결합 효과를 상쇄시킬 수 있다. 또한, 인덕터들(150)의 도전성 재료는 인덕터의 링들에 대해 더 두꺼운 컨덕터들을 허용하는 전면 재배선 구조물의 비아 트렌치들을 포함하도록 형성되어, 인덕터에 대한 성능(예를 들어, 높은 Q 계수)을 증가시킬 수 있다.
도 14ba는 스위치 회로의 일 예시를 나타내며, 도 14bb는 송신(Tx) 모드를 도시하는 도 14ba의 상부 회로 및 수신(Rx) 모드를 도시하는 하부 회로와 함께 도 14ba의 회로의 송신(Tx) 모드 및 수신(Rx) 모드의 동작을 도시한다.
도 14bc는 스위치 회로의 일 예시를 나타내며, 도 14bd는 Tx 모드를 도시하는 도 14bd의 상부 회로 및 Rx 모드를 도시하는 하부 회로와 함께 도 14bc의 회로의 Tx 모드 및 Rx 모드의 동작을 도시한다.
도 14be는 스위치 회로의 일 예시를 나타내며, 도 14bf는 Tx 모드를 도시하는 도 14bf의 상부 회로 및 Rx 모드를 도시하는 하부 회로와 함께 도 14be의 회로의 Tx 모드 및 Rx 모드의 동작을 도시한다.
도 14ba, 도 14bc, 및 도 14be의 회로들의 각각에 대해, Tx 모드에서, 트랜지스터(157-1)는 온이고 트랜지스터(157-2)는 오프이다. 이들 회로에 대해, Rx 모드에서, 트랜지스터(157-1)는 오프이고 트랜지스터(157-2)는 온이다. 이러한 구성들은 도 14bb, 도 14bd, 및 도 14bf에 도시되어 있다.
도 14bg 및 14b-8은 이전 예시들의 인덕터 구성들 대신에 변압기 구성들을 갖는 스위치 회로들을 도시한다. 도 14bg 및 도 14bh에 대해, Tx 모드에서 트랜지스터(157)는 온이고, Rx 모드에서 트랜지스터(157)는 오프이다.
도 14ba 내지 도 14bh 및 도 15는 2-턴 인덕터(즉, 2 개의 링들을 갖는 인덕터)를 도시하고 있지만, 각각의 패키지 영역(600, 602)의 전면 재배선 구조물(132)에서 보다 많은 턴을 갖는 인덕터들이 형성될 수 있다는 것을 이해해야 한다. 예를 들어, 3 개 또는 4 개의 턴 인덕터들이 각각의 패키지 영역(600 및 602)에 형성될 수 있다.
도 16은 영역 내의 복수의 인덕터들(150)을 도시하는 영역들(600 또는 602) 중 하나의 평면도이다. 이러한 평면도는 전면 재배선 구조물(132)의 유전체 층을 생략하고 또한 전면 재배선 구조물(132)의 다른 금속화 패턴을 생략한다. 도 14a의 단면도는 도 16의 라인 A-A를 따른 평면도이고, 도 16은 하나의 집적 회로 다이(114)만을 도시한다. 도 16은 5 개의 인덕터들(150)을 도시하고 있지만, 다른 실시예들에서는 집적 회로 및/또는 패키지의 설계를 위해 필요에 따라 더 많거나 또는 더 적은 인덕터들(150)이 존재할 수 있다. 또한, 일부 실시예들에서, 하나 이상의 구성 요소들(150)은 또한 변압기들일 수 있다(예를 들어, 도 18aa, 도 18ab, 도 18ba, 도 18bb, 도 18bc 및 도 18bd 참조).
도 17에서, 전면 재배선 구조물(132), UBM(142A), 구성 요소 패드들(142B), 및 도전성 커넥터들(144)을 인접하고 둘러싸는 절연층(146)(때로는 보호층(146)이라고도 칭함)이 형성된다. 보호층(146)은 구성 요소 패드(142B)의 산화를 방지할 수 있고 후속하는 리플로우 동안 도전성 커넥터들(144)에 대한 측면 지지를 제공할 수 있다. 일 실시예에서, 보호층(146)은 에폭시, 수지, 폴리이미드, 폴리벤즈옥사졸(PBO), 벤조시클로부텐(BCB), 실리콘, 아크릴레이트, 실리카계 또는 유리 충전제가 첨가되거나 첨가되지 않은 중합체 등, 또는 이들의 조합물과 같은 비도전성 재료이다. 일부 실시예들에서, 보호층(146)은 도포될 때 겔형 액체인 액체 몰딩 화합물(LMC)을 포함한다. 보호층(146)은 도포될 때 액체 또는 고체일 수 있다. 선택적으로, 보호층(146)은 다른 절연 및/또는 캡슐화 재료들을 포함할 수 있다. 보호층(146)은 일부 실시예들에서 웨이퍼 레벨 몰딩 공정을 이용하여 도포된다. 보호층(146)은 도전성 커넥터(144)의 정점에 실질적으로 평행하거나 또는 정점 아래의 상부 표면을 갖도록 형성될 수 있다. 보호층(146)은 예를 들어 압축 몰딩, 트랜스퍼 몰딩, 또는 다른 방법들을 사용하여 몰딩될 수 있다.
다음에, 보호층(146)은 일부 실시예들에서 경화 공정을 사용하여 경화된다. 경화 공정은 어닐링 공정 또는 다른 가열 공정을 사용하여 보호층(146)을 사전 결정된 시간의 기간 동안 사전 결정된 온도로 가열하는 단계를 포함할 수 있다. 경화 공정은 또한 자외선(UV) 노광 공정, 적외선(IR) 에너지 노광 공정, 이들의 조합물, 또는 가열 공정과 이들의 조합물을 포함할 수 있다. 선택적으로, 보호층(146)은 다른 방법들을 사용하여 경화될 수 있다. 일부 실시예들에서, 경화 공정은 포함되지 않는다.
보호층(146)이 중합체가 아닌 실시예에서, 다른 보호층 재료들이 중합체들보다 저렴하기 때문에, 통합 구성 요소(150)를 산화로부터 보호하는 비용이 감소된다.
일부 실시예들에서, 통합 구성 요소들(150)은 변압기, 인덕터, 또는 이들 양자 모두를 포함할 수 있다. 도 18aa는 인덕터(150A)인 하나의 통합 구성 요소 및 변압기(150B)인 다른 구성 요소를 갖는 다수의 구성 요소들(150)을 도시하는 패키지 영역들(600 또는 602) 중 하나의 평면도이다. 이러한 평면도는 전면 재배선 구조물(132)의 유전체 층들을 생략하고 또한 전면 재배선 구조물(132)의 다른 금속화 패턴들을 생략한다. 도 18ba의 단면도는 도 18aa의 라인 B-B를 따른 것이다. 도 18aa는 하나의 인덕터(150A) 및 하나의 변압기(150B)를 도시하였지만, 다른 실시예에서는 집적 회로 및/또는 패키지의 설계에 필요한 만큼 더 많거나 더 적은 인덕터들(150A) 및 더 많거나 더 적은 변압기들(150B)이 있을 수 있다.
도 18ab는 변압기들인 통합 구성 요소들의 양쪽 모두를 갖는 다수의 구성 요소들(150)을 도시하는 패키지 영역들(600 또는 602) 중 하나의 평면도이다. 이러한 평면도는 전면 재배선 구조물(132)의 유전체 층들을 생략하고 또한 전면 재배선 구조물(132)의 다른 금속화 패턴들을 생략한다. 도 18bb의 단면도는 도 18ab의 라인 D-D를 따른 것이다. 도 18bc 및 도 18bd의 단면도는 도 18ab의 라인 C-C를 따른 상이한 구성들이다. 도 18ab는 하나의 인덕터(150A) 및 하나의 변압기(150B)를 도시하고 있지만, 다른 실시예들에서는 보다 많거나 보다 적은 변압기들이 있을 수 있고, 집적 회로 및/또는 패키지의 설계에 필요한 인덕터들을 포함할 수 있다.
도 18ba, 18b-2, 18b-3, 및 18b-4는 도 17에서 전술한 설명과 유사한 처리의 중간 단계들을 도시하고, 이 중간 단계의 처리의 형성에 대한 설명은 본 명세서에서 반복되지 않는다. 이들 실시예들에서, 구성 요소들(150A/150B)은 변압기들 및/또는 인덕터들의 코일들을 형성하는 금속화 패턴들 및 재배선 구조물의 패드들을 갖는 변압기들 및/또는 인덕터들로서 형성된다. 도 18bc의 실시예는 다른 실시예들보다 재배선 구조물(132)에서 더 많은 레벨의 금속화 패턴들 및 유전체 층들을 포함한다. 다른 실시예들은 도시된 것과 상이한 수의 층들을 포함할 수도 있다.
본 발명의 임의의 실시예들은 하나 이상의 인덕터들, 하나 이상의 변압기들, 또는 이들의 조합물을 포함하는 재배선 구조물을 포함할 수 있다.
도 19 내지 도 22는 일 예시로서 도 17의 실시예를 사용하는 추가의 동작들 및 단계들을 도시하지만, 이들 단계들은 도 18b의 실시예에서도 수행될 수 있다.
도 19에서, 캐리어 기판 접합 해제는 캐리어 기판(100)을 후방 측부 재배선 구조물(110), 예컨대 유전체 층(104)으로부터 분리(접합 해제)하기 위해 수행된다. 이것에 의해, 제1 패키지 영역(600) 및 제2 패키지 영역(602)의 각각에서 제1 패키지(200)가 형성된다. 일부 실시예들에 따라 접합 해제는 방출 층(102)이 광의 열에 의해 분해되어 캐리어 기판(100)이 제거될 수 있도록 레이저 광 또는 UV 광과 같은 광을 방출 층(102) 상에 투사하는 것을 포함한다. 이어서, 구조물을 뒤집어 테이프(176) 상에 배치된다.
도 20에서, 개구부들(178)은 금속화 패턴(106)의 일부를 노출시키기 위해 유전체 층(104)을 통해 형성된다. 개구부들(178)은 예를 들어 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 21 및 도 22는 일부 실시예들에 따라 패키지 구조물을 형성하는 공정 중에 중간 단계들의 단면도를 도시한다. 패키지 구조물은 패키지 온 패키지(PoP) 구조물로 언급될 수 있다.
도 21에서, 제2 패키지(300)는 제1 패키지(200)에 부착된다. 제2 패키지(300)는 기판(302) 및 이 기판(302)에 결합된 하나 이상의 적층 다이들(308)(308A, 308B)을 포함한다. 단일의 적층 다이들(308)(308A, 308B)이 도시되어 있지만, 다른 실시예들에서, 복수의 적층 다이들(308)(각각 하나 이상의 적층 다이들을 갖는)은 기판(302)의 동일한 표면에 나란히 결합되어 배치될 수 있다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 일부 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합물 등과 같은 화합물 재료들이 또한 사용될 수 있다. 또한, 기판(302)은 실리콘 온 절연체(SOI) 기판 일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 절연체(SGOI), 또는 이들의 조합물과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(302)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 일 예시는 FR4 와 같은 유리 섬유 수지이다. 코어 재료의 대안으로는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 기판(PCB) 재료들 또는 필름들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 필름들의 제조에는 기판(302)용으로 사용될 수 있다.
기판(302)은 능동 및 수동 디바이스들(도시되지 않음)을 포함할 수 있다. 당업자는 트랜지스터들, 커패시터들, 저항기들, 이들의 조합물 등과 같은 다양한 디바이스들이 제2 패키지(300)에 대한 설계의 구조적 및 기능적 요구 사항을 생성하는데 사용될 수 있음을 알 수 있을 것이다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수 있다.
기판(302)은 또한 금속화 층들(도시되지 않음) 및 관통 비아들(306)을 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 상에 형성될 수 있고 기능 회로를 형성하기 위해 다양한 디바이스들을 접속하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호 접속하는 비아들을 갖는 유전체(예를 들어, 저유전율의 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적합한 공정(예를 들어, 증착, 다마신(damascene), 듀얼 다마신(dual damascene) 등)을 통해 형성될 수 있다. 일부 실시예들에서, 기판(302)은 능동 디바이스 및 수동 디바이스가 실질적으로 없다.
기판(302)은 적층 다이들(308)에 결합하기 위해 기판(302)의 제1 측면 상에 본드 패드들(303)을 가질 수 있고, 도전성 커넥터들(314)에 결합하기 위해 기판(302)의 제1 측면에 대향하는 기판(302)의 제2 측면 상에 본드 패드들(314)을 가질 수 있다. 일부 실시예들에서, 기판(302)의 제1 측면 및 제2 측면 상의 유전체 층들(도시되지 않음)에 리세스들(도시되지 않음)을 형성함으로써 본드 패드들(303, 304)은 형성된다. 본드 패드들(303, 304)이 유전체 층들 내부에 매립되도록 리세스들이 형성될 수 있다. 다른 실시예들에서, 본드 패드들(303, 304)이 유전체 층 상에 형성될 수 있기 때문에 리세스들은 생략된다. 일부 실시예들에서, 본드 패드들(303, 304)은 구리, 티타늄, 니켈, 금, 팔라듐 등, 또는 이들의 조합물로 만들어진 얇은 시드층(도시되지 않음)을 포함한다. 본드 패드들(303, 304)의 도전성 재료는 얇은 시드층 위에 증착될 수 있다. 도전성 재료는 전기 화학적 도금 공정, 무전해 도금 공정, CVD, ALD, PVD 등, 또는 이들의 조합물에 의해 형성될 수 있다. 일 실시예에서, 본드 패드들(303, 304)의 도전성 재료는 구리, 텅스텐, 알루미늄,은, 금 등, 또는 이들의 조합물이다.
일 실시예에서, 본드 패드들(303, 304)은 티타늄 층, 구리 층, 및 니켈 층과 같은 도전성 재료들의 3 개의 층들을 포함하는 UBM이다. 그러나, 당업자는 본드 패드들(303, 304)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 재료들 및 층들의 많은 적절한 배열들이 있음을 인식할 것이다. 본드 패드들(303, 304)에 사용될 수 있는 임의의 적절한 재료들 또는 재료의 층들은 본 출원의 범위 내에 포함되는 것으로 충분히 의도된다. 일부 실시예들에서, 관통 비아들(306)은 기판(302)을 통해 연장되고 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 결합시킨다.
예시된 실시예에서, 적층 다이들(308)은 와이어 본드들(310)에 의해 기판(302)에 결합되지만, 도전성 범프들과 같은 다른 접속들이 사용될 수도 있다. 일 실시예에서, 적층 다이들(308)은 적층된 메모리 다이들이다. 예를 들어, 적층 다이들(308)은 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 유사한 메모리 모듈들과 같은 저전력(LP) 이중 데이터 속도(DDR) 메모리 모듈들과 같은 메모리 다이들일 수 있다.
적층 다이들(308) 및 와이어 본드들(310)은 몰딩 재료(312)에 의해 캡슐화될 수 있다. 몰딩 재료(312)는 예를 들어 압축 몰딩을 사용하여 적층 다이들(308) 및 와이어 본드들(310) 상에 몰딩될 수 있다. 일부 실시예들에서, 몰딩 재료(312)는 몰딩 화합물, 중합체, 에폭시, 산화 규소 충전재 등, 또는 이들의 조합물이다. 경화 단계는 몰딩 재료(312)를 경화시키기 위해 수행될 수 있으며, 여기서 경화는 열 경화, UV 경화 등, 또는 이들의 조합물일 수 있다.
일부 실시예들에서, 적층 다이들(308) 및 와이어 본드들(310)은 몰딩 재료(312)로 매립되고, 몰딩 재료(312)의 경화 후에, 몰딩 재료의 과도한 부분들을 제거하기 위해 연마와 같은 평탄화 단계가 수행되고, 제2 패키지(300)를 위한 실질적으로 평탄한 표면을 제공한다.
제2 패키지(300)가 형성된 후에, 제2 패키지(300)는 도전성 커넥터들(314), 본드 패드들(304), 및 금속화 패턴(106)을 통해 제1 패키지(200)에 기계적 및 전기적으로 접합된다. 일부 실시예들에서, 적층 다이들(308)은 와이어 본드들(310), 본드 패드들(303, 304), 관통 비아들(306), 도전성 커넥터들(314), 및 관통 비아들(112)을 통해 집적 회로 다이들(114)에 결합될 수 있다.
도전성 커넥터들(314)은 전술한 도전성 커넥터들(144)과 유사할 수 있으며, 도전성 커넥터들(314) 및 도전성 커넥터들(144)이 동일할 필요는 없지만, 본 명세서에서는 그 설명이 반복되지는 않는다. 도전성 커넥터들(314)은 개구부들(178) 내의 적층 다이들(308)과 같이 기판(302)의 대향 측면 위에 배치될 수 있다. 일부 실시예들에서, 솔더 레지스트(별도로 라벨링되지 않음)는 또한 적층 다이들(308)에 대향하는 기판의 측면 상에 형성될 수 있다. 도전성 커넥터들(314)은 기판(302)의 도전성 피처들(예를 들어, 본드 패드들(304))에 전기적 및 기계적으로 결합되도록 솔더 레지스트의 개구부들에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(302)의 영역들을 보호하는데 사용될 수 있다.
일부 실시예들에서, 도전성 커넥터들(314)을 접합하기 전에, 도전성 커넥터들(314)은 무세척 플럭스와 같은 플럭스(도시되지 않음)로 코팅된다. 도전성 커넥터들(314)은 플럭스 내에 침지될 수 있거나 또는 플럭스가 도전성 커넥터들(314) 상으로 분사될 수 있다. 다른 실시예에서, 플럭스는 금속화 패턴(106)의 표면에 인가될 수 있다.
일부 실시예들에서, 도전성 커넥터들(314)은 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분 중 적어도 일부로 리플로우되기 전에 그 위에 형성된 선택적 에폭시 플럭스(도시되지 않음)를 가질 수 있다.
제1 패키지(200)와 제2 패키지(300) 사이 및 도전성 커넥터들(314)을 둘러싸는 언더필(도시되지 않음)이 형성될 수 있다. 언더필은 응력을 감소시킬 수 있고 도전성 커넥터들(314)의 리플로우로 인한 접합부를 보호할 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 흐름 공정에 의해 형성될 수 있거나, 제1 패키지(200)가 부착되기 전에 적절한 증착 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예들에서, 언더필로서 작용할 수 있다.
제2 패키지(300)와 제1 패키지(200) 사이의 접합은 솔더 접합일 수 있다. 일 실시예에서, 제2 패키지(300)는 리플로우 공정에 의해 제1 패키지(200)에 접합된다. 이 리플로우 공정 중에, 도전성 커넥터들(314)은 본드 패드들(304) 및 금속화 패턴(106)과 접촉하여 제2 패키지(300)를 제1 패키지(200)에 물리적 및 전기적으로 결합시킨다. 접합 공정 후에, 금속화 패턴(106)과 도전성 커넥터들(314)의 계면에서 및 도전성 커넥터들(314)과 본드 패드들(304)(도시되지 않음) 사이의 계면에서 금속간 화합물(IMC, 도시되지 않음)이 형성될 수 있다.
싱귤레이션 공정은 예를 들어 제1 패키지 영역(600)과 제2 패키지 영역(602) 사이의 스크라이브 라인 영역을 따라 톱질함으로써 수행된다. 톱질은 제2 패키지 영역(602)으로부터 제1 패키지 영역(600)을 싱귤레이트한다. 그 결과 싱귤레이트된 제1 패키지(200) 및 제2 패키지(300)는 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터 나온다. 일부 실시예들에서, 싱귤레이션 공정은 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 수행된다. 다른 실시예들(도시되지 않음)에서, 싱귤레이션 공정은 캐리어 기판(100)이 분리되고 개구부들(178)이 형성된 후에 제2 패키지(300)가 제1 패키지(200)에 부착되기 전에 수행된다.
도 22에서, 제1 패키지(200)는 도전성 커넥터들(144)을 사용하여 패키지 기판(400)에 장착된다. 패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드, 등과 같은 반도체 재료로 이루어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합물 등과 같은 화합물 재료들이 또한 사용될 수 있다. 또한, 패키지 기판(400)은 실리콘 온 절연체(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 절연체(SGOI), 또는 이들의 조합물과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서 패키지 기판(400)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 일 예시는 FR4 와 같은 유리 섬유 수지이다. 코어 재료의 대안으로는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 기판(PCB) 재료들 또는 필름들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 필름들의 제조에는 패키지 기판(400) 용으로 사용될 수 있다.
패키지 기판(400)은 능동 및 수동 디바이스들(도시되지 않음)을 포함할 수 있다. 당업자는 트랜지스터들, 커패시터들, 저항기들, 이들의 조합물 등과 같은 다양한 디바이스들이 패키지 구조물에 대한 설계의 구조적 및 기능적 요구 사항을 생성하는데 사용될 수 있음을 알 수 있을 것이다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수 있다.
패키지 기판(400)은 또한 금속화 층들 및 비아들 상의 금속화 층들 및 비아들(도시되지 않음)과 본드 패드들(402)을 포함할 수 있다. 금속화 층들은 능동 및 수동 디바이스들 상에 형성될 수 있고, 기능 회로를 형성하기 위해 다양한 디바이스들을 접속하도록 설계된다. 금속화 층들은 도전성 재료의 층들을 상호 접속하는 비아들을 갖는 유전체(예를 들어, 저유전율의 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적합한 공정(예를 들어, 증착, 다마신(damascene), 듀얼 다마신(dual damascene) 등)을 통해 형성될 수 있다. 일부 실시예들에서, 패키지 기판(400)은 능동 디바이스 및 수동 디바이스가 실질적으로 없다.
일부 실시예들에서, 도전성 커넥터들(144)은 리플로우되어 제1 패키지(200)를 본드 패드들(402)에 부착시킨다. 도전성 커넥터들(144)은 패키지 기판(400) 내에 금속화 층들을 포함하는 패키지 기판(400)을 제1 패키지(200)에 전기적 및/또는 물리적으로 결합시킨다. 일부 실시예들에서, 수동 디바이스들(예를 들어, 도시되지 않은 표면 실장 디바이스들(SMD))은 패키지 기판(400) 상에 실장되기 전에 제1 패키지(200)(예를 들어, 본드 패드들(402)에 접합됨)에 부착될 수 있다. 이러한 실시예들에서, 수동 디바이스들은 도전성 커넥터들(144)과 같은 제1 패키지(200)의 동일한 표면에 접합될 수 있다.
도전성 커넥터들(144)은 제1 패키지(200)가 패키지 기판(400)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분 중 적어도 일부로 리플로우되기 전에 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있다. 이러한 잔류 에폭시 부분은 응력을 줄이고 도전성 커넥터들(144)을 리플로우시킴으로써 발생하는 접합부를 보호하기 위한 언더필(underfill)로서 작용할 수 있다. 일부 실시예들에서, 언더필(도시되지 않음)은 제1 패키지(200)와 패키지 기판(400) 사이에 형성될 수 있고 도전성 커넥터들(144)을 둘러쌀 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 흐름 공정에 의해 형성될 수 있거나, 제1 패키지(200)가 부착되기 전에 적절한 증착 방법에 의해 형성될 수 있다.
도 23 내지 도 26은 일부 실시예들에 따라 다른 패키지 구조물의 단면도를 예시한다. 도 23 내지 도 26의 실시예는 이 실시예가 집적 안테나를 포함하는 점을 제외하고 도 1 내지 도 22에 도시된 실시예와 유사하며, 집적 안테나는 패치 안테나 및 선택 방사 안테나를 포함한다. 패치 안테나는 하나 이상의 신호 라인(본 명세서에서는 피드 라인이라고 칭함), 접지 소자, 및 하나 이상의 방사 소자들을 포함한다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 본 명세서에서 반복하지 않는다.
도 23은 도 19에서 전술한 내용과 유사한 처리의 중간 단계를 도시하고, 이 중간 단계의 처리를 형성하는 설명은 본 명세서에서 반복하지 않는다. 도 23에서, 후방 측부 재배선 구조물(110)은 패치 안테나를 위한 접지 소자들 및 공급 라인들일 수 있는 금속화 패턴들(106)을 포함한다. 또한, 후방 측부 재배선 구조물 상의 유전체 층(104)은 이 실시예에서는 생략 및/또는 제거될 수 있다.
일부 실시예들에서, 각각의 패키지 영역(600, 602) 내의 패키지 구조물(202)은 밀봉제(130)를 통해 연장되는 방사 안테나(216)를 포함한다. 일부 실시예들에서, 방사 안테나(216)는 다이폴 안테나이다. 방사 안테나(216)는 밀봉제(130)를 통해 연장되는 도전성 피처들을 포함한다. 이러한 도전성 피처들은 전기 커넥터들(112)과 동일한 시간에서 및 동일한 공정에 의해 형성될 수 있다. 방사 안테나들(216)은 전면 재배선 구조물(132)의 금속화 패턴들에 의해 각각의 집적 회로 다이(114)에 전기적으로 접속된다. 방사 안테나들의 형상 및 구성은 패키지 구조물(202)의 외부의 다른 디바이스들(도시되지 않음)로/로부터 무선 신호들의 송신 및 수신을 가능하게 하도록 선택된다. 다른 실시예들에서, 방사 안테나는 생략될 수 있다.
도 24는 도 23의 구조물에 대한 추가의 처리를 도시한다. 도 24에서, 유전체 층(210)은 유전체 층(104)(존재한다면) 위에 형성된다. 일부 실시예들에서, 유전체 층(210)은 적절하게 효율적인 패치 안테나를 실현하기 위해 상대적으로 낮은 소산 계수(DF) 재료를 포함한다. 예를 들어, 일부 실시예들에서 유전체 층(210)의 DF는 약 0.01보다 작거나 약 0.001보다 작을 수 있다. 또한, 유전체 층(210)의 k 값은 약 3 내지 약 4의 범위일 수 있다. 일 실시예에서, 유전체 층(210)의 두께는 패치 안테나(214)(도 25 참조)의 동작 주파수와 관련된다. 예를 들어, 유전체 층(210)의 두께는 패치 안테나(214)의 동작 주파수에 반비례할 수 있다. 일 실시예에서, 패치 안테나(214)가 적어도 60 GHz의 동작 주파수를 가질 때, 유전체 층(210)의 두께는 약 200 ㎛ 내지 약 300 ㎛의 범위일 수 있다. 유전체 층(210)은 적층과 같은 임의의 적합한 공정을 사용하여 형성될 수 있다. 다른 실시예들에서 다른 증착 공정들(예를 들어, PVD, CVD, 스핀-온(spin-on) 기술 등)이 또한 사용될 수 있다. 방사 안테나(216)를 포함하는 실시예들에서, 밀봉제(130)는 또한 낮은 소산 계수(DF) 재료로 형성될 수 있다.
도 25에서, 패치 안테나(214)의 방사 소자들(212)은 유전체 층(210) 위에 형성된다. 상면도에서, 방사 소자들(212)은 직사각형 형상을 가질 수 있고 다른 실시예들에서는 다른 형상이 고려될지라도 접지 소자들 및 공급 라인들(106)과 중첩될 수 있다. 방사 소자들(212)은 다른 도전성 재료들이 다른 실시예들에서 사용될 수 있지만, 구리와 같은 임의의 적절한 도전성 재료를 포함할 수 있다. 방사 소자들(212)은 접착제(도시되지 않음)에 의해 유전체 층(210)의 표면 상에 접착될 수 있다. 일부 실시예들에서, 접착제는 유전체 층(210) 상에 접착되기 전에 방사 소자들(212)에 도포되는 에폭시일 수 있다. 방사 소자들(212)은 유전체 층(210) 상에 배치될 수 있고(예를 들어, 픽 앤드 플레이스 툴에 의해), 접착제는 유전체 층(210) 상에 방사 소자들(212)을 접착시키기 위해(예를 들어, 가열에 의해) 활성화될 수 있다. 다른 실시예들에서, 접착제는 배제되고 방사 소자들(212)은 유전체 층(210)에 직접 접착된다. 다른 실시예들에서, 방사 소자들(212)은, 예를 들어 시드층을 증착함으로써, 방사 소자들(212)의 패턴을 정의하기 위해 시드층 위에 패터닝된 마스크를 형성하는 단계, 패터닝된 마스크의 개구부들에 방사 소자들을 도금하는 단계, 및 패터닝된 마스크 및 시드층의 과잉 부분들을 제거하는 단계와 같은 상이한 방법을 사용하여 유전체 층(210) 상에 형성된다. 방사 소자들(212)에 대해서도 다른 증착 공정들이 가능하다.
방사 소자들(212)은 무선 신호의 송신 및 수신을 위해 하부 접지 소자 및 공급 라인들(106)에 전기적으로 결합된다. 따라서, 패치 안테나들(214)(접지 소자들 및 공급 라인들(106), 유전체 층(210)의 부분들 및 방사 소자들(212)을 포함함)이 형성된다. 각각의 패치 안테나들(214)은 집적 회로 다이들(114) 및 인덕터들(150)과 동일한 반도체 패키지 내에 집적된다. 유전체 피처(116/108)는 패치 안테나(214)의 효율을 증가시키기 위해 각각의 패치 안테나(214)로부터 각각의 집적 회로 다이들(114)을 물리적으로 분리하고 절연시키는 것을 돕는다.
도 26에서, 예를 들어 제1 패키지 영역(600)과 제2 패키지 영역(602) 사이에서 스크라이브 라인 영역들을 따라 톱질함으로써 싱귤레이션 공정은 수행된다. 톱질은 제2 패키지 영역(602)에서 제1 패키지 영역(600)을 싱귤레이트한다. 그 결과, 싱귤레이트된 패키지 구조물(202)은 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나로부터 나온다.
도 26 이후에, 패키지 구조물(202)은 도 22의 이전 실시예에서 전술한 바와 같이 패키지 기판(400)에 장착되는 것과 같이 추가로 처리될 수 있으며, 본 명세서에서는 그 설명이 반복되지 않는다.
도 27은 일부 실시예들에 따라 싱귤레이트된 패키지 구조물의 단면도를 도시한다. 이 실시예는 전기 커넥터들(112)을 생략하고 제2 패키지(300)를 포함하지 않을 수 있는 점을 제외하고는 도 1 내지 도 22에 도시된 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 본 명세서에서 반복하지 않는다.
본 실시예는 도 1 내지 도 18bd(전기 커넥터들(112) 및 후방 측부 재배선 구조물(110)을 생략한 것을 제외하고)에서 설명된 유사한 처리에 의해 형성될 수 있으며, 본 명세서에서는 그 설명이 반복되지 않는다. 패키지 구조물은 웨이퍼 스케일에서 유사하게 형성될 수 있고 보호층(146)이 형성된 후에 싱귤레이트될 수 있다.
도 28은 일부 실시예들에 따라 다른 패키지 구조물의 단면도를 도시한다. 이 실시예는 웨이퍼 스케일 구조물을 보호층(146)으로 부분적으로만 커버하는 점을 제외하고는 도 1 내지 도 22에 도시된 실시예와 유사하다. 구성 요소 패드(142B)를 보호층(146)으로 커버하는 것만으로, 패키지 구조물의 비용을 저감할 수 있다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 본 명세서에서 반복하지 않는다.
도 28은 도 18에서 전술한 내용과 유사한 처리의 중간 단계를 도시하고, 이 중간 단계의 처리를 형성하는 설명은 본 명세서에서 반복하지 않는다. 도 28에서, 보호층(146)은 구성 요소 패드(142B)를 커버하도록 형성되고 전면 재배선 구조물(132) 전체를 커버하지는 않는다. 본 실시예는 여전히 통합 구성 요소(150)에 대한 산화 방지를 제공하고 도 1 내지 도 22의 실시예와 비교하여 비용을 절감한다.
도 28 이후에, 패키지 구조물은 참조 도면 도 19 내지 도 22에서 전술한 바와 같이 추가로 처리될 수 있으며, 본 명세서에서는 그 설명이 반복되지는 않는다.
도 29 내지 도 34는 일부 실시예들에 따라 다른 패키지 구조물의 단면도를 도시한다. 도 29 내지 도 34의 실시예는 이 실시예가 통합 구성 요소(150)에 인접한 전면 재배선 구조물(132)의 유전체 재료에 개구부들(158)(예를 들어, 에어 갭들)을 포함하는 것을 제외하고는 도 28에 도시된 실시예와 유사하다. 통합 구성 요소(150)에 인접한 유전체 재료 내의 이들 개구부들(158)은 인덕터의 기생 커패시턴스를 감소시킬 수 있다. 개구부들/에어 갭들을 포함하는 실시예들은 통합 구성 요소(150)의 Q 계수를 향상시킬 수 있고 또한 통합 구성 요소(150)의 자기 공진 주파수를 상승시킬 수 있다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 본 명세서에서 반복하지 않는다.
도 29는 도 8에서 전술한 내용과 유사한 중간 단계의 처리를 도시하고, 이 중간 단계의 처리를 형성하는 설명은 본 명세서에서 반복되지 않는다.
도 30에서, 유전체 층(136)은 패터닝된다. 패터닝은 관통 비아(112) 및 다이 커넥터들(126)의 부분들을 노출하도록 개구부를 형성한다. 유전체 층(136)이 감광성 재료일 때 광에 유전체 층(136)을 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 패터닝은 이루어질 수 있다. 유전체 층(136)이 감광성 재료인 경우에, 유전체 층(136)은 노광 후에 현상될 수 있다.
이 패터닝 단계는 도 9에서 전술한 것과 유사하지만, 통합 구성 요소(150) 주위에 에어 갭들을 형성하는데 사용될 도 30의 실시예에서 추가적인 개구부들(154)이 있다.
도 31 및 도 32는 전술한 도 10 및 도 11에서 설명한 것과 유사한 중간 단계들의 처리를 도시하고, 이러한 중간 단계들의 처리를 형성하는 설명은 본 명세서에서 반복하지 않는다. 이 실시예에서, 추가적인 개구부들(154)이 유전체 층(136)에 형성되고 금속화 패턴들 또는 비아들이 이들 개구부들(154)에 형성되지 않기 때문에, 유전체 층(140)에 리세스들(156)이 존재한다.
도 33에서, 유전체 층(140)은 그 다음 패턴화된다. 패터닝은 리세스들(156)을 노출시키기 위해 금속화 패턴(138) 및 개구부들(158)의 부분들을 노출하도록 개구부를 형성한다. 이러한 동일한 패터닝 공정은 또한 개구부들(158)을 형성하기 위해 리세스들(156) 아래의 하부 유전체 층(136)을 패턴화한다. 개구부(158)는 유전체 층(140)의 상부 표면으로부터 밀봉제(130)까지 연장한다. 유전체 층이 감광성 재료일 때 광에 유전체 층(140)을 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 패터닝은 이루어질 수 있다. 유전체 층(140)이 감광성 재료인 경우, 유전체 층(140)은 노광 후에 현상될 수 있다.
도 34에서, 보호층(146)은 패드들(142B)을 커버하도록 형성된다. 도 28의 실시예와 유사하게, 보호층(146)은 패드들(142B)을 커버하기 위해서만 형성되고 전면 재배선 구조물(132)의 전체를 커버하지는 않는다. 이 실시예는 여전히 구성 요소(150)에 대한 산화 방지를 제공하고 도 1 내지 도 22의 실시예와 비교하여 비용을 절감한다.
도 34 이후에, 패키지 구조물은 참조 도면 도 19 내지 도 22에서 전술한 바와 같이 추가로 처리될 수 있으며, 본 명세서에서에서 설명은 반복되지 않는다.
도 35 내지 도 37은 일부 실시예들에 따른 다른 패키지 구조물의 단면도를 도시한다. 도 35 내지 도 37의 실시예는 본 실시예에서 보호층(146)이 생략되고 재배선 구조물(132)이 패드들(142B)을 커버하기 위한 다른 유전체 층(160)을 포함하는 점을 제외하고는 도 1 내지 도 22에 도시된 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 본 명세서에서 반복하지 않는다.
도 35는 도 13에서 전술한 내용과 유사한 중간 단계의 처리를 도시하고, 이 중간 단계의 처리를 형성하는 설명은 본 명세서에서 반복하지 않는다.
도 35에서, 비아들을 갖는 금속화 패턴(161)은 유전체 층(140) 상에 형성된다. 패드들(142B)은 금속화 패턴(161)의 일부로서 형성될 수 있다. 일 예시로서, 금속화 패턴(161)을 형성하기 위해, 시드층(도시되지 않음)은 유전체 층(140) 위에 그리고 유전체 층(140)을 통한 개구부들에 형성된다. 일부 실시예들에서, 시드층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서, 포토 레지스트가 형성되고, 시드층 상에 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(161)에 대응한다. 패터닝은 시드층을 노출시키기 위해 포토 레지스트를 통해 개구부들을 형성한다. 도전성 재료가 포토 레지스트의 개구부들 및 시드층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 포토 레지스트 및 시드층 중 도전성 재료가 형성되어 있지 않은 부분들을 제거한다. 포토 레지스트는 허용 가능한 애싱(ashing) 또는 스트립핑(stripping) 공정, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드층의 노출된 부분들이 제거된다. 시드층 및 도전성 재료의 나머지 부분들은 금속화 패턴(161) 및 비아들을 형성한다. 비아들은 예를 들어 금속화 패턴(138)에 대한 유전체 층(140)을 통한 개구부들에서 형성된다.
도 36에서, 유전체 층(160)은 유전체 층(140) 및 금속화 패턴(161) 위에 형성된다. 유전체 층(160)을 형성하는데 사용되는 재료들 및 공정들은 유전체 층(140)과 유사할 수 있으므로 본 명세서에서는 설명이 반복되지 않는다.
또한, 도 36에서, 유전체 층(160)은 이어서 패터닝된다. 패터닝은 금속화 패턴(161)의 부분들을 노출시키기 위해 개구부들을 형성한다. 유전체 층이 감광성 재료일 때 광에 유전체 층(160)을 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 허용 가능한 공정에 의해 패터닝은 이루어질 수 있다. 유전체 층(160)이 감광성 재료인 경우에, 유전체 층(160)은 노광 후에 현상될 수 있다.
도 37은 도 36의 구조물에 대한 추가의 처리를 도시한다. 이 처리는도 13 및 도 14a에서 전술한 것과 유사하며, 본 명세서에서 설명은 반복하지 않는다. 이 실시예에서, 패드들(162)은 기능적으로 패드들(142A)과 유사하고 도전성 커넥터들(164)은 도전성 커넥터들(144)과 기능적으로 유사하다.
도 38은 일부 실시예들에 따른 다른 패키지 구조물의 단면도를 도시한다. 도 38의 실시예는 이 실시예에서 구성 요소(150)가 금속화 패턴(138)에서 비아들을 포함하지 않고 금속화 패턴(138)만을 포함하는 것을 제외하고는 도 35 내지 도 37에서 도시된 실시예와 유사하다. 전술한 실시예와 유사한 본 실시예에 관한 세부 사항은 본 명세서에서 반복하지 않는다.
실시예들은 이점들을 실현할 수 있다. 본 명세서에서 논의된 실시예들은 인덕터, 변압기, 또는 양쪽 모두와 같은 구성 요소가 재배선 구조물에 통합된 패키지 구조물들(예를 들어, InFO 패키지 구조물)을 포함한다. 재배선 구조물에 통합된 구성 요소는 무선 주파수 스위치 디바이스의 성능을 개선하기 위해 저비용 및 고성능 구성 요소를 제공할 수 있다. 무선 주파수 안테나 스위치의 개선된 성능은 개선된 삽입 손실 및 개선된 절연을 포함할 수 있다. 예를 들어, 인덕터는 CMOS 디바이스의 기생/결합 효과를 상쇄시킬 수 있다. 또한, 개시된 실시예들은 인덕터의 도전성 재료의 산화를 방지하기 위한 보호층을 포함한다. 또한, 개시된 실시예들은 인덕터에 대해 보다 높은 품질(Q) 계수를 가능하게 하기 위해 재배선 구조물의 비아 트렌치 내에 형성될 인덕터의 도전성 재료를 포함하고, 또한 변압기의 성능을 향상시킬 수 있다. 또한, 일부 실시예들에서, 구성 요소에 인접한 재배선 구조물의 유전체 재료는 구성 요소의 기생 커패시턴스를 감소시키기 위해 제거될 수 있다(예를 들어, 구성 요소에 인접하게 형성된 에어 갭들). 에어 갭들을 포함하는 실시예들은 인덕터의 Q 계수를 개선할 수 있고, 또한 인덕터의 자기 공진 주파수를 상승시킬 수 있다. 무선 주파수 디바이스 스위치에 결합된 인덕터를 포함하는 개시된 실시예들은 인덕터 및/또는 변압기가 없는 무선 주파수 스위치 디바이스와 비교할 때 무선 주파수 스위치 디바이스가 보다 낮은 전력 손실 및 더 높은 절연을 허용할 수 있다.
일 실시예는 활성 측부 및 이 활성 측부에 대향하는 후방 측부(back side)를 갖는 집적 회로 다이와, 이 집적 회로 다이를 캡슐화하는 몰딩 화합물과, 집적 회로 다이 및 몰딩 화합물 위에 놓이는 제1 재배선 구조물을 포함하고, 제1 재배선 구조물은 제1 금속화 패턴 및 제1 유전체 층을 포함하며, 제1 금속화 패턴은 집적 회로 다이의 활성 측부에 전기적으로 결합되고, 제1 금속화 패턴의 적어도 일부분은 인덕터를 형성하는 디바이스이다.
실시예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 본 발명의 디바이스는 제1 재배선 구조물 위의 제1 금속화 패턴에 전기적으로 결합되는 도전성 커넥터와, 제1 재배선 구조물 위 및 도전성 커넥터에 인접하고 인덕터 위의 이 인덕터와 접촉하는 보호층을 더 포함한다. 본 발명의 디바이스에 있어서, 보호층은 도전성 커넥터와 접촉하여 이 도전성 커넥터를 둘러싸고 있다. 본 발명의 디바이스에 있어서, 보호층은 제1 재배선 구조물 전체에 걸쳐 연장한다. 본 발명의 디바이스에 있어서, 보호층은 제1 유전체 층과 상이한 재료 조성물을 갖는다. 본 발명의 디바이스에 있어서, 제1 재배선 구조물의 제1 금속화 패턴의 적어도 일부분은 변압기를 형성한다. 본 발명의 디바이스는 몰딩 화합물을 통해 연장되는 제1 관통 비아를 더 포함하고, 제1 관통 비아는 제1 재배선 구조물의 제1 금속화 패턴에 전기적으로 결합된다. 본 발명의 디바이스는 집적 회로 다이 아래에 제2 금속화 패턴 및 제2 유전체 층을 포함하는 제2 재배선 구조물을 더 포함하고, 제2 금속화 패턴은 관통 비아에 전기적으로 결합되며, 제2 금속화 패턴의 적어도 일부분은 안테나를 형성한다. 본 발명의 디바이스는 몰딩 화합물을 통해 연장되는 제2 관통 비아를 더 포함하고, 제2 관통 비아는 제1 재배선 구조물의 제1 금속화 패턴에 전기적으로 결합되며, 제2 관통 비아는 안테나의 일부분이다. 본 발명의 디바이스는 제1 유전체 층을 통해 연장되는 제1 개구부를 더 포함하고, 제1 개구부는 제1 재배선 구조물에서 인덕터에 인접되어 있다.
일 실시예는 집적 회로 다이를 몰딩 화합물로 캡슐화하는 단계와, 집적 회로 다이 및 몰딩 화합물 위에 제1 유전체 층을 형성하는 단계와, 제1 유전체 층에 제1 도전성 비아를 형성하는 단계 - 여기서 제1 도전성 비아는 집적 회로 다이의 제1 다이 커넥터에 전기적으로 결합됨 -와, 제1 유전체 층에 집적 회로 다이에 인접한 몰딩 화합물 위에 있는 제2 도전성 비아를 형성하는 단계와, 제1 유전체 층 위에 제1 금속화 패턴을 형성하는 단계와, 제1 유전체 층, 제1 도전성 비아, 제2 도전성 비아, 및 제1 금속화 패턴 위에 제2 유전체 층을 형성하는 단계와, 제1 금속화 패턴에 전기적으로 결합된 제3 도전성 비아를 제2 유전체 층에 형성하는 단계 - 여기서 제1 도전성 비아, 제2 도전성 비아, 제1 금속화 패턴, 및 제3 도전성 비아는 인덕터이거나 변압기를 형성함 - 와, 제3 도전성 비아 및 제2 유전체 층 위에 절연층을 형성하는 단계를 포함하고, 절연층은 제3 도전성 비아를 커버하는 방법이다.
실시예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 본 발명의 방법은 제2 유전체 층 내에 언더 범프 금속화를 형성하는 단계와, 언더 범프 금속화 위에 전기적으로 결합되는 도전성 커넥터를 형성하는 단계를 더 포함한다. 본 발명의 방법에 있어서, 절연층은 언더 범프 금속화 및 도전성 커넥터와 접촉한다. 본 발명의 방법에 있어서, 절연층은 제2 유전체 층과 상이한 재료 조성물을 갖는다. 본 발명의 방법은 제1 및 제2 유전체 층을 관통하는 개구부를 형성하는 단계를 더 포함하고, 개구부는 제2 도전성 비아와 제3 도전성 비아 사이에 놓인다. 본 발명의 방법은 제1 유전체 층, 제1 도전성 비아, 및 제2 도전성 비아 위에 제3 유전체 층을 형성하는 단계를 더 포함하고, 제2 유전체 층은 제3 유전체 층 위에 놓이며, 제1 금속화 패턴 및 제3 도전성 비아는 제2 도전성 비아의 바로 위에 놓인다. 본 발명의 방법은 집적 회로 다이를 캡슐화하기 전에 제2 금속화 패턴 및 제3 유전체 층을 포함하는 제1 재배선 구조물을 형성하는 단계와, 집적 회로 다이를 캡슐화하기 전에 제1 재배선 구조물의 제2 금속화 패턴 위에 전기적으로 결합되는 제1 전기 커넥터를 형성하는 단계를 더 포함하고, 몰딩 화합물은 제1 전기 커넥터를 캡슐화하고, 집적 회로 다이 및 몰딩 화합물은 제1 재배선 구조물 위에 놓이며, 제1 전기 커넥터는 몰딩 화합물을 통해 연장하고 제1 금속화 패턴에 전기적으로 결합된다.
일 실시예는 제1 패키지를 형성하는 단계를 포함하는 방법에 관한 것으로서, 제1 패키지를 형성하는 단계는, 캐리어 기판 위에 전기 커넥터를 형성하는 단계와, 전기 커넥터에 인접한 제1 다이의 후방 측부를, 접착층을 사용하여 캐리어 기판에 부착하는 단계와, 제1 다이 및 전기 커넥터를 몰딩 화합물로 캡슐화하는 단계와, 제1 다이, 몰딩 화합물, 및 전기 커넥터 위에 제1 재배선 구조물을 형성하는 단계 - 여기서 전기 커넥터는 제1 재배선 구조물에 전기적으로 결합되고, 제1 재배선 구조물은 제1 통합 구성 요소를 포함하며, 제1 통합 구성 요소는 인덕터이거나 변압기임 -와, 캐리어 기판을 제거하는 단계를 포함한다.
실시예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 본 발명의 방법은 제1 세트의 도전성 커넥터들을 사용하여 제2 패키지를 제1 패키지에 접합하는 단계를 더 포함하고, 제2 패키지는 제1 다이의 후방 측부에 인접하며, 제2 패키지는 하나 이상의 다이들을 포함한다. 본 발명의 방법에 있어서, 제1 패키지를 형성하는 단계는, 전기 커넥터를 형성하기 전에 캐리어 기판 위에 제2 재배선 구조물을 형성하는 단계 - 여기서 전기 커넥터는 제2 재배선 구조물에 전기적으로 결합되고, 캐리어 기판을 제거하는 단계는 제2 재배선 구조물을 노출시킴 -와, 캐리어 기판을 제거한 후에 노출된 제2 재배선 구조물 상에 유전체 층을 형성하는 단계와, 유전체 층 상에 도전성 소자들을 형성하는 단계를 더 포함하고, 제2 재배선 구조물, 유전체 층, 및 도전성 소자들은 패치 안테나를 형성한다.
1) 본 개시의 실시형태에 따른 디바이스는, 활성 측부(active side) 및 상기 활성 측부에 대향하는 후방 측부(back side)를 갖는 집적 회로 다이; 상기 집적 회로 다이를 캡슐화하는 몰딩 화합물; 및 상기 집적 회로 다이 및 상기 몰딩 화합물 위에 놓이는 제1 재배선 구조물을 포함하고, 상기 제1 재배선 구조물은 제1 금속화 패턴 및 제1 유전체 층을 포함하며, 상기 제1 금속화 패턴은 상기 집적 회로 다이의 상기 활성 측부에 전기적으로 결합되고, 상기 제1 금속화 패턴의 적어도 일부분은 인덕터를 형성한다.
2) 본 개시의 실시형태에 따른 디바이스는, 상기 제1 재배선 구조물 위에 있고, 상기 제1 금속화 패턴에 전기적으로 결합되는 도전성 커넥터; 및 상기 제1 재배선 구조물 위에 있고, 상기 도전성 커넥터에 인접하고, 상기 인덕터 위에서 상기 인덕터와 접촉하는, 보호층을 더 포함한다.
3) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 보호층은 상기 도전성 커넥터와 접촉하여 이 도전성 커넥터를 둘러싼다.
4) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 보호층은 상기 제1 재배선 구조물 전체에 걸쳐 연장된다.
5) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 보호층은 상기 제1 유전체 층과 상이한 재료 조성물을 갖는다.
6) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 제1 재배선 구조물의 상기 제1 금속화 패턴의 적어도 일부분은 변압기를 형성한다.
7) 본 개시의 실시형태에 따른 디바이스는, 상기 몰딩 화합물을 통해 연장되는 제1 관통 비아를 더 포함하고, 상기 제1 관통 비아는 상기 제1 재배선 구조물의 상기 제1 금속화 패턴에 전기적으로 결합된다.
8) 본 개시의 실시형태에 따른 디바이스는, 상기 집적 회로 다이 아래에 있고 제2 금속화 패턴 및 제2 유전체 층을 포함하는 제2 재배선 구조물을 더 포함하고, 상기 제2 금속화 패턴은 상기 관통 비아에 전기적으로 결합되며, 상기 제2 금속화 패턴의 적어도 일부분은 안테나를 형성한다.
9) 본 개시의 실시형태에 따른 디바이스는, 상기 몰딩 화합물을 통해 연장되는 제2 관통 비아를 더 포함하고, 상기 제2 관통 비아는 상기 제1 재배선 구조물의 상기 제1 금속화 패턴에 전기적으로 결합되며, 상기 제2 관통 비아는 안테나의 일부분이다.
10) 본 개시의 실시형태에 따른 디바이스는, 상기 제1 유전체 층을 통해 연장되는 제1 개구부를 더 포함하고, 상기 제1 개구부는 상기 제1 재배선 구조물에서 상기 인덕터에 인접한다.
11) 본 개시의 다른 실시형태에 따른 방법은, 몰딩 화합물로 집적 회로 다이를 캡슐화하는 단계; 상기 집적 회로 다이 및 상기 몰딩 화합물 위에 제1 유전체 층을 형성하는 단계; 상기 제1 유전체 층에, 상기 집적 회로 다이의 제1 다이 커넥터에 전기적으로 결합되는 제1 도전성 비아를 형성하는 단계; 상기 제1 유전체 층에, 상기 집적 회로 다이에 인접한 상기 몰딩 화합물 위에있는 제2 도전성 비아를 형성하는 단계; 상기 제1 유전체 층 위에 제1 금속화 패턴을 형성하는 단계; 상기 제1 유전체 층, 상기 제1 도전성 비아, 상기 제2 도전성 비아, 및 상기 제1 금속화 패턴 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층에, 상기 제1 금속화 패턴에 전기적으로 결합된 제3 도전성 비아 - 상기 제1 도전성 비아, 상기 제2 도전성 비아, 상기 제1 금속화 패턴, 및 상기 제3 도전성 비아는 인덕터 또는 변압기를 형성함 - 를 형성하는 단계; 및 상기 제3 도전성 비아 및 상기 제2 유전체 층 위에, 상기 제3 도전성 비아를 커버하는 절연층을 형성하는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 방법은, 상기 제2 유전체 층 내에 언더 범프 금속화(under bump metallization, UBM)를 형성하는 단계; 및 상기 언더 범프 금속화 위에서 상기 언더 범프 금속화와 전기적으로 결합되는 도전성 커넥터를 형성하는 단계를 더 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 절연층은 상기 언더 범프 금속화 및 상기 도전성 커넥터와 접촉한다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 절연층은 상기 제2 유전체 층과 상이한 재료 조성물을 갖는다.
15) 본 개시의 다른 실시형태에 따른 방법은, 상기 제1 및 제2 유전체 층을 통해 개구부를 형성하는 단계를 더 포함하고, 상기 개구부는 상기 제2 도전성 비아와 상기 제3 도전성 비아 사이에 있다.
16) 본 개시의 다른 실시형태에 따른 방법은, 상기 제1 유전체 층, 상기 제1 도전성 비아, 및 상기 제2 도전성 비아 위에 제3 유전체 층을 형성하는 단계를 더 포함하고, 상기 제2 유전체 층은 상기 제3 유전체 층 위에 놓이며, 상기 제1 금속화 패턴 및 상기 제3 도전성 비아는 상기 제2 도전성 비아의 바로 위에 놓인다.
17) 본 개시의 다른 실시형태에 따른 방법은, 상기 집적 회로 다이를 캡슐화하기 전에, 제2 금속화 패턴 및 제3 유전체 층을 포함하는 제1 재배선 구조물을 형성하는 단계; 및 상기 집적 회로 다이를 캡슐화하기 전에, 상기 제1 재배선 구조물의 상기 제2 금속화 패턴 위에서 상기 제2 금속화 패턴에 전기적으로 결합되는 제1 전기 커넥터를 형성하는 단계를 더 포함하고, 상기 몰딩 화합물은 상기 제1 전기 커넥터를 캡슐화하고, 상기 집적 회로 다이 및 상기 몰딩 화합물은 상기 제1 재배선 구조물 위에 놓이며, 상기 제1 전기 커넥터는 상기 몰딩 화합물을 통해 연장되고 상기 제1 금속화 패턴에 전기적으로 결합된다.
18) 본 개시의 또 다른 실시형태에 따른 방법은, 제1 패키지를 형성하는 단계를 포함하고, 상기 제1 패키지를 형성하는 단계는, 캐리어 기판 위에 전기 커넥터를 형성하는 단계; 상기 전기 커넥터에 인접한 제1 다이의 후방 측부를, 접착층을 사용하여 상기 캐리어 기판에 부착하는 단계; 몰딩 화합물로 상기 제1 다이 및 상기 전기 커넥터를 캡슐화하는 단계; 상기 제1 다이, 상기 몰딩 화합물, 및 상기 전기 커넥터 위에 제1 재배선 구조물 - 상기 전기 커넥터는 상기 제1 재배선 구조물에 전기적으로 결합되고, 상기 제1 재배선 구조물은 제1 통합 구성 요소를 포함하며, 상기 제1 통합 구성 요소는 인덕터 또는 변압기임 - 을 형성하는 단계; 및 상기 캐리어 기판을 제거하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 방법은, 제1 세트의 도전성 커넥터들을 사용하여 제2 패키지를 제1 패키지에 접합하는 단계를 더 포함하고, 상기 제2 패키지는 상기 제1 다이의 후방 측부에 인접하며, 상기 제2 패키지는 하나 이상의 다이를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 제1 패키지를 형성하는 단계는, 상기 전기 커넥터를 형성하기 전에, 상기 캐리어 기판 위에 제2 재배선 구조물 - 상기 전기 커넥터는 상기 제2 재배선 구조물에 전기적으로 결합되고, 상기 캐리어 기판을 제거하는 단계는 상기 제2 재배선 구조물을 노출시킴 - 을 형성하는 단계; 상기 캐리어 기판을 제거한 후에, 상기 노출된 제2 재배선 구조물 상에 유전체 층을 형성하는 단계; 및 상기 유전체 층 상에 도전성 소자들을 형성하는 단계를 더 포함하고, 상기 제2 재배선 구조물, 상기 유전체 층, 및 상기 도전성 소자들은 패치 안테나를 형성한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 특징들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.

Claims (10)

  1. 디바이스로서,
    활성 측부(active side) 및 상기 활성 측부에 대향하는 후방 측부(back side)를 갖는 집적 회로 다이;
    상기 집적 회로 다이를 캡슐화하는 몰딩 화합물; 및
    상기 집적 회로 다이 및 상기 몰딩 화합물 위에 놓이는 제1 재배선 구조물
    을 포함하고,
    상기 제1 재배선 구조물은 제1 금속화 패턴 및 제1 유전체 층을 포함하며, 상기 제1 금속화 패턴은 상기 집적 회로 다이의 상기 활성 측부에 전기적으로 결합되고, 상기 제1 금속화 패턴의 적어도 일부분은 인덕터를 형성하는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제1 재배선 구조물 위에 있고, 상기 제1 금속화 패턴에 전기적으로 결합되는 도전성 커넥터; 및
    상기 제1 재배선 구조물 위에 있고, 상기 도전성 커넥터에 인접하고, 상기 인덕터 위에서 상기 인덕터와 접촉하는, 보호층
    을 더 포함하는, 디바이스.
  3. 제2항에 있어서,
    상기 보호층은 상기 도전성 커넥터와 접촉하여 이 도전성 커넥터를 둘러싸는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제1 재배선 구조물의 상기 제1 금속화 패턴의 적어도 일부분은 변압기(transformer)를 형성하는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 몰딩 화합물을 통해 연장되는 제1 관통 비아를 더 포함하고, 상기 제1 관통 비아는 상기 제1 재배선 구조물의 상기 제1 금속화 패턴에 전기적으로 결합되는 것인, 디바이스.
  6. 제5항에 있어서,
    상기 집적 회로 다이 아래에 있고 제2 금속화 패턴 및 제2 유전체 층을 포함하는 제2 재배선 구조물을 더 포함하고, 상기 제2 금속화 패턴은 상기 관통 비아에 전기적으로 결합되며, 상기 제2 금속화 패턴의 적어도 일부분은 안테나를 형성하는 것인, 디바이스.
  7. 제5항에 있어서,
    상기 몰딩 화합물을 통해 연장되는 제2 관통 비아를 더 포함하고, 상기 제2 관통 비아는 상기 제1 재배선 구조물의 상기 제1 금속화 패턴에 전기적으로 결합되며, 상기 제2 관통 비아는 안테나의 일부분인 것인, 디바이스.
  8. 제1항에 있어서,
    상기 제1 유전체 층을 통해 연장되는 제1 개구부를 더 포함하고, 상기 제1 개구부는 상기 제1 재배선 구조물에서 상기 인덕터에 인접한 것인, 디바이스.
  9. 방법으로서,
    몰딩 화합물로 집적 회로 다이를 캡슐화하는 단계;
    상기 집적 회로 다이 및 상기 몰딩 화합물 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층에, 상기 집적 회로 다이의 제1 다이 커넥터에 전기적으로 결합되는 제1 도전성 비아를 형성하는 단계;
    상기 제1 유전체 층에, 상기 집적 회로 다이에 인접한 상기 몰딩 화합물 위에있는 제2 도전성 비아를 형성하는 단계;
    상기 제1 유전체 층 위에 제1 금속화 패턴을 형성하는 단계;
    상기 제1 유전체 층, 상기 제1 도전성 비아, 상기 제2 도전성 비아, 및 상기 제1 금속화 패턴 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층에, 상기 제1 금속화 패턴에 전기적으로 결합된 제3 도전성 비아 - 상기 제1 도전성 비아, 상기 제2 도전성 비아, 상기 제1 금속화 패턴, 및 상기 제3 도전성 비아는 인덕터 또는 변압기를 형성함 - 를 형성하는 단계; 및
    상기 제3 도전성 비아 및 상기 제2 유전체 층 위에, 상기 제3 도전성 비아를 커버하는 절연층을 형성하는 단계
    를 포함하는, 방법.
  10. 방법으로서,
    제1 패키지를 형성하는 단계
    를 포함하고,
    상기 제1 패키지를 형성하는 단계는,
    캐리어 기판 위에 전기 커넥터를 형성하는 단계;
    상기 전기 커넥터에 인접한 제1 다이의 후방 측부를, 접착층을 사용하여 상기 캐리어 기판에 부착하는 단계;
    몰딩 화합물로 상기 제1 다이 및 상기 전기 커넥터를 캡슐화하는 단계;
    상기 제1 다이, 상기 몰딩 화합물, 및 상기 전기 커넥터 위에 제1 재배선 구조물 - 상기 전기 커넥터는 상기 제1 재배선 구조물에 전기적으로 결합되고, 상기 제1 재배선 구조물은 제1 통합 구성 요소를 포함하며, 상기 제1 통합 구성 요소는 인덕터 또는 변압기임 - 을 형성하는 단계; 및
    상기 캐리어 기판을 제거하는 단계
    를 포함하는 것인, 방법.
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