CN110867434A - 包括桥接晶片的堆叠封装 - Google Patents

包括桥接晶片的堆叠封装 Download PDF

Info

Publication number
CN110867434A
CN110867434A CN201811515828.5A CN201811515828A CN110867434A CN 110867434 A CN110867434 A CN 110867434A CN 201811515828 A CN201811515828 A CN 201811515828A CN 110867434 A CN110867434 A CN 110867434A
Authority
CN
China
Prior art keywords
package
sub
semiconductor wafer
wafer
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811515828.5A
Other languages
English (en)
Inventor
成基俊
金钟薰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110867434A publication Critical patent/CN110867434A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Stacking Of Articles And Auxiliary Devices (AREA)
  • Stackable Containers (AREA)

Abstract

包括桥接晶片的堆叠封装。一种堆叠封装包括堆叠在第一子封装上的第二子封装。该堆叠封装还包括多个虚拟球，所述多个虚拟球位于所述第一子封装和所述第二子封装之间，以支承所述第二子封装。所述第一子封装和所述第二子封装中的每一个包括彼此间隔开的半导体晶片和桥接晶片。

Description

包括桥接晶片的堆叠封装
技术领域
本公开涉及半导体封装技术，并且更具体地，涉及包括与半导体晶片间隔开的桥接晶片的半导体封装。
背景技术
最近，在各种电子系统中需要具有高密度且高速操作的半导体封装。另外，已经开发出具有相对小的形状因子的半导体封装。为了实现这种半导体封装，已经对芯片堆叠技术集中投入了大量劳力。此外，为了实现厚度减小的半导体封装，已经对晶圆级芯片堆叠封装技术集中投入了大量劳力。
发明内容
根据一个实施方式，一种堆叠封装包括：第一子封装、第二子封装、内部连接件和多个虚拟球(dummy ball)。所述第一子封装被配置为包括第一半导体晶片、与所述第一半导体晶片间隔开的第一桥接晶片(bridge die)、覆盖所述第一半导体晶片和所述第一桥接晶片的第一内部模制层以及将所述第一半导体晶片电连接至所述第一桥接晶片的第一重分布结构。所述第二子封装堆叠在所述第一子封装上。所述内部连接件将所述第一桥接晶片电连接至所述第二子封装。所述多个虚拟球设置在所述第一子封装和所述第二子封装之间，以支承所述第二子封装。所述第一桥接晶片包括第一主体、穿透所述第一主体的第一穿通孔(through via)以及连接至所述第一穿通孔的第一端并且从所述第一主体的顶表面突出的第一柱凸块(post bump)。所述第一内部模制层包围所述第一柱凸块的侧表面并且使所述第一柱凸块的顶表面露出。所述第一重分布结构将所述第一半导体晶片电连接至所述第一穿通孔的第二端。
根据另一个实施方式，一种堆叠封装包括：第一子封装；第二子封装，所述第二子封装堆叠在所述第一子封装上；内部连接件，所述内部连接件设置在所述第一子封装和所述第二子封装之间，以将所述第二子封装电连接至所述第一子封装；多个虚拟球，所述多个虚拟球设置在所述第一子封装和所述第二子封装之间，以支承所述第二子封装；以及外部连接件，所述外部连接件电连接至所述第一子封装。所述第一子封装包括：第一半导体晶片、第一桥接晶片、第一内部模制层、第一重分布线以及外部重分布线。所述第一桥接晶片被配置为包括与所述第一半导体晶片间隔开的第一主体、穿透所述第一主体的第一穿通孔以及连接至所述第一穿通孔的第一端并且从所述第一主体的顶表面突出的第一柱凸块。所述第一内部模制层被配置为覆盖所述第一半导体晶片，其中，所述第一内部模制层具有延伸部分，所述延伸部分横向延伸超出所述第二子封装的侧表面。所述第一重分布线将所述第一穿通孔的第二端电连接至所述第一半导体晶片。所述外部重分布线将所述第一重分布线电连接至所述外部连接件。
附图说明
图1示出例示了根据实施方式的堆叠封装的截面图。
图2、图3、图4、图5和图6例示了图1的堆叠封装中包括的第一子封装。
图7、图8、图9、图10和图11例示了图1的堆叠封装中包括的第二子封装。
图12、图13和图14例示了根据实施方式的堆叠封装中的空隙现象的抑制效果。
图15示出例示了根据比较例的常规堆叠封装的弯曲(bowing)现象的截面图。
图16示出例示了根据实施方式的堆叠封装的热辐射效果的截面图。
图17示出例示了采用包括根据实施方式的堆叠封装的存储卡的电子系统的框图。
图18示出例示了包括根据实施方式的堆叠封装的另一电子系统的框图。
具体实施方式
本文中使用的术语可以与考虑到它们在各种实施方式中的功能而选择的词语对应，并且术语的含义可以根据实施方式所属领域的普通技术人员而不同地解释。如果进行了详细定义，则术语可以根据定义来解释。除非另有定义，否则本文中使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员所通常理解的相同的含义。
应该理解，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开，而不是用于仅定义元件本身或意指特定的顺序。
还应该理解，当元件或层被称为在另一个元件或层“上”、“上方”、“下”、“下方”或“外部”时，该元件或层可以直接与另一元件或层接触，或者可能存在中间元件或层。用于描述元件或层之间的关系的其它词语(例如，“在……之间”与“直接在……之间”或者“相邻”与“直接相邻”)应该以类似的样式来解释。
可以使用诸如“下方”、“下面”、“之下”、“上方”、“之上”、“顶”、“底”等这样的空间关系术语来描述例如如图中例示的一个元件和/或特征与其它元件和/或特征的关系。应该理解，空间关系术语旨在除了附图中描绘的方位之外还涵盖装置在使用和/或操作中的不同方位。例如，当附图中的装置翻转时，被描述为在其它元件或特征下方或之下的元件将被定向为在其它元件或特征上方。装置可以按其它方式来定向(旋转90度或处于其它方位)，并且相应地解释本文中使用的空间关系描述符。
半导体封装可以包括诸如半导体芯片或半导体晶片这样的电子器件。可以通过使用晶片锯切处理将诸如晶圆这样的半导体基板分成多个部件来获得半导体芯片或半导体晶片。半导体芯片可以与存储芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或片上系统(SoC)对应。存储芯片可以包括集成在半导体基板上的动态随机存取存储(DRAM)电路、静态随机存取存储(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁性随机存取存储(MRAM)电路、电阻式随机存取存储(ReRAM)电路、铁电随机存取存储(FeRAM)电路或相变随机存取存储(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。在诸如移动电话、与生物技术或医疗保健关联的电子系统或可穿戴电子系统这样的通信系统中，可以采用半导体封装。
在整篇说明书中，相同的参考标号表示相同的元件。即使没有参照附图指示或描述参考标号，也可以参照其它附图指示或描述参考标号。另外，即使在特定附图中没有示出参考标号，也可以参照其它附图指示或描述该参考标号。
图1示出例示了根据实施方式的堆叠封装10的截面图。
参照图1，堆叠封装10可以被配置为包括第一子封装100和垂直堆叠在第一子封装100上的第二子封装200。可以在第一子封装100和第二子封装200之间设置将第一子封装100电连接至第二子封装200的内部连接件510。内部连接件510可以是诸如微焊料球或导电凸块这样的连接构件。
还可以在第一子封装100和第二子封装200之间设置多个虚拟球550。该多个虚拟球550可以被设置成与内部连接件510间隔开且与内部连接件510电隔离。可以引入虚拟球550来支承第二子封装200。
外部连接件590可以附接至第一子封装100，以与第一子封装100电连接。外部连接件590可以是用于将堆叠封装10电连接至外部系统或其它电子模块的连接构件。外部连接件590可以是焊料球。
堆叠封装10还可以包括垂直堆叠在第二子封装200上的附加子封装。例如，第三子封装300可以垂直堆叠在第二子封装200的与第一子封装100相反的表面上，并且第四子封装400可以垂直堆叠在第三子封装300的与第二子封装200相反的表面上。虽然在附图中未示出，但是另外可以在第四子封装400的与第三子封装300相反的表面上堆叠更多的子封装。内部连接件510和虚拟球550也可以设置在第二子封装200和第三子封装300之间以及第三子封装300和第四子封装400之间。对于一些实施方式，第三子封装300和第四子封装400中的每个可以具有与第二子封装200相同的形状和功能。
堆叠封装10还可以包括填充层610，填充层610填充第一子封装100和第二子封装200之间的间隙。填充层610可以包括用于将第二子封装200与第一子封装100电隔离的介电层。填充层610可以包含底部填充材料(underfill material)。填充层610可以被设置成填充第二子封装200、第三子封装300和第四子封装400之间的空间。此外，填充层610可以延伸以覆盖第二子封装200、第三子封装300和第四子封装400的侧表面。
堆叠封装10可以包括外部模制层650，外部模制层650覆盖并保护第二子封装200、第三子封装300和第四子封装400。如本文中使用的，词语“覆盖”可以意指直接覆盖或间接覆盖。如图1中所示，例如，外部模制层650直接覆盖第四子封装且间接覆盖第三子封装。外部模制层650可以是覆盖第一子封装100的一部分、填充层610以及第二子封装200、第三子封装300和第四子封装400的包封层。可以使用诸如环氧树脂模塑料(epoxy moldingcompound,EMC)材料的包封材料，在第一子封装100的表面上形成外部模制层650来覆盖第二子封装200、第三子封装300和第四子封装400。
虽然图1例示了外部模制层650与填充层610不同的示例，但是在一些实施方式中可以使用模制的底部填充层来同时形成外部模制层650和填充层610。
图2示出例示了图1的堆叠封装10中包括的第一子封装100的截面图。图3示出例示了图2中示出的第一子封装100的(包括第一桥接晶片120的)一部分的放大图。图4示出沿着图3的水平线Z1-Z1’截取的平面图，以例示第一重分布线151。图5示出沿着图3的水平线Z2-Z2’截取的平面图，以例示第一桥接晶片120和第一半导体晶片110。图6示出沿着图3的水平线Z3-Z3’截取的平面图，以例示第一柱凸块125和第一半导体晶片110。图2与沿着图4的线X1-X1’截取的截面图对应。
参照图1和图2，第一子封装100可以作为设置在堆叠封装10的相对低的部分处的单个封装单元来提供。第一子封装100可以被配置为包括第一半导体晶片110和覆盖并保护第一半导体晶片110的第一内部模制层160。第一半导体晶片110可以设置在第一重分布结构150上。第一桥接晶片120可以与第一半导体晶片110间隔开地布置在第一重分布结构150上。第一内部模制层160可以被形成为填充设置在第一重分布结构150上的第一半导体晶片110和第一桥接晶片120之间的间隙。
参照图2和图3，第一半导体晶片110可以按面朝下的形状设置在第一重分布结构150上，使得第一半导体晶片110的第一表面119面对第一重分布结构150。如图3所示，第一半导体晶片110还可以包括位于第一重分布结构150的相反侧的第二表面118，并且还可以包括从第一表面119的边缘延伸到第二表面118的边缘的侧表面117。第一半导体晶片110的第一表面119可以是形成第一半导体晶片110的集成电路的有源表面。第一半导体晶片110的第二表面118可以是第一半导体晶片110的底表面或背侧表面。第一表面119和第二表面118中的术语“第一”、“第二”等仅用于将一个元件与另一个元件区分开，而不是用于定义元件本身或意指特定的顺序。
可以在第一半导体晶片110的第一表面119上设置第一接触焊盘111。第一接触焊盘111可以用作使第一半导体晶片110电连接至外部装置的导电路径。第一接触焊盘111可以与设置在第一半导体晶片110的两个边缘区域上的边缘焊盘对应，如图5的平面图中所示。
参照图2和图5，第三半导体晶片110-1可以与第一半导体晶片110并排设置在第一重分布结构150上。第三半导体晶片110-1可以是具有与第一半导体晶片110基本上相同的形状和构造的半导体晶片。第三半导体晶片110-1可以被设置成具有相对于第一半导体晶片110的镜像图像。第一半导体晶片110和第三半导体晶片110-1可以是诸如DRAM晶片这样的存储半导体晶片。
如图3和图5中例示的，第一桥接晶片120可以被设置成与第一半导体晶片110的侧表面117中的一个间隔开。第一桥接晶片120可以设置在第一重分布结构150上，使得第一桥接晶片120的主体129的侧表面127中的一个面对第一半导体晶片110的侧表面117中的一个。
参照图3，第一桥接晶片120可以被配置为包括主体129和从主体129的顶表面128突出的第一柱凸块125。在第一桥接晶片120的主体129的顶表面128和第一半导体晶片110的第二表面118之间会存在高度差(level difference)H。第一桥接晶片120可以被布置成与第一半导体晶片110相邻，使得第一桥接晶片120的主体129的顶表面128和第一半导体晶片110的第二表面118提供台阶结构。第一桥接晶片120的主体129可以是厚度比第一半导体晶片110的厚度小的半导体晶片。对于一些实施方式，第一桥接晶片120的主体129的厚度可以与第一半导体晶片110的厚度的40％至90％对应。例如，第一桥接晶片120的主体129的厚度可以与第一半导体晶片110的厚度的大致50％对应。
第一桥接晶片120可以包括垂直穿透第一桥接晶片120的主体129的第一穿通孔123。第一桥接晶片120的主体129可以包含诸如硅材料这样的半导体材料。因为第一桥接晶片120的主体129包括半导体材料，所以可以使用半导体制造工艺(例如，基于硅晶圆的制造工艺)形成第一穿通孔123。因此，第一穿通孔123可以被形成为具有细直径D1的硅通孔(TSV)结构。第一穿通孔123可以包括导电金属材料(例如，铜材料)。
由于第一桥接晶片120的主体129比第一半导体晶片110薄，因此垂直穿透第一桥接晶片120的主体129的第一穿通孔123的长度可以小于第一半导体晶片110的厚度。例如，如果第一桥接晶片120的主体129与第一半导体晶片110一样厚，则垂直穿透第一桥接晶片120的主体129的第一穿通孔123可以被形成为具有与第一半导体晶片110的厚度对应的长度。然而，因为在本实施方式中第一桥接晶片120的主体129比第一半导体晶片110薄，因此垂直穿透第一桥接晶片120的主体129的第一穿通孔123可以具有与第一半导体晶片110的厚度相比相对短的长度。
为了使第一穿通孔123具有相对增大的长度和相对减小的直径，可能要增大其中形成有第一穿通孔123的通孔的长径比(aspect ratio)。然而，由于形成通孔的工艺的难度，导致在增大通孔的长径比方面可能存在一些限制。换句话讲，如果第一桥接晶片120的主体129的厚度增大，则穿透第一桥接晶片120的主体129的通孔的长度会增大并且通孔的直径也会增大。也就是说，可能难以形成具有相对增大的长度和相对减小的直径的通孔。根据本实施方式，因为第一桥接晶片120的主体129具有与第一半导体晶片110相比相对减小的厚度，所以被第一穿通孔123填充的通孔可以具有相对减小的长度。因此，第一穿通孔123可以被形成为具有细直径D1。结果，可以增加有限区域中形成的第一穿通孔123的数目。
参照图3和图6，第一柱凸块125可以分别电连接至第一穿通孔123的上部部分。在平面图中，第一柱凸块125可以被设置成与第一穿通孔123交叠。如本文中使用的，词语“交叠”可以对于一些实施方式而言意指部分交叠，而对于其它实施方式而言意指完全交叠。当第一穿通孔123直接或间接地被第一柱凸块125完全覆盖时，第一柱凸块125例如与第一穿通孔123完全交叠。第一柱凸块125可以从主体129的顶表面128突出，以具有一定高度，使得第一柱凸块125的侧表面125S的下部部分面对第一半导体晶片110的侧表面117的上部部分。第一子封装100的第一内部模制层160可以被形成为覆盖主体129的顶表面128并且包围第一柱凸块125的侧表面。第一内部模制层160可以被形成为直接覆盖第一柱凸块125的侧表面并且使第一柱凸块125的顶表面125T暴露。第一内部模制层160的顶表面160T和主体129的顶表面128之间的距离L1可以大于第一内部模制层160的顶表面160T和第一半导体晶片110的第二表面118之间的距离L2。
内部连接件510可以接合至第一柱凸块125的顶表面125T，如图1中例示的。内部连接件510可以将第一柱凸块125L电连接至第二子封装200。如图3中例示的，第一柱凸块125可以基本上穿透第一内部模制层160的位于第一桥接晶片120的主体129上的一部分。因此，第一柱凸块125可以将第一穿通孔123的电路径延伸至第一内部模制层160的顶表面160T。
第一内部模制层160可以包含绝缘材料。可以用半导体材料(例如，硅材料)填充第一穿通孔123之间的空间。可以用第一内部模制层160的介电材料(例如，环氧树脂模塑料(EMC)材料)填充第一柱凸块125L之间的空间。由于第一穿通孔123穿透包括半导体材料的主体129，因此与第一穿通孔123穿透包含诸如EMC材料这样的介电材料的基板的情况相比，第一穿通孔123中的每个的阻抗值会增大。另外，如果单位区域中的第一穿通孔123的数目增加，则第一穿通孔123之间的距离会减小，从而更显著地引起诸如第一穿通孔123之间的串扰这样的信号噪声。第一穿通孔123之间的信号噪声会影响高频下的信号传输特性或信号完整性。根据本实施方式，因为用与半导体材料相比介电常数相对低的诸如EMC材料这样的介电层来填充第一柱凸块125之间的空间，因此能更有效地抑制第一柱凸块125之间的串扰现象。在室温下，在频率为1KHz时，硅材料可以具有大致11.68的介电常数，并且EMC材料可以具有大致3.7的介电常数。第一内部模制层160和第一桥接晶片120的主体129之间的介电常数差会影响第一子封装100的电特性。
第一柱凸块125可以具有比第一穿通孔123的第一直径D1大的第二直径D2。因为与第一穿通孔123的直径对应的第一直径D1小于与第一柱凸块125的直径对应的第二直径D2，因此第一穿通孔123之间的距离可以相对大于第一柱凸块125之间的距离。因此，能高效地抑制第一穿通孔123之间的信号噪声。
如上所述，增大第一穿通孔123之间的距离可以用于抑制在第一穿通孔123之间产生信号噪声。为了增大第一穿通孔123之间的距离，可以减小第一穿通孔123的第一直径D1。如果用于形成第一穿通孔123的工艺表现出特定且固定的长径比，则为了获得第一穿通孔123的细直径，可以减小第一桥接晶片120的主体129的厚度。根据本实施方式，因为第一桥接晶片120的主体129的厚度小于第一半导体晶片110的厚度，所以第一穿通孔123可以被形成为具有与细直径对应的第一直径D1。因此，可以增大第一穿通孔123之间的距离，以抑制在第一穿通孔123之间产生信号噪声。
第一柱凸块125可以是包含铜材料的金属柱凸块。对于一些实施方式，第一柱凸块125可以具有大致60微米的垂直长度或高度。对于一些实施方式，第一柱凸块125的第二直径D2可以在大致20微米至大致30微米的范围内。相反，对于一些实施方式，第一穿通孔123的第一直径D1可以为大致0.5微米。由于第一柱凸块125被形成为具有与相对大直径对应的第二直径D2，因此可以使诸如焊料球或凸块这样的内部连接件(图1的510)与第一柱凸块125的顶表面125T直接接合，而不会没对齐。也就是说，在不使用任何附加的用于增大第一柱凸块125的接触面积的导电焊盘的情况下，可以使内部连接件(图1的510)直接接合至第一柱凸块125的顶表面125T。
再来参照图2，第一内部模制层160可以在第一重分布结构150的表面上被形成为覆盖第一桥接晶片120。第一内部模制层160可以具有横向延伸超出堆叠在第一子封装100上的第二子封装200的侧表面200S的延伸部分160E，如图1中例示的。由于第一子封装100的第一内部模制层160具有延伸部分160E，因此第一子封装100的宽度可以大于堆叠在第一子封装100上的第二子封装200的宽度。
参照图3和图4，第一子封装100的第一重分布结构150可以被配置为包括第一重分布线151和用于延伸第一重分布线151的外部重分布线155。第一重分布线151和外部重分布线155可以包含诸如铝、铜和金这样的金属的导电层。
第一重分布线151可以是用于将第一桥接晶片120电连接至第一半导体晶片110的导电线。第一重分布结构150可以包括第一介电层152，第一介电层152使第一半导体晶片110的第一接触焊盘111和第一桥接晶片120的通孔焊盘121露出。第一重分布线151可以设置在第一介电层152的与第一桥接晶片120相反的表面上。第一重分布线151中的每一条可以具有第一交叠部分151D，第一交叠部分151D与被第一介电层152露出的第一接触焊盘111中的任一个垂直交叠且电连接。第一重分布线151中的每一条可以具有第二交叠部分151B，第二交叠部分151B与被第一介电层152露出的通孔焊盘121中的任一个垂直交叠且电连接。第一重分布线151中的每一条还可以包括从第一交叠部分151D延伸至第二交叠部分151B的连接部分151C。
第一桥接晶片120的通孔焊盘121可以设置在第一桥接晶片120的主体129的底表面上，位于第一穿通孔123和第一重分布线151的第二交叠部分151B之间。更具体地，通孔焊盘121可以形成在第一穿通孔123的底表面上以进行互连，并且第一重分布线151的第二交叠部分151B可以被形成为与通孔焊盘121交叠。通孔焊盘121可以连接至第一穿通孔123，并且可以被形成为具有比第一穿通孔123的直径大的直径。通孔焊盘121可以是将第一穿通孔123电连接至第一重分布线151的互连构件。通孔焊盘121可以包括诸如铜材料或铝材料这样的金属材料。
第一重分布结构150还可以包括第二介电层153，第二介电层153将第一重分布线151彼此电隔离并且使第一重分布线151中的每一条的一部分露出。外部重分布线155可以设置在第二介电层153的底表面上，使得外部重分布线155的第一端分别与第一重分布线151的被露出部分交叠。
外部重分布线155可以位于与第一重分布线151不同的高度处。第一重分布结构150还可以包括第三介电层154，第三介电层154将外部重分布线155彼此电隔离并且使外部重分布线155中的每一条的一部分露出。第一介电层152、第二介电层153和第三介电层154可以提供使第一重分布线151和外部重分布线155彼此电隔离的介电结构。外部重分布线155的一些部分155P可以通过穿透第三介电层154的孔露出，并且外部连接件590可以附接或接合至外部重分布线155的被露出部分155P。可以引入外部重分布线155以将第一重分布线151的电路径延伸至外部连接件590。
图7示出例示了图1的堆叠封装10中包括的第二子封装200的截面图。图8是例示了图7中示出的第二子封装200的(包括第二桥接晶片220的)一部分的放大图。图9示出沿着图8的水平线Z4-Z4’截取的平面图以例示第二重分布线251。图10示出沿着图8的水平线Z5-Z5’截取的平面图以例示了第二桥接晶片220和第二半导体晶片210。图11示出沿着图8的水平线Z6-Z6’截取的平面图以例示第二柱凸块225和第二半导体晶片210。图7与沿着图9的线X1-X1’截取的截面图对应。
参照图1和图7，第二子封装200可以被作为垂直堆叠在堆叠封装10中的第一子封装100上的单个封装单元来提供。
第二子封装200可以包括在第二重分布结构250上被设置成彼此间隔开的第二半导体晶片210和第二桥接晶片220。在这种情况下，第二半导体晶片210可以是具有与第一半导体晶片(图1的110)相似的形状和相似的功能的半导体晶片。如图1中例示的，第二半导体晶片210可以是具有与第一半导体晶片110基本相同的形状和功能的存储半导体晶片。第二桥接晶片220可以具有与第一桥接晶片120基本相同的形状。第二半导体晶片210可以被定位成与第一半导体晶片110垂直交叠，并且第二桥接晶片220可以被定位成与第一桥接晶片120垂直交叠。
参照图7和图8，第二子封装200可以被配置为包括第二内部模制层260，第二内部模制层260在第二重分布结构250上被设置成覆盖和保护第二半导体晶片210和第二桥接晶片220。第二内部模制层260可以是与第一内部模制层(图1的160)基本上相同的材料。第二内部模制层260可以被形成为填充设置在第二重分布结构250上的第二半导体晶片210和第二桥接晶片220之间的间隙。第二内部模制层260可以被形成为具有比第一内部模制层160的宽度小的宽度，使得第一内部模制层160的延伸部分160E从第二子封装200的侧表面200S横向突出，如图1中例示的。
参照图7和图10，第二接触焊盘211可以设置在第二半导体晶片210的表面上，与第一接触焊盘111设置在第一半导体晶片110上相似。第二接触焊盘211可以对应于设置在第二半导体晶片210的两个边缘区域上的边缘焊盘，如图10的平面图中例示的。第四半导体晶片210-1可以与第二半导体晶片210并排设置在第二重分布结构250上。第四半导体晶片210-1可以是具有与第二半导体晶片210基本上相同的形状和构造的半导体晶片。第四半导体晶片210-1可以被设置成具有相对于第二半导体晶片210的镜像图像。第二半导体晶片210和第四半导体晶片210-1可以是存储半导体晶片。
参照图8和图11，第二桥接晶片220可以被设置成与第二半导体晶片210间隔开。第二桥接晶片220可以被配置为包括主体229和从主体229的顶表面228突出的第二柱凸块225。第二柱凸块225可以分别电连接至垂直穿透主体229的第二穿通孔223的上部部分。在平面图中，第二柱凸块225可以被设置成与第二穿通孔223交叠。第二内部模制层160可以被形成为覆盖主体229的顶表面228并且包围第二柱凸块225的侧表面。第二内部模制层260可以被形成为使第二柱凸块225的顶表面225T暴露。
参照图8和图9，第二子封装200的第二重分布结构250可以被配置为包括第二重分布线251。第二重分布线251可以是用于将第二桥接晶片220电连接至第二半导体晶片210的导电线。第二重分布结构250可以包括第四介电层252，第四介电层252使第二半导体晶片210的第二接触焊盘211和第二桥接晶片220的通孔焊盘221露出。第二桥接晶片220的通孔焊盘221可以设置在第二桥接晶片220的主体229的底表面上，位于第二穿通孔223和第二重分布线251的第四交叠部分251B之间。更具体地，通孔焊盘221可以形成在第二穿通孔223的底表面上以进行互连，并且第二重分布线251的第四交叠部分251B可以被形成为与通孔焊盘221交叠。
第二重分布线251可以设置在第四介电层252的与第二桥接晶片220相反的表面上。第二重分布线251的第三交叠部分251D可以被设置成与被第四介电层252露出的第二接触焊盘211交叠，并且可以电连接至第二接触焊盘211。第二重分布线251的第四交叠部分251B可以被设置成与被第四介电层252露出的通孔焊盘221交叠，并且可以电连接至通孔焊盘221。第二重分布线251中的每一条还可以包括从第三交叠部分251D延伸至第四交叠部分251B的连接部分251C。
第二重分布结构250还可以包括第五介电层253，第五介电层253将第二重分布线251彼此电隔离并且使第二重分布线251中的每一条的一部分251P露出。内部连接件510可以附接至或接合至第二重分布线251的被露出部分251P。在平面图中，第二柱凸块225可以分别与第二穿通孔223交叠，并且在平面图中，第二穿通孔223可以分别与通孔焊盘221交叠。在平面图中，通孔焊盘221可以分别与第二重分布线251的第四交叠部分251B交叠，并且在平面图中，第四交叠部分251B可以分别与内部连接件510交叠。第二柱凸块225、第二穿通孔223、通孔焊盘221、第四重分布线251的第四交叠部分251B以及内部连接件510可以提供多条垂直电路径。因此，如图1中例示的，当第二子封装200和第三子封装300依次堆叠在第一子封装100上时，第三子封装300可以通过包括第二柱凸块225、第二穿通孔223、通孔焊盘221、第二重分布线251的第四交叠部分251B和内部连接件510的垂直路径电连接至第一子封装100。
可以在第四介电层252的与第二半导体晶片210相反的表面上设置与第二重分布线251间隔开的多个虚拟焊盘270。虚拟焊盘270可以是与第二重分布线251和第二半导体晶片210电隔离的导电焊盘。虚拟焊盘270可以经由第四介电层252与第二半导体晶片210电绝缘。虚拟焊盘270可以是虚拟球550所附接或所接合的基座。虽然金属层容易被焊料材料润湿，但是介电层可能不容易被焊料材料润湿。因此，如果使用焊料球实现虚拟球550，则可能难以将焊料球稳定地附接至第二子封装200的第五介电层253或第一子封装(图1的100)的第一内部模制层(图1的160)。因此，可以将虚拟焊盘270设置在第四介电层252上，以将虚拟球550稳定地接合至虚拟焊盘270。
可以在使用镀铜工艺形成第二重分布线251的同时形成虚拟焊盘270。因此，虚拟焊盘270和第二重分布线251可以位于同一高度。第五介电层253可以被形成为使虚拟焊盘270暴露，以在后续工艺中将虚拟球550直接附接或接合至虚拟焊盘270。
如图1和图8中例示的，当第二子封装200堆叠在第一子封装100上时，虚拟焊盘270可以被虚拟球550的第一部分551润湿以接合至虚拟焊盘270，并且第一内部模制层160的顶表面160T可以接触虚拟球550的与虚拟焊盘270相反的第二部分552。在这种情况下，接合至虚拟焊盘270的虚拟球550的直径可以小于内部连接件510的直径。
如图1中例示的，内部连接件510可以通过用内部连接件510润湿第一柱凸块125而接合至第一柱凸块125。因此，在内部连接件510接合至第一柱凸块125之后，与内部连接件510的初始高度相比，内部连接件510的高度可以减小。由于第一内部模制层160基本上没有被虚拟球550润湿，因此虚拟球550即使在内部连接件510接合至第一柱凸块125之后也可以保持其初始高度。为了使内部连接件510和虚拟球550的顶部部分在内部连接件510接合至第一柱凸块125之后位于基本上相同的高度处，虚拟球550的初始直径可以小于内部连接件510的初始直径。虚拟球550和内部连接件510的直径可以被解释为意指其高度的参数。在一些实施方式中，内部连接件510可以被设置成具有大致30微米的初始直径，并且虚拟球550可以被设置成具有大致20微米的初始直径。
参照图9，在平面图中，虚拟焊盘270可以被设置成与第二半导体晶片210交叠。第二半导体晶片210的第二接触焊盘211可以设置在第二半导体晶片210的两个边缘区域210E上，如图7和图8中例示的。因为第二接触焊盘211对应于边缘焊盘，所以虚拟焊盘270可以排列在第二半导体晶片210的中心区域210C上。参照图9，虚拟焊盘270和虚拟球550可以被设置成与第二半导体晶片210和第四半导体晶片210-1交叠。如图7和图8中例示的，虚拟球550可以在第二半导体晶片210的中心区域210C上被设置成与第二接触焊盘211不交叠。
图12示出例示了根据比较例的堆叠封装11R中产生的空隙610V的截面图。图13示出例示了空隙610V形成的现象的示意图。图14示出例示了根据实施方式的抑制堆叠封装中的空隙的平面图。
参照图12，根据比较例的堆叠封装11R可以被配置为包括依次堆叠的第一子封装100R、第二子封装200R、第三子封装300R和第四子封装400R。如果在不使用虚拟球(图1的550)的情况下依次堆叠第一子封装100R、第二子封装200R、第三子封装300R和第四子封装400R，则可能在用填充层610R填充第一子封装100R、第二子封装200R、第三子封装300R和第四子封装400R之间的间隙的底部填充工艺期间形成空隙610V。
空隙610V可能形成在第一子封装100R中包括的第一半导体晶片110R和第二子封装200R中包括的第二半导体晶片210R的垂直交叠区域中。第一子封装100R和第二子封装200R可以通过将第一子封装100R中包括的第一桥接晶片120R电连接至第二子封装200R中包括的第二桥接晶片220R的内部连接件510R而彼此电联接。在设置在第一半导体晶片110R和第二半导体晶片210R之间的内部连接件510R之间，可能形成未被填充层610R填充的空隙610V。
在第一半导体晶片110R和第二半导体晶片210R的垂直交叠区域中，在形成填充层610R之前，在第一子封装100R和第二子封装200R之间可能存在宽的、空的空间。如图13中例示的，当在第一子封装100R和第二子封装200R之间的宽的、空的空间中引入底部填充材料611R以形成填充层610R时，底部填充材料611R的流速可能根据区域而不同。例如，如果底部填充材料611R的流速是不均匀的，则在形成填充层610R之后，一些空间可能被底部填充材料611R围绕。因此，会形成空隙610V。
根据各种实施方式，虚拟球(图1的550)能防止形成空隙610V。参照图1和图14，虚拟球550可以均匀地排列在第一子封装100和第二子封装200之间的空间中。当在第一子封装100和第二子封装200之间的空间中引入底部填充材料611以形成填充层610时，底部填充材料611的流速可能由于存在虚拟球550而变得均匀。也就是说，虚拟球550可能引起毛细管效应，并且底部填充材料611可能由于毛细管效应而均匀地流动。因此，虚拟球550能够防止在形成填充层610的同时在子封装(图1的100、200、300和400)之间的空间中形成空隙(图12的610V)。
图15示出例示了根据比较例的堆叠封装15R中包括的子封装的弯曲现象的截面图。
参照图15，堆叠封装15R可以被配置为包括依次堆叠的第一子封装105R、第二子封装205R、第三子封装305R和第四子封装405R。如果在不使用虚拟球(图1的550)的情况下依次堆叠第一子封装105R、第二子封装205R、第三子封装305R和第四子封装405R，则第二子封装205R、第三子封装305R和第四子封装405R可能弯曲而导致堆叠封装15R产生裂缝。在形成覆盖第二子封装205R、第三子封装305R和第四子封装405R的外部模制层655R的同时，会执行伴随着压力的模制工艺。在这种情况下，第二子封装205R、第三子封装305R和第四子封装405R可能由于施加至堆叠封装15R的压力而弯曲。
第一子封装105R、第二子封装205R、第三子封装305R和第四子封装405R可以被内部连接件555R支承。内部连接件555R可以被定位成与第二子封装205R、第三子封装305R和第四子封装405R中的每个的两个边缘区域垂直交叠。也就是说，在第一子封装105R和第二子封装205R中包括的第一半导体晶片115R和第二半导体晶片215R的垂直交叠区域中不存在内部连接件。类似地，在第三子封装305R和第四子封装405R中包括的半导体晶片的垂直交叠区域中不存在内部连接件。因此，在模制工艺期间施加至堆叠封装15R的压力会集中在第二子封装205R、第三子封装305R和第四子封装405R的中心部分上，从而致使第二子封装205R、第三子封装305R和第四子封装405R变形(例如，翘曲)。如果第二子封装205R、第三子封装305R和第四子封装405R翘曲严重，则在第二子封装205R、第三子封装305R和第四子封装405R的中心部分中可能形成裂缝。
根据实施方式，虚拟球(图1的550)能够抑制或减轻子封装200、300和400的翘曲和裂缝。如图1中例示的，虚拟球550可以均匀排列在子封装100、200、300和400之间的空间中。虚拟球550可以被设置成支承第二子封装200、第三子封装300和第四子封装400的中心部分。因此，虚拟球550能够抑制在模制工艺期间第二子封装200、第三子封装300和第四子封装400发生翘曲。
图16示出例示了图1中示出的堆叠封装10的改进的散热效果(也被称为热辐射效果)的截面图。
参照图16，虚拟球550可以被引入到堆叠封装10的子封装100、200、300和400之间的空间中。虚拟球550可以包括导热率比填充层610的导热率高的材料。例如，虚拟球550可以包括金属材料或焊料材料。因为虚拟球550的导热率高于填充层610的导热率，所以虚拟球550可以用作子封装100、200、300和400之间的热辐射路径(也被称为散热路径)。因此，子封装100、200、300和400中产生的热能够通过虚拟球550更有效地朝向外部模制层650的顶表面650T辐射。因此，虚拟球550能提高堆叠封装10的散热特性。虽然未在附图中示出，但是可以在外部模制层650的顶表面650T处另外附接散热片或散热器，以进一步改进散热。
图17示出包括采用根据实施方式的堆叠封装的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储装置这样的存储器7810和存储控制器7820。存储器7810和存储控制器7820可以存储数据或者读取已存储的数据。存储器7810和存储控制器7820中的至少一个可以包括根据实施方式的堆叠封装。
存储器7810可以包括应用本公开的实施方式的技术的非易失性存储装置。存储控制器7820可以控制存储器7810，使得响应于来自主机7830的读/写请求而读出已存储的数据或者存储数据。
图18示出例示了包括根据实施方式的堆叠封装的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过总线8715相互联接，总线8715提供了供数据移动通过的路径。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711和/或存储器8713可以包括一个或更多个根据本公开的实施方式的堆叠封装。输入/输出装置8712可以包括从键区、键盘、显示装置、触摸屏等当中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储将由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM这样的易失性存储装置和/或诸如闪存存储器这样的非易失性存储装置。例如，可以将闪存存储器安装至诸如移动终端和台式计算机这样的信息处理系统。闪存存储器可以构成固态硬盘(SSD)。在这种情况下，电子系统8710可以将大量数据稳定存储在闪存存储系统中。
电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线型或无线型。例如，接口8714可包括天线或有线收发器或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业用计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
如果电子系统8710表现为能够执行无线通信的设备，则电子系统8710可以用于使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)技术的通信系统。
已经出于例示目的公开了本公开的有限数量的可能实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求书的范围和精神的情况下，能够进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求于2018年8月28日提交的韩国专利申请No.10-2018-0101256的优先权，该韩国专利申请的全部内容以引用方式并入本文中。

Claims (25)

1.一种堆叠封装，该堆叠封装包括：
第一子封装，所述第一子封装被配置为包括第一半导体晶片、与所述第一半导体晶片间隔开的第一桥接晶片、覆盖所述第一半导体晶片和所述第一桥接晶片的第一内部模制层以及将所述第一半导体晶片电连接至所述第一桥接晶片的第一重分布结构；
第二子封装，所述第二子封装堆叠在所述第一子封装上；
内部连接件，所述内部连接件将所述第一桥接晶片电连接至所述第二子封装；以及
多个虚拟球，所述多个虚拟球设置在所述第一子封装和所述第二子封装之间，以支承所述第二子封装，
其中，所述第一桥接晶片包括第一主体、穿透所述第一主体的第一穿通孔以及连接至所述第一穿通孔的第一端并且从所述第一主体的顶表面突出的第一柱凸块，
其中，所述第一内部模制层包围所述第一柱凸块的侧表面并且使所述第一柱凸块的顶表面露出，并且
其中，所述第一重分布结构将所述第一半导体晶片电连接至所述第一穿通孔的第二端。
2.根据权利要求1所述的堆叠封装，其中，所述第二子封装包括：
第二半导体晶片；
第二桥接晶片，所述第二桥接晶片被配置为包括与所述第二半导体晶片间隔开的第二主体、穿透所述第二主体的第二穿通孔以及连接至所述第二穿通孔的第一端并且从所述第二主体的顶表面突出的第二柱凸块；
第二内部模制层，所述第二内部模制层被配置为覆盖所述第二半导体晶片和所述第二桥接晶片，所述第二内部模制层被配置为包围所述第二柱凸块的侧表面，并且所述第二内部模制层被配置为使所述第二柱凸块的顶表面露出；以及
第二重分布结构，所述第二重分布结构被配置为将所述第二半导体晶片电连接至所述第二穿通孔的第二端。
3.根据权利要求2所述的堆叠封装，
其中，所述第二子封装还包括多个虚拟焊盘，所述多个虚拟焊盘与所述第二重分布结构间隔开并且与所述第二半导体晶片电隔离；并且
其中，所述多个虚拟球中的每个虚拟球具有与所述多个虚拟焊盘中的对应虚拟焊盘接合的第一端，并且所述多个虚拟球中的每个虚拟球具有与所述第一内部模制层接触的第二端。
4.根据权利要求2所述的堆叠封装，其中，所述多个虚拟球与所述第二半导体晶片交叠。
5.根据权利要求4所述的堆叠封装，
其中，所述第二半导体晶片包括多个接触焊盘，所述多个接触焊盘设置在所述第二半导体晶片的边缘区域上；
其中，所述多个接触焊盘电连接至所述第二重分布结构；并且
其中，所述多个虚拟球设置在所述第二半导体晶片的中心区域上。
6.根据权利要求2所述的堆叠封装，其中，所述第二桥接晶片还包括通孔焊盘，所述通孔焊盘设置在所述第二穿通孔和所述第二重分布结构之间，所述通孔焊盘连接至所述第二穿通孔，并且所述通孔焊盘具有比所述第二穿通孔的直径大的直径。
7.根据权利要求6所述的堆叠封装，其中，所述第二柱凸块、所述第二穿通孔、所述通孔焊盘、所述第二重分布结构的一部分和所述内部连接件被设置成彼此垂直交叠。
8.根据权利要求1所述的堆叠封装，其中，所述多个虚拟球中的每个虚拟球的直径小于所述内部连接件的直径。
9.根据权利要求1所述的堆叠封装，其中，所述第一主体的厚度小于所述第一半导体晶片的厚度。
10.根据权利要求1所述的堆叠封装，其中，所述第一内部模制层的顶表面和所述第一主体的顶表面之间的距离大于所述第一内部模制层的顶表面和所述第一半导体晶片的顶表面之间的距离。
11.根据权利要求1所述的堆叠封装，其中，所述第一柱凸块的侧表面的一部分面对所述第一半导体晶片的侧表面。
12.根据权利要求1所述的堆叠封装，其中，所述第一柱凸块的直径大于所述第一穿通孔的直径。
13.根据权利要求1所述的堆叠封装，
其中，所述第一内部模制层包含绝缘材料；并且
其中，所述第一主体包含半导体材料。
14.根据权利要求1所述的堆叠封装，该堆叠封装还包括填充层，所述填充层填充所述第一子封装和所述第二子封装之间的空的空间。
15.根据权利要求14所述的堆叠封装，其中，所述多个虚拟球的导热率高于所述填充层的导热率。
16.根据权利要求14所述的堆叠封装，其中，所述填充层包含底部填充材料。
17.根据权利要求14所述的堆叠封装，该堆叠封装还包括外部模制层，所述外部模制层在所述填充层上被设置成覆盖所述第一子封装和所述第二子封装。
18.根据权利要求1所述的堆叠封装，该堆叠封装还包括：
第三子封装，所述第三子封装堆叠在所述第二子封装的与所述第一子封装相反的表面上；
多个第一附加虚拟球，所述多个第一附加虚拟球设置在所述第二子封装和所述第三子封装之间，以支承所述第三子封装；
第四子封装，所述第四子封装堆叠在所述第三子封装的与所述第二子封装相反的表面上；以及
多个第二附加虚拟球，所述多个第二附加虚拟球设置在所述第三子封装和所述第四子封装之间，以支承所述第四子封装。
19.一种堆叠封装，该堆叠封装包括：
第一子封装；
第二子封装，所述第二子封装堆叠在所述第一子封装上；
内部连接件，所述内部连接件设置在所述第一子封装和所述第二子封装之间，以将所述第二子封装电连接至所述第一子封装；
多个虚拟球，所述多个虚拟球设置在所述第一子封装和所述第二子封装之间，以支承所述第二子封装；以及
外部连接件，所述外部连接件电连接至所述第一子封装，
其中，所述第一子封装包括：
第一半导体晶片；
第一桥接晶片，所述第一桥接晶片被配置为包括与所述第一半导体晶片间隔开的第一主体、穿透所述第一主体的第一穿通孔以及连接至所述第一穿通孔的第一端并且从所述第一主体的顶表面突出的第一柱凸块；
第一内部模制层，所述第一内部模制层被配置为覆盖所述第一半导体晶片和所述第一桥接晶片，其中，所述第一内部模制层具有延伸部分，所述延伸部分横向延伸超出所述第二子封装的侧表面；
第一重分布线，所述第一重分布线将所述第一穿通孔的第二端电连接至所述第一半导体晶片；以及
外部重分布线，所述外部重分布线将所述第一重分布线电连接至所述外部连接件。
20.根据权利要求19所述的堆叠封装，该堆叠封装还包括外部模制层，所述外部模制层覆盖所述第一内部模制层的所述延伸部分并且覆盖所述第二子封装。
21.根据权利要求19所述的堆叠封装，该堆叠封装还包括覆盖所述第一重分布线和所述外部重分布线的介电层，
其中，所述第一重分布线和所述外部重分布线位于不同的高度处。
22.根据权利要求19所述的堆叠封装，其中，所述第一内部模制层包围所述第一柱凸块的侧表面并且使所述第一柱凸块的顶表面露出。
23.根据权利要求22所述的堆叠封装，其中，所述内部连接件接合至所述第一柱凸块。
24.根据权利要求19所述的堆叠封装，其中，所述第二子封装包括：
第二半导体晶片；
第二桥接晶片，所述第二桥接晶片被配置为包括与所述第二半导体晶片间隔开的第二主体、穿透所述第二主体的第二穿通孔以及连接至所述第二穿通孔的第一端并且从所述第二主体的顶表面突出的第二柱凸块；
第二内部模制层，所述第二内部模制层被配置为覆盖所述第二半导体晶片和所述第二桥接晶片，所述第二内部模制层被配置为包围所述第二柱凸块的侧表面，并且所述第二内部模制层被配置为使所述第二柱凸块的顶表面露出；以及
第二重分布结构，所述第二重分布结构被配置为将所述第二半导体晶片电连接至所述第二穿通孔的第二端。
25.根据权利要求24所述的堆叠封装，
其中，所述第二半导体晶片被设置成与所述第一半导体晶片在垂直方向交叠；并且
其中，所述第二桥接晶片被设置成与所述第一桥接晶片在垂直方向交叠。
CN201811515828.5A 2018-08-28 2018-12-12 包括桥接晶片的堆叠封装 Pending CN110867434A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180101256A KR102556517B1 (ko) 2018-08-28 2018-08-28 브리지 다이를 포함하는 스택 패키지
KR10-2018-0101256 2018-08-28

Publications (1)

Publication Number Publication Date
CN110867434A true CN110867434A (zh) 2020-03-06

Family

ID=69640726

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811515828.5A Pending CN110867434A (zh) 2018-08-28 2018-12-12 包括桥接晶片的堆叠封装

Country Status (4)

Country Link
US (1) US10658332B2 (zh)
KR (1) KR102556517B1 (zh)
CN (1) CN110867434A (zh)
TW (1) TWI778197B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769075B (zh) * 2020-09-03 2022-06-21 台灣積體電路製造股份有限公司 積體電路以及積體電路的形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US9825007B1 (en) 2016-07-13 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
KR102674087B1 (ko) 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US11309226B2 (en) * 2019-12-18 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structures and methods of forming the same
US11239217B2 (en) * 2020-03-30 2022-02-01 Nanya Technology Corporation Semiconductor package including a first sub-package stacked atop a second sub-package
KR20220028741A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
CN112420529B (zh) * 2020-11-27 2022-04-01 上海易卜半导体有限公司 封装件及形成封装件的方法
KR20220150075A (ko) * 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI786698B (zh) * 2021-06-25 2022-12-11 力晶積成電子製造股份有限公司 半導體封裝
JP2023045675A (ja) * 2021-09-22 2023-04-03 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US20230307418A1 (en) * 2022-03-23 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with enhanced bonding force

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062574A1 (en) * 2009-09-15 2011-03-17 Ki Youn Jang Integrated circuit packaging system with package-on-package and method of manufacture thereof
US20110133325A1 (en) * 2009-12-08 2011-06-09 Moon Dongsoo Integrated circuit packaging system with interconnect and method of manufacture thereof
US8203203B1 (en) * 2006-11-16 2012-06-19 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US20120193779A1 (en) * 2011-01-28 2012-08-02 Chung-Sun Lee Semiconductor device and method of fabricating the same
CN104364902A (zh) * 2012-05-25 2015-02-18 Nepes株式会社 半导体封装、其制造方法及封装体叠层
US20150061093A1 (en) * 2013-08-30 2015-03-05 Samsung Electro-Mechanics Co., Ltd. Interposer and semiconductor package using the same, and method of manufacturing interposer
CN105390467A (zh) * 2014-08-22 2016-03-09 三星电子株式会社 芯片堆叠半导体封装件
CN106252324A (zh) * 2015-06-09 2016-12-21 华亚科技股份有限公司 封装上封装堆叠封装构件
CN106505062A (zh) * 2015-09-03 2017-03-15 钰桥半导体股份有限公司 互连基板、其制作方法及垂直堆叠式半导体组件
US20170141092A1 (en) * 2015-11-12 2017-05-18 Samsung Electronics Co., Ltd. Semiconductor package
US20170243857A1 (en) * 2016-02-22 2017-08-24 Samsung Electronics Co., Ltd. Semiconductor package having a high reliability
CN107818974A (zh) * 2016-09-14 2018-03-20 台湾积体电路制造股份有限公司 具有伪连接件的半导体封装件及其形成方法
CN107833864A (zh) * 2016-09-16 2018-03-23 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN110416175A (zh) * 2018-04-30 2019-11-05 爱思开海力士有限公司 包括与半导体晶片间隔开的桥式晶片的半导体封装

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
KR101236798B1 (ko) 2011-02-16 2013-02-25 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
JP2013183120A (ja) * 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
KR101368793B1 (ko) * 2012-05-25 2014-03-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR102190382B1 (ko) * 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8203203B1 (en) * 2006-11-16 2012-06-19 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US20110062574A1 (en) * 2009-09-15 2011-03-17 Ki Youn Jang Integrated circuit packaging system with package-on-package and method of manufacture thereof
US20110133325A1 (en) * 2009-12-08 2011-06-09 Moon Dongsoo Integrated circuit packaging system with interconnect and method of manufacture thereof
US20120193779A1 (en) * 2011-01-28 2012-08-02 Chung-Sun Lee Semiconductor device and method of fabricating the same
CN104364902A (zh) * 2012-05-25 2015-02-18 Nepes株式会社 半导体封装、其制造方法及封装体叠层
US20150061093A1 (en) * 2013-08-30 2015-03-05 Samsung Electro-Mechanics Co., Ltd. Interposer and semiconductor package using the same, and method of manufacturing interposer
CN105390467A (zh) * 2014-08-22 2016-03-09 三星电子株式会社 芯片堆叠半导体封装件
CN106252324A (zh) * 2015-06-09 2016-12-21 华亚科技股份有限公司 封装上封装堆叠封装构件
CN106505062A (zh) * 2015-09-03 2017-03-15 钰桥半导体股份有限公司 互连基板、其制作方法及垂直堆叠式半导体组件
US20170141092A1 (en) * 2015-11-12 2017-05-18 Samsung Electronics Co., Ltd. Semiconductor package
US20170243857A1 (en) * 2016-02-22 2017-08-24 Samsung Electronics Co., Ltd. Semiconductor package having a high reliability
CN107818974A (zh) * 2016-09-14 2018-03-20 台湾积体电路制造股份有限公司 具有伪连接件的半导体封装件及其形成方法
KR20180030391A (ko) * 2016-09-14 2018-03-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 커넥터를 구비한 반도체 패키지와 이를 형성하는 방법
CN107833864A (zh) * 2016-09-16 2018-03-23 台湾积体电路制造股份有限公司 封装结构及其形成方法
CN110416175A (zh) * 2018-04-30 2019-11-05 爱思开海力士有限公司 包括与半导体晶片间隔开的桥式晶片的半导体封装

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769075B (zh) * 2020-09-03 2022-06-21 台灣積體電路製造股份有限公司 積體電路以及積體電路的形成方法
US11658158B2 (en) 2020-09-03 2023-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Die to die interface circuit
US12113051B2 (en) 2020-09-03 2024-10-08 Taiwan Semiconductor Manufacturing Company Ltd. Die to die interface circuit

Also Published As

Publication number Publication date
TWI778197B (zh) 2022-09-21
KR20200024499A (ko) 2020-03-09
US10658332B2 (en) 2020-05-19
US20200075542A1 (en) 2020-03-05
KR102556517B1 (ko) 2023-07-18
TW202010085A (zh) 2020-03-01

Similar Documents

Publication Publication Date Title
TWI778197B (zh) 包括橋接晶粒的堆疊封裝
US10991640B2 (en) Semiconductor packages including bridge die
US10985106B2 (en) Stack packages including bridge dies
US9153557B2 (en) Chip stack embedded packages
TWI810380B (zh) 包括橋接晶粒的系統級封裝件
US20170179078A1 (en) Semiconductor packages and methods of manufacturing the same
TWI761632B (zh) 包含與半導體晶粒分隔開的橋式晶粒之半導體封裝
TW202032731A (zh) 包含橋接晶粒的系統級封裝件
US11495545B2 (en) Semiconductor package including a bridge die
US20170373010A1 (en) Package-on-package type semiconductor device including fan-out memory package
US20150311182A1 (en) Semiconductor package and method for manufacturing the same
US11201140B2 (en) Semiconductor packages including stacked sub-packages with interposing bridges
US9324688B2 (en) Embedded packages having a connection joint group
US20180286835A1 (en) Semiconductor packages and methods of manufacturing the same
US10903196B2 (en) Semiconductor packages including bridge die
TWI692850B (zh) 具有凸塊接合結構的半導體封裝
US10998294B2 (en) Semiconductor packages having stacked chip structure
US20190043833A1 (en) Semiconductor packages including a plurality of stacked dies
CN113257787A (zh) 包括层叠在基础模块上的芯片的半导体封装
TW202101710A (zh) 包含支撐基板的堆疊封裝件
TWI844580B (zh) 包括橋接晶粒的半導體封裝件
CN111613601B (zh) 包括桥接晶片的半导体封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200306

RJ01 Rejection of invention patent application after publication