JP3138343B2 - 光モジュールの製造方法 - Google Patents

光モジュールの製造方法

Info

Publication number
JP3138343B2
JP3138343B2 JP28354992A JP28354992A JP3138343B2 JP 3138343 B2 JP3138343 B2 JP 3138343B2 JP 28354992 A JP28354992 A JP 28354992A JP 28354992 A JP28354992 A JP 28354992A JP 3138343 B2 JP3138343 B2 JP 3138343B2
Authority
JP
Japan
Prior art keywords
solder
optical
optical element
electrode
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28354992A
Other languages
English (en)
Other versions
JPH06120225A (ja
Inventor
秀起 恒次
剛 林
正風 細矢
浩輔 桂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP28354992A priority Critical patent/JP3138343B2/ja
Publication of JPH06120225A publication Critical patent/JPH06120225A/ja
Application granted granted Critical
Publication of JP3138343B2 publication Critical patent/JP3138343B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高精度な位置合わせが
要求される光素子や光回路部品の搭載技術であり、はん
だバンプの表面張力による自己整合作用、はんだ溶融時
の量の制御方法、光素子や光回路部品あるいは搭載基板
に形成した突起等の技術を用いて、横方向および高さ方
向の位置を高精度で、かつ作業性に優れた端子接続が行
える光モジュールの製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子等のＩＣチップを配線
基板に接続する方法として、多端子で高密度な端子接続
が可能であることから、フリップチップ法が一般的であ
った。しかしながら従来のフリップチップ法は単なる高
密度な端子接続をねらいとしたものであり、搭載される
半導体素子の高精度な位置合わせについては注意を払わ
れていないのが現状であった。
【０００３】しかしながら光技術の進展に伴い、半導体
レーザや受光素子等の光素子、光導波回路基板や光ファ
イバ等の光回路部品など、各種光部品の高精度な搭載技
術が要求されてきている。このような状況のなかで、半
導体レーザの高精度な搭載例として、次の刊行物に記載
されたものがある。即ち文献：Ｋ．Ｐ，Ｊａｃｋｓｏｎ
ａｎｄ ｅｔ．ａｌ．，“Ａ Ｃｏｍｐａｃｔ Ｍｕ
ｌｔｉｃｈａｎｎｅｌＴｒａｎｓｃｅｉｖｅｒ Ｍｏｄ
ｕｌｅ Ｕｓｉｎｇ Ｐｌａｎａｒ−Ｐｒｏｃｅｓｓｅ
ｄ Ｏｐｔｉｃａｌ Ｗａｖｅｇｕｉｄｅｓ ａｎｄ
Ｆｌｉｐ−Ｃｈｉｐ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ
Ｃｏｍｐｏｎｅｎｔｓ”，４２ ｎｄ，ＥＣＴＣ，１９
９２．があり、図３に示すものである。即ちこの方法
は、半導体レーザ１の端部に凹状の溝２を形成し、搭載
基板３の表面に凸状の突起４を形成し、はんだバンプ６
の自己整合作用で前記突起４を前記溝２に勘合させ、横
方向ならびに高さ方向の位置合わせを行うものである。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来の方法では、前記溝２と前記突起４の両者の突き
合わせ精度で位置が決定するため、前記溝２と前記突起
４の形状の高精度な加工が要求される。このため、高精
度な位置合わせを行うためには、大幅な工数の増加とな
り、コストの面で問題があり、簡略な位置合わせ技術の
開発が大きな課題である。また、溝２の加工は、反応性
イオンエッチングや異方性化学エッチングで行うため、
エッチング加工時において半導体レーザを損傷する可能
性もあることから信頼性の面からも問題であり、光素子
や光回路部品等へのダメージの少ない構成や加工技術の
開発が大きな課題である。本発明の目的は、高精度な位
置合わせが要求される光素子や光回路部品の搭載におい
て、簡略な位置合わせ技術により、簡単な加工、単純な
構成により、横方向および高さ方向の位置を高精度で、
かつ、作業性に優れた光モジュールを実現する製造方法
を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、これらの課題を解決するため以下の様
な構成とした。即ち、請求項１において、はんだバンプ
を用いて、光素子や光回路部品を搭載基板に接続する光
モジュールの製造方法において、光素子や光回路部品お
よび搭載基板に形成したはんだバンプ用の下地電極の形
状は、互いに対向する電極において、どちらか一方を、
対向する他の電極より大きくし、かつ、最上層の金属材
料はＡｕあるいはＣｕとし、さらに、大きい方の電極に
おける最上層のＡｕ層あるいはＣｕ層の上の一部を、シ
リコン酸化膜、シリコンチッ化膜あるいはレジスト膜
等、はんだのぬれ性に劣る材料からなるはんだマスクで
覆う構成とした。
【０００６】また、請求項２においてはんだマスクの一
部に切り欠き部を形成した請求項１の光モジュールの製
造方法を構成した。
【０００７】また、請求項３において、光素子や光回路
基板あるいは搭載基板のどちらか一方の表面上の所定の
位置および形状の突起を設け、この突起の高さは溶融は
んだのバンプ径より大きくし、突起とこれに対向する光
素子や光回路部品あるいは搭載基板との間に所定の隙間
が形成される請求項１及び請求項２の光モジュールの製
造方法を構成した。
【０００８】
【作用】請求項１〜請求項３の光モジュールの製造方法
を以上の構成とすることにより、光素子や光回路部品お
よび搭載基板の電極を互いに位置合わせし、バンプ用は
んだを加熱溶融することにより、はんだバンプの自己整
合作用により電極のパターン形成精度と等しい高い精度
で横方向の位置合わせを行うことができる。さらにこの
状態で横方向の位置合わせを保持したまま、溶融はんだ
が、はんだマスクの切り欠き部に徐々に広がっていくと
ともに、はんだマスクの下のＡｕあるいはＣｕと合金化
し、はんだマスクの下にはんだが入り込むことによりは
んだ量が減少し、光素子や光回路基板あるいは搭載基板
のどちらか一方の表面上に形成した突起と、これに対向
する前記光素子や光回路基板あるいは搭載基板との間に
隙間が無くなることにより、突起の高さと同じギャップ
で光素子や光回路基板あるいは搭載基板の距離を保持
し、高さ方向の位置合わせを行うことができる。このよ
うな構成および作用により、横方向と高さ方向を作業性
よく同時に高精度に位置合わせすることが可能である。
【０００９】
【実施例】以下、本発明の一実施例を添付図面により説
明する。図１は本発明の実施例による光モジュールの側
断面図であり、図１（ａ）図は突起４の高さにはんだバ
ンプ６を加熱溶融する前の図、図１（ｂ）図ははんだバ
ンプ６を加熱溶融し半導体レーザと搭載基板３とが突起
４の高さに接続された図である。
【００１０】図１（ａ）（ｂ）において、１は半導体レ
ーザ、３は搭載基板、４は突起、５は発光部、６ははん
だバンプ、７は下地電極、８ははんだマスク、９ははん
だの合金化層である。
【００１１】図１（ａ）に、本発明からなる実施例の材
料構成ならびに位置合わせ方法について示す。半導体レ
ーザ１および搭載基板３の対向する表面上に、電子ビー
ム蒸着法あるいはスパッタ法で最上層がＡｕ層からなる
はんだバンプ用の下地電極７を形成する。この時電極形
状としては、基板側を大きく形成する。次に、半導体レ
ーザの電極上に、バンプ用のはんだ層を形成する。次
に、基板の電極のＡｕ層の上面の一部に、スパッタ法等
の真空工程にてはんだマスク８としてシリコン酸化膜を
形成し、化学エッチングあるいは反応性イオンエッチン
グによりはんだバンプ部のシリコン酸化膜を除去し、次
に、ポリイミド樹脂を搭載基板上に塗布、熱処理後、化
学エッチングあるいは反応性イオンエッチングを用いた
加工により、突起４を形成する。
【００１２】次に、図１（ｂ）に示すように、半導体レ
ーザ１と搭載基板３の電極部をはんだバンプ６で接続
し、さらに、はんだの溶融を促進することにより、溶融
はんだがはんだマスク８の下に入り込み、Ａｕ層と合金
化し、はんだ量が減少する。この時、横方向での位置ず
れなく、突起４の高さに等しく、光素子や光回路基板と
基板との距離を合わせることができる。
【００１３】図２は本発明の実施例によるはんだバンプ
用の下地電極形状の側断面図及び平面図であって、図２
（ａ）は円形の下地電極７と周辺部の帯状のはんだマス
ク８とにより構成したものであり、図２（ｂ）は図２
（ａ）の他の実施例である。図２（ａ）（ｂ）におい
て、７は下地電極、８ははんだマスク、１０は切り欠き
部である。
【００１４】図２は前記の通りはんだバンプ用の下地電
極形状の実施例について示したものであり、図２（ａ）
は円形の下地電極７とし、周辺部に帯状のはんだマスク
８を形成したものである。また、図２（ｂ）は周辺部の
帯状のはんだマスク８に切り欠き部１０を設け、Ａｕ層
が露出する構成としたものである。
【００１５】なお、本実施例では光素子や光回路部品と
して半導体レーザを用いたが、受光素子や光導波路部品
を用いることができる。本実施例では、はんだバンプ用
の下地電極については、最上層をＡｕとし基板側を大き
くしたが、最上層の電極をＣｕとし光素子や光回路部品
側に形成してもよく、はんだバンプについても、本実施
例では半導体レーザ側に形成したが、搭載基板側に形成
することもできる。また、光素子や光回路部品と搭載基
板との間隔を設定する突起としてポリイミド樹脂を用い
たが、フォトレジスト等の有機材料やシリコン酸化膜や
シリコンチッ化膜等の無機材料を用いることができ、光
素子や光回路部品側あるいは搭載基板側のどちらに形成
することもできる。さらに、本実施例でははんだマスク
としてシリコン酸化膜を用いたが、シリコンチッ化膜等
の無機材料やポリイミド樹脂、フォトレジスト等の有機
材料を用いることもできる。また、本実施例では、帯状
に形成したはんだマスクの内周部にほぼ長方形の形状か
らなる４箇所の切り欠き部を形成したが、前記切り欠き
部は、はんだの横方向の広がりを制御するためのもので
あり、切り欠き部の形状、場所、数に制限されるもので
はない。
【００１６】
【発明の効果】以上説明したように、請求項１〜請求項
３の本発明は、光素子や光回路部品および搭載基板の電
極を互いに位置合わせし、バンプ用はんだを加熱溶融す
ることにより、はんだバンプの自己整合作用により電極
のパターン形成精度と等しい高い精度で横方向の位置合
わせを行うことができる。さらにこの状態で横方向の位
置合わせを保持したまま、溶融はんだが、はんだマスク
の切り欠き部に沿って徐々に広がっていくとともに、は
んだマスクの下のＡｕあるいはＣｕと合金化し、はんだ
マスクの下にはんだが入り込むことによりはんだ量が減
少し、光素子や光回路基板あるいは搭載基板のどちらか
一方の表面上に形成した突起と、これに対向する前記光
素子や光回路基板あるいは搭載基板との間に隙間が無く
なることにより、突起の高さと同じギャップに、光素子
や光回路基板と搭載基板との距離を保持し、高さ方向の
位置合わせを行うことができる。このような切り欠き部
における溶融はんだの横方向への広がりの制御や合金化
によるはんだ量を制御できる構成および作用により、横
方向と高さ方向を作業性よく同時に高精度に位置合わせ
することが可能であるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例による光モジュールの側断面図
【図２】本発明の実施例によるはんだバンプ用の下地電
極形状の側断面図及び平面図
【図３】従来技術による光モジュールの側断面図
【符号の説明】 １ 半導体レーザ ２ 凹状の溝 ３ 搭載基板 ４ 突起 ５ 発光部 ６ はんだバンプ ７ 下地電極 ８ はんだマスク ９ はんだの合金化層 １０ 切り欠き部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桂 浩輔 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平３−141308（ＪＰ，Ａ) 特開 平２−105548（ＪＰ，Ａ) 特開 平５−67647（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 23/12 H01L 33/00 H01S 5/00

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 はんだバンプを用いて、光素子や光回路
    部品を搭載基板に接続する光モジュールの製造方法にお
    いて、 前記光素子や光回路部品と搭載基板の対向表面上に、最
    上層がＡｕあるいはＣｕで円形状からなるはんだバンプ
    用の下地電極を形成し、前記光素子や光回路部品および
    搭載基板に形成した前記下地電極形状を、互いに対向す
    る電極のどちらか一方を対向する他の電極より大きく形
    成すると共に大きい方の電極における最上層のＡｕある
    いはＣｕが露出する形状を対向する他電極とほぼ同じ形
    状とし、対向部以外の領域である外周部をシリコン酸化
    膜、シリコンチッ化膜あるいはレジスト等のはんだのぬ
    れ性に劣る材料からなるはんだマスクで帯状に覆った電
    極構造に形成し、 さらに、前記光素子や光回路基板あるいは搭載基板のど
    ちらか一方の表面上の所定の位置および形状の突起を設
    け、前記光素子や光回路部品および搭載基板の電極を互
    いに位置合わせし、前記バンプ用はんだを加熱溶融する
    ことにより電極間を端子接続することを特徴とする光モ
    ジュールの製造方法。
  2. 【請求項２】 請求項１の帯状に形成した前記シリコン
    酸化膜、シリコンチッ化膜あるいはレジスト等のはんだ
    のぬれ性に劣る材料からなるはんだマスクの前記はんだ
    マスクの一部に切り欠き部を形成したことを特徴とする
    光モジュールの製造方法。
  3. 【請求項３】 請求項１及び請求項２において、前記光
    素子や光回路基板あるいは搭載基板のどちらか一方の表
    面上の所定の位置および形状からなるように設置した前
    記突起の高さを、前記はんだバンプが溶融した時のバン
    プ径あるいはバンプ高さより大きくし、 前記はんだバンプの溶融状態を保持したまま、前記溶融
    はんだが、前記切り欠き部に徐々に広がっていくととも
    に、前記はんだマスクの下のＡｕあるいはＣｕと合金化
    し、前記はんだマスクの下にはんだが入り込むことによ
    り前記はんだ量が減少し、前記光素子や光回路基板ある
    いは搭載基板のどちらか一方の表面上に形成した突起
    と、これに対向する前記光素子や光回路基板あるいは搭
    載基板との間に隙間が無くなることにより、前記突起の
    高さと同じギャップで前記光素子や光回路基板あるいは
    搭載基板とを接続することを特徴とする光モジュールの
    製造方法。
JP28354992A 1992-09-30 1992-09-30 光モジュールの製造方法 Expired - Fee Related JP3138343B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28354992A JP3138343B2 (ja) 1992-09-30 1992-09-30 光モジュールの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28354992A JP3138343B2 (ja) 1992-09-30 1992-09-30 光モジュールの製造方法

Publications (2)

Publication Number Publication Date
JPH06120225A JPH06120225A (ja) 1994-04-28
JP3138343B2 true JP3138343B2 (ja) 2001-02-26

Family

ID=17666967

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28354992A Expired - Fee Related JP3138343B2 (ja) 1992-09-30 1992-09-30 光モジュールの製造方法

Country Status (1)

Country Link
JP (1) JP3138343B2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700715A (en) * 1994-06-14 1997-12-23 Lsi Logic Corporation Process for mounting a semiconductor device to a circuit substrate
WO2000055648A1 (en) * 1999-03-17 2000-09-21 Input/Output, Inc. Hydrophone assembly
JP3758938B2 (ja) * 1999-06-16 2006-03-22 セイコーエプソン株式会社 光モジュール及びその製造方法並びに光伝達装置
TW432647B (en) * 1999-12-31 2001-05-01 Chen I Ming Semiconductor wafer package and the packaging method thereof
JP2002134820A (ja) * 2000-10-27 2002-05-10 Oki Electric Ind Co Ltd 半導体レーザ
JP2002368274A (ja) * 2001-06-08 2002-12-20 Daido Steel Co Ltd 発光モジュール及び半導体発光素子
JP4779255B2 (ja) * 2001-07-16 2011-09-28 パナソニック株式会社 レーザ光源
KR20030044255A (ko) * 2001-11-29 2003-06-09 한국전자통신연구원 플립칩 본딩 광모듈 패키지 및 그 패키징 방법
JP4054958B2 (ja) * 2001-12-18 2008-03-05 セイコーエプソン株式会社 発光装置、光モジュール、表示装置、光伝送装置
KR20030088249A (ko) * 2002-05-13 2003-11-19 주식회사 씨큐브디지탈 반도체 광소자 패키지 및 그 제조 방법
JP4012766B2 (ja) * 2002-05-29 2007-11-21 京セラ株式会社 発光素子搭載用基板及び発光装置
US20050135725A1 (en) * 2003-12-23 2005-06-23 3M Innovative Properties Company Laser submounts with standoff structures
US7524701B2 (en) 2005-04-20 2009-04-28 International Rectifier Corporation Chip-scale package
JP2007013017A (ja) * 2005-07-04 2007-01-18 Sony Corp 電子デバイス装置およびその製造方法
TW200737479A (en) * 2005-11-03 2007-10-01 Koninkl Philips Electronics Nv Surface treatments for contact pads used in semiconductor chip packages and methods of providing such surface treatments
JP5477999B2 (ja) * 2006-10-04 2014-04-23 三菱電機株式会社 半導体装置、および半導体装置の製造方法
TW200845332A (en) * 2007-05-04 2008-11-16 Powertech Technology Inc Package substrate and its solder pad
DE102007053849A1 (de) * 2007-09-28 2009-04-02 Osram Opto Semiconductors Gmbh Anordnung umfassend ein optoelektronisches Bauelement
JP4650482B2 (ja) * 2007-12-10 2011-03-16 富士ゼロックス株式会社 光導波路素子
US7811932B2 (en) 2007-12-28 2010-10-12 Freescale Semiconductor, Inc. 3-D semiconductor die structure with containing feature and method
JP2010056191A (ja) * 2008-08-27 2010-03-11 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP5290215B2 (ja) * 2010-02-15 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法
JP2012074453A (ja) * 2010-09-28 2012-04-12 Sumitomo Bakelite Co Ltd 光素子搭載基板
WO2013054249A2 (en) * 2011-10-10 2013-04-18 Koninklijke Philips Electronics N.V. A method of assembling vcsel chips on a sub-mount
CN104538530B (zh) * 2014-12-08 2017-12-12 北京国联万众半导体科技有限公司 发光二极管封装件
JP2016115694A (ja) * 2014-12-11 2016-06-23 日本電気株式会社 光モジュールの実装構造および製造方法
CN105513975A (zh) * 2016-01-29 2016-04-20 中国电子科技集团公司第四十四研究所 易扩展的集成式光电耦合器及其制作方法
CN113555449B (zh) * 2020-04-03 2024-03-15 华为技术有限公司 半导体器件及其制备方法和通信设备

Also Published As

Publication number Publication date
JPH06120225A (ja) 1994-04-28

Similar Documents

Publication Publication Date Title
JP3138343B2 (ja) 光モジュールの製造方法
US5249733A (en) Solder self-alignment methods
US6566232B1 (en) Method of fabricating semiconductor device
US5205032A (en) Electronic parts mounting apparatus
US5406701A (en) Fabrication of dense parallel solder bump connections
JP2985830B2 (ja) 光モジュール及びその製造方法
US6959125B2 (en) Printed board unit for optical transmission and mounting method
US6762119B2 (en) Method of preventing solder wetting in an optical device using diffusion of Cr
JP4429564B2 (ja) 光部品及び電気部品の実装構造及びその方法
JPH10214919A (ja) マルチチップモジュールの製造方法
JP2001284696A (ja) 光実装基板および光モジュール
JP3498458B2 (ja) 混成集積回路装置
JP3389226B2 (ja) 光サブモジュール
JP2977338B2 (ja) 半導体モジュール
JP3357781B2 (ja) 半導体素子搭載用基板および半導体素子搭載基板および半導体素子の基板搭載方法
JP3472601B2 (ja) 半導体装置
JP4326105B2 (ja) フリップチップ実装方法
JP3090427B2 (ja) はんだバンプの接続方法
JP2001156432A (ja) モジュール及び電子部品の実装方法
JPH06188458A (ja) 光素子モジュール
KR0138843B1 (ko) 전극이 양면에 형성된 광소자의 전극연결방법
JP3003098B2 (ja) チップの配線基板等実装方法
JP3258564B2 (ja) 半導体装置およびその製造方法
JP2006128254A (ja) 光素子の実装構造体及び実装方法
KR0142524B1 (ko) 플립칩 본딩된 광소자의 높이조절 및 열특성 향상방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091208

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees