JP2010056191A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法は、以下の工程を含む。基板本体1aに電極3aおよび3bを形成し、その上にバンプ5aおよび5bを配置する。半導体素子本体2aに電極4aおよび4bを形成する。バンプ5aおよび5bを加熱し電極3aおよび3bと電極4aおよび4bとを接合する(加熱工程)。電極3aおよび3bを形成する工程は以下の工程を含んでいる。下地電極11aおよび11bを形成し、その上の一部に、バンプ5aおよび5bとの反応を防止するためのバリア層13aおよび13bを形成する。接合する加熱工程は、電極3aおよび3bと電極4aおよび4bとを接近させて、加熱によって溶融したバンプ5aの一部をバリア層13a上からバリア層13aが形成されていない下地電極11a上にはみ出させることを含んでいる。
【選択図】図1
Description
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を示す断面図である。図1を参照して、本実施の形態における半導体装置は、配線を有する基板1(第1部材)と、半導体素子2(第2部材)と、バンプ5aおよび5b(接合導電材料)とを備えている。半導体素子2は基板1に対しフリップチップ接続されている。すなわち、基板1は、基板本体1aの上面に電極3a(第1部材側第1電極)および電極3b(第1部材側第2電極)を有している。半導体素子2は、基板1の上面と対向する半導体素子本体2aの下面に電極4a(第2部材側第1電極)および電極4b(第2部材側第2電極)を有している。電極3aと電極4aとはバンプ5aを通じて互いに電気的に接続されており、電極3bと電極4bとはバンプ5bを通じて互いに電気的に接続されている。バンプ5aは電極3aと電極4aとの間に配置されており、バンプ5bは電極3bと電極4bとの間に配置されている。
始めに図2を参照して、基板本体1aの上面に、下地電極11aおよび11bとなる導電膜11を形成し、被覆層12aおよび12bとなる導電膜12を導電膜11上に形成する。導電膜11および12はたとえばスパッタ法、蒸着法、またはメッキ法などを用いて形成される。続いて、通常の写真製版技術およびエッチング技術により導電膜11および12をパターニングする。その結果、図3に示すように、下地電極11aおよび11bが基板本体1a上に形成され、下地電極11aおよび11bの各々の表面に被覆層12aおよび12bの各々が形成される。下地電極11aおよび11bは、たとえば一辺が100μmの正方形の形状にパターニングされる。
実施の形態1では、フリップチップボンダのボンディングヘッドに設けられた高さ制御装置を用いて、基板と半導体素子との間隔を制御する方法について示した。本実施の形態においては、この方法の代わりに、規制部材を用いて基板と半導体素子との間隔を制御する方法について説明する。
実施の形態1においては、図1に示すように、電極4aの高さが電極4bの高さよりも高い一方で、電極3aの高さと電極3bの高さは同じである場合について示した。しかし、本発明の半導体装置の構成は、たとえば以下に説明する構成であってもよい。
図14〜図16は、本発明の実施の形態4における半導体装置の製造方法を工程順に示す断面図である。本実施の形態における半導体装置の製造方法は、始めに図2〜図7に示す実施の形態1における半導体装置の製造方法と同様の工程を経る。
実施の形態1〜4では、半導体素子を基板に対してフリップチップ実装する場合について説明した。本実施の形態においては、光通信モジュールにおいて光素子である半導体素子を基板に対して実装する場合について説明する。
Claims (7)
- 第1部材本体に第1部材側電極を形成する工程と、
前記第1部材側電極上に接合導電材料を配置する工程と、
第2部材本体に第2部材側電極を形成する工程と、
前記接合導電材料を加熱することにより前記第1部材側電極と前記第2部材側電極とを接合する加熱工程とを備え、
前記第1部材側電極を形成する工程は、第1部材側電極本体を形成する工程と、前記接合導電材料と前記第1部材側電極本体との反応を防止するバリア層を前記第1部材側電極本体の上の一部に形成する工程とを含み、
前記接合導電材料を配置する工程は、前記バリア層上に前記接合導電材料を配置する工程であり、
前記接合する加熱工程は、前記第1部材側電極と前記第2部材側電極とを接近させて、加熱によって溶融した前記接合導電材料の一部を前記バリア層上から前記バリア層が形成されていない前記第1部材側電極本体上にはみ出させることを含む、半導体装置の製造方法。 - 前記第1部材側電極本体を形成する工程は、前記第1部材側電極の下地電極を形成する工程と、前記下地電極の表面に前記下地電極よりも前記接合導電材料との濡れ性がよい被覆層を形成する工程とを有する、請求項1に記載の半導体装置の製造方法。
- 前記第1部材本体に規制部材を形成する工程をさらに備え、
前記加熱工程において前記規制部材は前記第2部材本体と接触する、請求項1または2に記載の半導体装置の製造方法。 - 前記第2部材側電極を形成する工程は、前記第2部材側電極本体を形成する工程と、前記第2部材側電極本体表面に突起部を形成する工程とを含み、
前記加熱工程において、前記第1部材側電極と前記突起部とを突き合わせて互いに接触させた状態で前記接合導電材料を加熱する、請求項1から3のいずれかに記載の半導体装置の製造方法。 - 第1部材側電極を有する第1部材と、
第2部材側電極を有する第2部材と、
前記第1部材側電極と前記第2部材側電極とを電気的に接続する接合導電材料とを備え、
前記第1部材側電極は、第1部材側電極本体と、前記第1部材側電極本体と前記接合導電材料との間に形成され、前記第1部材側電極本体よりも小さなバリア層とを有する半導体装置。 - 前記第1部材と前記第2部材との間に形成された規制部材をさらに備える、請求項5に記載の半導体装置。
- 前記第1部材は基板であり、前記第2部材は半導体素子である、請求項5または6に記載の半導体装置。
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JP2008217760A JP2010056191A (ja) | 2008-08-27 | 2008-08-27 | 半導体装置の製造方法および半導体装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017139333A (ja) * | 2016-02-03 | 2017-08-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
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2008
- 2008-08-27 JP JP2008217760A patent/JP2010056191A/ja active Pending
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