JP2017139333A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】信頼性を向上させること。【解決手段】第１ピラー２２を備える半導体素子２０と、第１ピラー２２に第２ピラー３２が接合されて、半導体素子２０にフリップチップ実装された半導体素子３０と、第１ピラー２２及び第２ピラー３２の少なくとも一方に設けられたバリア層４４と、第１ピラー２２と第２ピラー３２とを接合する接合部材４６と、を備え、接合部材４６は、第１ピラー２２及び第２ピラー３２の少なくとも一方とバリア層４４とに接していて第１ピラー２２及び第２ピラー３２のうちの接合部材４６が接するピラーを構成する金属元素と半田を構成する金属元素との金属間化合物からなる、半導体装置。【選択図】図２
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体素子と基板や他の半導体素子などの実装部とをフリップチップ接続した半導体装置が知られている。このような半導体装置において、半導体素子と実装部との接合の信頼性を向上させる方法が提案されている。例えば、電極本体上に電極本体よりも小さいバリア層を設けることで、接合の信頼性を向上させることが知られている（例えば、特許文献１）。柱状部上に柱状部の端から端に渡って延在する突部を設けた電極構成とすることで、接合の信頼性を向上させることが知られている（例えば、特許文献２）。
しかしながら、従来の方法では、半導体素子と実装部との接合の信頼性の点で改善の余地が残されていた。本半導体装置及び本半導体装置の製造方法は、信頼性を向上させることを目的とする。
本半導体装置は、第１ピラーを備える実装部と、前記第１ピラーに第２ピラーが接合されて、前記実装部にフリップチップ実装された半導体素子と、前記第１ピラー及び前記第２ピラーの少なくとも一方に設けられたバリア層と、前記第１ピラーと前記第２ピラーとを接合する接合部材と、を備え、前記接合部材は、前記第１ピラー及び前記第２ピラーの少なくとも一方と前記バリア層とに接していて、前記第１ピラー及び前記第２ピラーのうちの前記接合部材が接するピラーを構成する金属元素と半田を構成する金属元素との金属間化合物からなる。
本半導体装置の製造方法は、第１ピラーを備える実装部を準備する工程と、第２ピラーを備える半導体素子を準備する工程と、前記第１ピラー及び前記第２ピラーの少なくとも一方にバリア層を形成する工程と、前記バリア層上に半田を形成する工程と、前記実装部と前記半導体素子を対向させ、前記第１ピラーと前記第２ピラーとを前記半田で接合する工程と、前記接合する工程の後、前記第１ピラー及び前記第２ピラーのうちの前記半田が接するピラーを構成する金属元素と前記半田を構成する金属元素とを合金化させて、前記半田の全てを金属間化合物にする工程と、を備える。
本明細書に記載の半導体装置及び半導体装置の製造方法によれば、信頼性を向上させることができる。
以下、図面を参照して、本発明の実施例について説明する。
図１は、実施例１に係る半導体装置の断面図である。図１のように、実施例１の半導体装置１００は、配線が形成されたパッケージ基板１０と、シリコン貫通電極（ＴＳＶ：Through-Silicon Via）が形成された中間の半導体素子２０と、上側の半導体素子３０と、を備える。半導体素子２０は、バンプ４０によって、パッケージ基板１０に実装されている。半導体素子３０は、マイクロバンプ４２によって、半導体素子２０にフリップチップ実装されている。半導体素子３０は、半導体素子２０を介して、パッケージ基板１０に電気的に接続されている。バンプ４０のピッチは、例えば１８０μｍ程度であり、マイクロバンプ４２のピッチは、例えば４５μｍ程度である。半導体素子２０と半導体素子３０とが積層されることで、高集積化が可能となる。また、半導体素子２０によって、マイクロバンプ４２からなる高密度な電極アレイが、より低密度なバンプ４０からなる電極アレイに変換される。
図２は、実施例１に係る半導体装置におけるマイクロバンプ近傍を示す断面図である。図２のように、半導体素子２０は、半導体素子３０に対向する面に第１ピラー２２を備える。第１ピラー２２は、半導体素子２０に形成されたシリコン貫通電極を介してバンプ４０に電気的に接続されている。半導体素子３０は、半導体素子２０に対向する面に第２ピラー３２を備える。第２ピラー３２は、半導体素子３０に形成されたトランジスタなどの機能部と配線を介して電気的に接続されている。第１ピラー２２の第２ピラー３２に対向する対向面２４の大きさ（面積）は、第２ピラー３２の第１ピラー２２に対向する対向面３４よりも小さい。第１ピラー２２及び第２ピラー３２は、例えば銅（Ｃｕ）ピラーである。
第２ピラー３２の対向面３４に、バリア層４４が設けられている。バリア層４４は、例えば第２ピラー３２の対向面３４の全面に設けられている。バリア層４４は、第２ピラー３２に比べて半田と反応し難い材料からなり、半田と第２ピラー３２とが反応することを抑制する役割を担う。バリア層４４は、例えばニッケル（Ｎｉ）を主成分とする層であり、Ｎｉ層、ニッケルリン（ＮｉＰ）層、ニッケルバナジウム（ＮｉＶ）層、又はニッケルホウ素（ＮｉＢ）層などを用いることができる。なお、密着性向上のために、第２ピラー３２とバリア層４４との間にシード層が設けられていてもよい。
第１ピラー２２と第２ピラー３２は、接合部材４６によって接合されている。これにより、半導体素子３０は半導体素子２０にフリップチップ実装される。接合部材４６は、バリア層４４と第１ピラー２２の対向面２４及び側面２６とに接している。接合部材４６は、半田を構成する主な金属元素（例えばＳｎ）と第１ピラー２２を構成する金属元素（例えばＣｕ）との金属間化合物（例えばＣｕ３Ｓｎ及びＣｕ６Ｓｎ５）からなる。
次に、実施例１の半導体装置１００の製造方法について説明する。なお、ここでは、半導体素子３０を半導体素子２０に実装する工程を説明し、その他の工程については説明を省略する。図３（ａ）から図３（ｄ）は、実施例１に係る半導体装置の第１の製造方法を示す断面図である。
図３（ａ）のように、第１ピラー２２を備える半導体素子２０と第２ピラー３２を備える半導体素子３０を準備する。第２ピラー３２上にバリア層４４を形成する。バリア層４４上に、例えば錫−銀（ＳｎＡｇ）からなる半田４８を形成する。第１ピラー２２、第２ピラー３２、バリア層４４、及び半田４８は、例えば電解めっき法などを用いた一般的な方法によって形成することができる。
図３（ｂ）のように、半導体素子２０の第１ピラー２２と半導体素子３０の第２ピラー３２とを対向させる。図３（ｃ）のように、半田４８を融点以上の温度に加熱し且つ半導体素子３０を半導体素子２０側に所定時間押圧して（例えば３００℃で１０秒間）、第１ピラー２２と第２ピラー３２を接合させる。
図３（ｄ）のように、還元雰囲気又は不活性雰囲気で、半田４８に対して半田４８の融点以上の温度で熱処理を行う。半田４８は第１ピラー２２に接することから、当該熱処理により、半田４８を構成する金属元素（Ｓｎ）と第１ピラー２２を構成する金属元素（Ｃｕ）とを合金化させることができる。当該熱処理は、半田４８の全てが半田４８を構成する金属元素（Ｓｎ）と第１ピラー２２を構成する金属元素（Ｃｕ）との金属間化合物（Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５）からなる接合部材４６に変化するまで行う。例えば、熱処理は、２４０℃、１分間の条件で行う。なお、還元ガスとして、例えば蟻酸又は水素を用いることができ、不活性ガスとして、例えば窒素又はアルゴンを用いることができる。
図４（ａ）から図４（ｄ）は、実施例１に係る半導体装置の第２の製造方法を示す断面図である。図４（ａ）のように、第１ピラー２２を備える半導体素子２０と第２ピラー３２を備える半導体素子３０を準備する。第２ピラー３２上にバリア層４４を形成する。バリア層４４上に半田４８を形成すると共に、第１ピラー２２上に半田４８を直接形成する。図４（ｂ）から図４（ｄ）は、図３（ｂ）から図３（ｄ）と同様であるため説明を省略する。第２の製造方法のように第１ピラー２２及び第２ピラー３２の両方に半田４８を設けることで、第１の製造方法のように第２ピラー３２にのみ半田４８を設ける場合に比べて、１つのピラーに設ける半田の量の調整が容易となる。
ここで、実施例１の半導体装置１００の効果を説明するにあたり、比較例に係る半導体装置について説明する。図５（ａ）から図５（ｃ）は、比較例１に係る半導体装置の製造方法を示す断面図である。図５（ａ）のように、第１ピラー２２を備える半導体素子２０と第２ピラー３２を備える半導体素子３０を準備する。第１ピラー２２上及び第２ピラー３２上に半田４８を直接形成する。すなわち、半田４８は、第１ピラー２２又は第２ピラー３２に接している。
図５（ｂ）のように、半導体素子２０の第１ピラー２２と半導体素子３０の第２ピラー３２とを対向させる。その後、半田４８を融点以上の温度に加熱して第１ピラー２２と第２ピラー３２を接合させるのだが、半田４８が薄い場合や接合前に半田４８に高温の熱が加わると、図５（ｃ）のように、接合前に半田４８の金属元素と第１ピラー２２及び第２ピラー３２の金属元素とが合金化して金属間化合物層５０が形成されてしまう。例えば、半田４８がＳｎＡｇ半田からなり、第１ピラー２２及び第２ピラー３２がＣｕピラーからなる場合、１５０℃程度の温度が加わることで、Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５の金属間化合物層５０が形成される。Ｃｕ３Ｓｎの融点は６７５℃、Ｃｕ６Ｓｎ５の融点は４３５℃と高い。このため、第１ピラー２２と第２ピラー３２との接合前に半田４８が金属間化合物層５０に変化してしまうと、第１ピラー２２と第２ピラー３２の接合不良が生じてしまう。
図６（ａ）から図６（ｃ）は、比較例２に係る半導体装置の製造方法を示す断面図である。図６（ａ）のように、第１ピラー２２を備える半導体素子２０と第２ピラー３２を備える半導体素子３０を準備する。第１ピラー２２上及び第２ピラー３２上にバリア層４４を形成する。バリア層４４上に半田４８を形成する。
図６（ｂ）のように、半導体素子２０の第１ピラー２２と半導体素子３０の第２ピラー３２とを対向させる。図６（ｃ）のように、半田４８を融点以上の温度に加熱し且つ半導体素子３０を半導体素子２０側に押圧して、第１ピラー２２と第２ピラー３２を接合させる。
比較例２では、第１ピラー２２と半田４８との間、及び、第２ピラー３２と半田４８との間に、バリア層４４が設けられている。バリア層４４は、上述したように、半田と反応し難い材料からなることから、半田４８が金属間化合物に変化することが抑制される。したがって、比較例１のような接合不良が生じることは抑制される。
しかしながら、図６（ｃ）のように、第１ピラー２２と第２ピラー３２が接合した後にも半田４８が残存することになる。半田４８は融点が低いことから（例えばＳｎＡｇ半田の融点は２２０℃）、エレクトロマイグレーションが発生し易くなる。また、融点の低い半田４８が残存していると、ピラーを流れる電流による発熱に対する信頼性や耐電流特性なども低下してしまう。
一方、実施例１によれば、図２のように、第１ピラー２２と第２ピラー３２を接合する接合部材４６は、第１ピラー２２の金属元素（Ｃｕ）と半田の金属元素（Ｓｎ）との金属間化合物（Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５）からなる。上述したように金属間化合物（Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５）は融点が高いことから、比較例２のようなエレクトロマイグレーションや、ピラーでの発熱による信頼性、耐電流特性などの低下を抑制できる。また、第２ピラー３２にバリア層４４が設けられているため、図３（ａ）及び図４（ａ）のように、第２ピラー３２上にバリア層４４を介して半田４８を形成することができる。このため、第１ピラー２２と第２ピラー３２との接合前に半田４８が金属間化合物に変化することによる接合不良を抑制できる。したがって、実施例１によれば、信頼性を向上させることができる。なお、図４（ａ）では、第１ピラー２２上に形成された半田４８は金属間化合物に変化する恐れがあるが、第２ピラー３２上にバリア層４４を介して形成された半田４８は金属間化合物への変化が抑制されるため、接合不良を抑制できる。
また、実施例１によれば、図２のように、接合部材４６は、バリア層４４が設けられていない第１ピラー２２の対向面２４と側面２６に接している。これにより、図３（ｃ）及び図４（ｃ）のように半田４８と第１ピラー２２の接触面積が大きくなるため、半田４８の金属元素と第１ピラー２２の金属元素との合金化が進み易くなり、金属間化合物からなる接合部材４６が形成され易くなる。
また、実施例１によれば、半田４８の金属元素と第１ピラー２２の金属元素を合金化させて、半田４８の全てを金属間化合物に変化させることを、還元雰囲気又は不活性雰囲気での熱処理によって行う。半田４８の表面が酸化してしまうと半田４８の合金化が進まなくなるが、還元雰囲気又は不活性雰囲気で熱処理を行うことで、半田４８の酸化を抑制することができる。
また、実施例１によれば、第１ピラー２２及び第２ピラー３２はＣｕピラーからなり、接合部材４６はＣｕ３Ｓｎ及びＣｕ６Ｓｎ５の少なくとも一方からなる。ＣｕＳｎの合金化速度は速いため、短時間で金属間化合物からなる接合部材４６を形成することができる。また、上述したように、接合部材４６がＣｕ３Ｓｎ及びＣｕ６Ｓｎ５の少なくとも一方の金属間化合物からなることで、接合部材４６の融点が高くなり、信頼性を向上させることができる。
なお、実施例１では、バリア層４４が第２ピラー３２に設けられ、第１ピラー２２には設けられていない場合を例に示したが、バリア層４４が第１ピラー２２に設けられ、第２ピラー３２には設けられていない場合でもよい。この場合、第２ピラー３２の対向面３４の大きさを第１ピラー２２の対向面２４よりも小さくすることが好ましい。このように、バリア層４４は、第１ピラー２２及び第２ピラー３２のいずれか一方のピラーにのみ設けられ、他方のピラーには設けられていなくてもよい。
なお、実施例１では、半田４８はＳｎＡｇからなる場合を例に示したが、Ｓｎ、ＳｎＡｇＣｕ、ＳｎＡｇＺｎ、ＳｎＺｎ、ＳｎＢｉＩｎ、ＳｎＩｎ、ＳｎＡｕ、ＳｎＣｕ、又はＳｎＺｎＩｎなどからなる場合でもよい。バリア層４４は、Ｎｉを主成分とすることが好ましいが、タンタル（Ｔａ）やチタン（Ｔｉ）を主成分とする場合でもよい。第１ピラー２２及び第２ピラー３２は、Ｃｕからなる場合に限られず、例えば金（Ａｕ）からなる場合でもよい。第１ピラー２２及び第２ピラー３２は、半田の金属元素とピラーの金属元素との金属間化合物からなる接合部材４６の融点が半田よりも高くなるような材料であることが好ましい。
なお、実施例１では、バリア層４４が設けられていない第１ピラー２２の対向面２４が、バリア層４４が設けられた第２ピラー３２の対向面３４よりも小さい場合を例に示したが、略同じ大きさであってもよい。この場合、接合部材４６は第１ピラー２２の対向面２４にのみ接し、側面２６には接していない場合でもよい。
図７は、実施例２に係る半導体装置におけるマイクロバンプ近傍を示す断面図である。図７のように、第１ピラー２２の対向面２４と第２ピラー３２の対向面３４とは略同じ大きさになっている。第１ピラー２２及び第２ピラー３２の両方にバリア層４４ａが設けられている。バリア層４４ａは、第１ピラー２２の対向面２４及び第２ピラー３２の対向面３４よりも小さい。接合部材４６は、バリア層４４ａを接しながら覆って、第１ピラー２２の対向面２４と第２ピラー３２の対向面３４とに接している。その他の構成は、実施例１と同じであるため説明を省略する。
図８（ａ）から図８（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図である。なお、ここでは、半導体素子３０を半導体素子２０に実装する工程を説明し、その他の工程については説明を省略する。
図８（ａ）のように、第１ピラー２２を備える半導体素子２０と第２ピラー３２を備える半導体素子３０を準備する。第１ピラー２２上に、第１ピラー２２よりも幅が小さいバリア層４４ａを形成する。同様に、第２ピラー３２上に、第２ピラー３２よりも幅が小さいバリア層４４ａを形成する。第１ピラー２２及び第２ピラー３２において、バリア層４４ａ上に半田４８を形成する。第１ピラー２２、第２ピラー３２、バリア層４４ａ、及び半田４８は、例えば電解めっき法などを用いた一般的な方法によって形成することができる。
図８（ｂ）のように、半導体素子２０の第１ピラー２２と半導体素子３０の第２ピラー３２とを対向させる。図８（ｃ）のように、半田４８を融点以上の温度に加熱し且つ半導体素子３０を半導体素子２０側に所定時間押圧して、第１ピラー２２と第２ピラー３２を接合させる。
図８（ｄ）のように、還元雰囲気又は不活性雰囲気で、半田４８に対して熱処理を行う。当該熱処理により、半田４８の金属元素（Ｓｎ）と第１ピラー２２及び第２ピラー３２の金属元素（Ｃｕ）とを合金化させることができる。当該熱処理は、半田４８の全てが半田４８の金属元素と第１ピラー２２及び第２ピラー３２の金属元素との金属間化合物からなる接合部材４６に変化するまで行う。
実施例２によれば、図７のように、バリア層４４ａは、第１ピラー２２及び第２ピラー３２よりも幅が小さい。接合部材４６は、バリア層４４ａを覆って、第１ピラー２２の対向面２４及び第２ピラー３２の対向面３４に接している。これにより、バリア層４４ａと接合部材４６の界面が外部に露出されないため、接合強度を向上させることができる。
また、実施例２によれば、図８（ａ）のように、バリア層４４ａが第１ピラー２２及び第２ピラー３２よりも幅が小さいことから、バリア層４４ａ上に形成する半田４８も小さくなる。このため、図７のように、接合部材４６が第１ピラー２２及び／又は第２ピラー３２の側面に形成されることを抑制できる。これにより、隣接するバンプ間が短絡することを抑制できる。
図９は、実施例２の変形例１に係る半導体装置におけるマイクロバンプ近傍を示す断面図である。図９のように、バリア層４４ａが、第２ピラー３２にのみ設けられていて、第１ピラー２２には設けられていない。その他の構成は、実施例２と同じであるため説明を省略する。
実施例２の変形例１のように、バリア層４４ａが、第１ピラー２２及び第２ピラー３２のいずれか一方のピラーにのみ設けられ、他方のピラーには設けられていない場合でもよい。
図１０は、実施例３に係る半導体装置におけるマイクロバンプ近傍を示す断面図である。図１０のように、第１ピラー２２は、第１柱状部２２ａと、第１柱状部２２ａよりも幅が小さい第２柱状部２２ｂと、を有する。同様に、第２ピラー３２は、第１柱状部３２ａと、第１柱状部３２ａよりも幅が小さい第２柱状部３２ｂと、を有する。バリア層４４ｂは、第２柱状部２２ｂ、３２ｂの互いの対向面２４ａ、３４ａの全面に設けられている。接合部材４６は、バリア層４４ｂを接しながら覆って、第２柱状部２２ｂ、３２ｂの側面２６ａ、３６ａと第１柱状部２２ａ、３２ａの互いの対向面２４ｂ、３４ｂとに接している。その他の構成は、実施例１と同じであるため説明を省略する。
図１１（ａ）から図１１（ｄ）は、実施例３に係る半導体装置の製造方法を示す断面図である。なお、ここでは、半導体素子３０を半導体素子２０に実装する工程を説明し、その他の工程については説明を省略する。
図１１（ａ）のように、第１柱状部２２ａと第２柱状部２２ｂを有する第１ピラー２２を備える半導体素子２０と、第１柱状部３２ａと第２柱状部３２ｂを有する第２ピラー３２を備える半導体素子３０を準備する。第２柱状部２２ｂ、３２ｂ上に、バリア層４４ｂを形成する。バリア層４４ｂ上に、半田４８を形成する。第１ピラー２２、第２ピラー３２、バリア層４４ｂ、及び半田４８は、例えば電解めっき法などを用いた一般的な方法によって形成することができる。
図１１（ｂ）のように、半導体素子２０の第１ピラー２２の第２柱状部２２ｂと半導体素子３０の第２ピラー３２の第２柱状部３２ｂとを対向させる。図１１（ｃ）のように、半田４８を融点以上の温度に加熱し且つ半導体素子３０を半導体素子２０側に押圧して、第１ピラー２２と第２ピラー３２を接合させる。
図１２（ｄ）のように、還元雰囲気又は不活性雰囲気で、半田４８に対して熱処理を行う。当該熱処理により、半田４８の金属元素（Ｓｎ）と第１ピラー２２及び第２ピラー３２の金属元素（Ｃｕ）とを合金化させることができる。当該熱処理は、半田４８の全てが半田４８の金属元素と第１ピラー２２及び第２ピラー３２の金属元素との金属間化合物からなる接合部材４６に変化するまで行う。
実施例３によれば、図１０のように、第１ピラー２２及び第２ピラー３２は、第１柱状部２２ａ、３２ａと、第１柱状部２２ａ、３２ａよりも幅が小さい第２柱状部２２ｂ、３２ｂと、を有する。バリア層４４ｂは第２柱状部２２ｂ、３２ｂの互いに対向面２４ａ、３４ａに設けられている。接合部材４６は、バリア層４４ｂを覆って、第２柱状部２２ｂ、３２ｂの側面２６ａ、３６ａと第１柱状部２２ａ、３２ａの互いの対向面２４ｂ、３４ｂとに接している。これにより、半田とピラーの接触面積が大きくなるため、半田の金属元素とピラーの金属元素との合金化が進み易くなり、金属間化合物からなる接合部材４６が形成され易くなる。また、バリア層４４ｂが設けられた第２柱状部２２ｂ、３２ｂよりも幅が大きい第１柱状部２２ａ、３２ａが設けられていることで、接合部材４６（半田４８）が第１ピラー２２及び第２ピラー３２からこぼれることを抑制できる。
ここで、発明者が行った実験について説明する。実験では、第１柱状部２２ａ、３２ａを直径が３０μｍのＣｕピラーとし、第２柱状部２２ｂ、３２ｂを直径が２０μｍで高さが５μｍのＣｕピラーとし、バリア層４４ｂを厚さ１μｍのＮｉ層とした。このような構造において、図１１（ａ）に示す半田４８をＳｎＡｇ半田としてその量を異ならせることで、第１ピラー２２と第２ピラー３２の接合後の状態がどのように変化するかを調べた。
図１２（ａ）から図１２（ｄ）は、シミュレーション結果を示す断面図である。図１２（ａ）は半田４８の厚さを７．５μｍ、図１２（ｂ）は半田４８の厚さを１１．２５μｍ、図１２（ｃ）は半田４８の厚さを１５μｍ、図１２（ｄ）は半田４８の厚さを３．７５μｍとした場合のシミュレーション結果である。第１柱状部２２ａ、３２ａと第２柱状部２２ｂ、３２ｂによって形成される段差部分の体積に対する半田４８の体積を半田４８の比体積とすると、半田４８の厚さが７．５μｍの場合では半田４８の比体積は１００％である。半田４８の厚さが１１．２５μｍの場合では半田４８の比体積は１５０％である。半田４８の厚さが１５μｍの場合では半田４８の比体積は２００％である。半田４８の厚さが３．７５μｍの場合では半田４８の比体積は５０％である。
図１２（ａ）のように、半田４８の厚さが７．５μｍ（すなわち、半田４８の比体積が１００％）では、多くのバンプでバリア層４４ｂ間の接合部材４６の厚さは０μｍではないが非常に薄くなった。図１２（ｂ）のように、半田４８の厚さが１１．２５μｍ（すなわち、半田４８の比体積が１５０％）では、バリア層４４ｂ間の接合部材４６の厚さｔは３．３μｍ程度となった。図１２（ｃ）のように、半田４８の厚さが１５μｍ（すなわち、半田４８の比体積が２００％）では、バリア層４４ｂ間の接合部材４６の厚さｔは６．６μｍ程度となった。図１２（ｄ）のように、半田４８の厚さが３．７５μｍ（すなわち、半田４８の比体積が５０％）では、全てのバンプでバリア層４４ｂ間の接合部材４６の厚さは０μｍではないが非常に薄くなった。また、第１柱状部２２ａ、３２ａと第２柱状部２２ｂ、３２ｂによって形成される段差部分での接合部材４６の形状が、高さ方向で中央部が薄くなるように湾曲した形状となった。
図１２（ａ）から図１２（ｃ）のように、半田４８を厚くするほど（すなわち、半田４８の比体積を大きくするほど）、バリア層４４ｂ間の接合部材４６が厚くなる。バリア層４４ｂ間の接合部材４６が厚くなるほど電気抵抗が大きくなる。また、バリア層４４ｂ間の接合部材４６が厚くなると、バリア層４４ｂ間に合金化されない半田４８が残存する恐れがある。これらのことから、半田４８の比体積は２００％以下であることが好ましく、１７５％以下であることがより好ましく、１５０％以下であることがさらに好ましい。一方、図１２（ｄ）のように、半田４８が薄くなりすぎると（すなわち、半田４８の比体積が小さくなりすぎると）、第１柱状部と第２柱状部による段差部分において、接合部材４６が薄くなる箇所が生じ、接合不良となる恐れがある。したがって、半田４８の比体積は１００％以上であることが好ましく、１２５％以上であることがより好ましく、１５０％以上であることがさらに好ましい。
図１３は、実施例３の変形例１に係る半導体装置におけるマイクロバンプ近傍を示す断面図である。図１３のように、バリア層４４ｂが、第２ピラー３２の第２柱状部３２ｂにのみ設けられていて、第１ピラー２２の第２柱状部２２ｂには設けられていない。その他の構成は、実施例３と同じであるため説明を省略する。
実施例３の変形例１のように、バリア層４４ｂが、第１ピラー２２の第２柱状部２２ｂ及び第２ピラー３２の第２柱状部３２ｂの少なくとも一方に設けられ、他方には設けられていない場合でもよい。
図１４は、実施例３の変形例２に係る半導体装置におけるマイクロバンプ近傍を示す断面図である。図１４のように、第２ピラー３２は、第１柱状部３２ａと第１柱状部３２ａよりも幅が小さい第２柱状部３２ｂとを有する。一方、第１ピラー２２は、第２ピラー３２の第１柱状部３２ａと略同じ且つ一定の幅の柱状部のみで形成されている。その他の構成は、実施例３と同じであるため説明を省略する。
実施例３の変形例２のように、第１ピラー２２及び第２ピラー３２の少なくとも一方が、第１柱状部と第１柱状部よりも幅が小さい第２柱状部とを有する場合でもよい。
なお、実施例１から実施例３では、半導体素子３０は、実装部としての半導体素子２０にフリップチップ実装されている場合を例に示したが、配線基板などにフリップチップ実装されていてもよい。半導体素子同士を接続するマイクロバンプには大きな電流が流れることから、このようなマイクロバンプにおいて、接合部材を金属間化合物からなるようにして耐電流性を向上させることが好ましい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１ピラーを備える実装部と、前記第１ピラーに第２ピラーが接合されて、前記実装部にフリップチップ実装された半導体素子と、前記第１ピラー及び前記第２ピラーの少なくとも一方に設けられたバリア層と、前記第１ピラーと前記第２ピラーとを接合する接合部材と、を備え、前記接合部材は、前記第１ピラー及び前記第２ピラーの少なくとも一方と前記バリア層とに接していて、前記第１ピラー及び前記第２ピラーのうちの前記接合部材が接するピラーを構成する金属元素と半田を構成する金属元素との金属間化合物からなる、半導体装置。
（付記２）前記バリア層は、前記第１ピラー及び前記第２ピラーよりも幅が小さく、前記接合部材は、前記バリア層を覆って設けられ、前記第１ピラー及び前記第２ピラーの互いの対向面に接している、付記１記載の半導体装置。
（付記３）前記第１ピラー及び前記第２ピラーの少なくとも一方は、第１柱状部と前記第１柱状部よりも幅が小さい第２柱状部とを有し、前記バリア層は、前記第２柱状部であって前記第１ピラーと前記第２ピラーとが対向する面に設けられていて、前記接合部材は、前記バリア層を覆って設けられ、前記第２柱状部の側面と、前記第１ピラー及び前記第２ピラーの互いの対向面と、に接している、付記１または２記載の半導体装置。
（付記４）前記バリア層は、前記第１ピラー及び前記第２ピラーのうちの一方のピラーにのみ設けられ、他方のピラーには設けられてなく、前記接合部材は、前記他方のピラーの前記一方のピラーに対向する面と前記他方のピラーの側面とに接している、付記１から３のいずれか一項記載の半導体装置。
（付記５）前記他方のピラーは、前記一方のピラーよりも幅が小さい、付記４記載の半導体装置。
（付記６）前記第１ピラー及び前記第２ピラーはＣｕからなり、前記接合部材はＣｕ３Ｓｎ及びＣｕ６Ｓｎ５の少なくとも一方からなる、付記１から５のいずれか一項記載の半導体装置。
（付記７）第１ピラーを備える実装部を準備する工程と、第２ピラーを備える半導体素子を準備する工程と、前記第１ピラー及び前記第２ピラーの少なくとも一方にバリア層を形成する工程と、前記バリア層上に半田を形成する工程と、前記実装部と前記半導体素子を対向させ、前記第１ピラーと前記第２ピラーとを前記半田で接合する工程と、前記接合する工程の後、前記第１ピラー及び前記第２ピラーのうちの前記半田が接するピラーを構成する金属元素と前記半田を構成する金属元素とを合金化させて、前記半田の全てを金属間化合物にする工程と、を備える、半導体装置の製造方法。
（付記８）前記金属間化合物にする工程は、還元雰囲気又は不活性雰囲気で前記半田に熱処理を行う、付記７記載の半導体装置の製造方法。
（付記９）前記半田は錫を含み、前記第１ピラー及び前記第２ピラーは銅からなる、付記７または８記載の半導体装置の製造方法。
（付記１）第１ピラーを備える実装部と、前記第１ピラーに第２ピラーが接合されて、前記実装部にフリップチップ実装された半導体素子と、前記第１ピラー及び前記第２ピラーの少なくとも一方に設けられたバリア層と、前記第１ピラーと前記第２ピラーとを接合する接合部材と、を備え、前記接合部材は、前記第１ピラー及び前記第２ピラーの少なくとも一方と前記バリア層とに接していて、前記第１ピラー及び前記第２ピラーのうちの前記接合部材が接するピラーを構成する金属元素と半田を構成する金属元素との金属間化合物からなる、半導体装置。
（付記２）前記バリア層は、前記第１ピラー及び前記第２ピラーよりも幅が小さく、前記接合部材は、前記バリア層を覆って設けられ、前記第１ピラー及び前記第２ピラーの互いの対向面に接している、付記１記載の半導体装置。
（付記３）前記第１ピラー及び前記第２ピラーの少なくとも一方は、第１柱状部と前記第１柱状部よりも幅が小さい第２柱状部とを有し、前記バリア層は、前記第２柱状部であって前記第１ピラーと前記第２ピラーとが対向する面に設けられていて、前記接合部材は、前記バリア層を覆って設けられ、前記第２柱状部の側面と、前記第１ピラー及び前記第２ピラーの互いの対向面と、に接している、付記１または２記載の半導体装置。
（付記４）前記バリア層は、前記第１ピラー及び前記第２ピラーのうちの一方のピラーにのみ設けられ、他方のピラーには設けられてなく、前記接合部材は、前記他方のピラーの前記一方のピラーに対向する面と前記他方のピラーの側面とに接している、付記１から３のいずれか一項記載の半導体装置。
（付記５）前記他方のピラーは、前記一方のピラーよりも幅が小さい、付記４記載の半導体装置。
（付記６）前記第１ピラー及び前記第２ピラーはＣｕからなり、前記接合部材はＣｕ３Ｓｎ及びＣｕ６Ｓｎ５の少なくとも一方からなる、付記１から５のいずれか一項記載の半導体装置。
（付記７）第１ピラーを備える実装部を準備する工程と、第２ピラーを備える半導体素子を準備する工程と、前記第１ピラー及び前記第２ピラーの少なくとも一方にバリア層を形成する工程と、前記バリア層上に半田を形成する工程と、前記実装部と前記半導体素子を対向させ、前記第１ピラーと前記第２ピラーとを前記半田で接合する工程と、前記接合する工程の後、前記第１ピラー及び前記第２ピラーのうちの前記半田が接するピラーを構成する金属元素と前記半田を構成する金属元素とを合金化させて、前記半田の全てを金属間化合物にする工程と、を備える、半導体装置の製造方法。
（付記８）前記金属間化合物にする工程は、還元雰囲気又は不活性雰囲気で前記半田に熱処理を行う、付記７記載の半導体装置の製造方法。
（付記９）前記半田は錫を含み、前記第１ピラー及び前記第２ピラーは銅からなる、付記７または８記載の半導体装置の製造方法。
１０ パッケージ基板
２０ 半導体素子
２２ 第１ピラー
２２ａ 第１柱状部
２２ｂ 第２柱状部
２４ 第１ピラーの対向面
２４ａ 第２柱状部の対向面
２４ｂ 第１柱状部の対向面
２６ 第１ピラーの側面
２６ａ 第２柱状部の側面
３０ 半導体素子
３２ 第２ピラー
３２ａ 第１柱状部
３２ｂ 第２柱状部
３４ 第２ピラーの対向面
３４ａ 第２柱状部の対向面
３４ｂ 第１柱状部の対向面
３６ａ 第２柱状部の側面
４０ バンプ
４２ マイクロバンプ
４４、４４ａ、４４ｂ バリア層
４６ 接合部材
４８ 半田
２０ 半導体素子
２２ 第１ピラー
２２ａ 第１柱状部
２２ｂ 第２柱状部
２４ 第１ピラーの対向面
２４ａ 第２柱状部の対向面
２４ｂ 第１柱状部の対向面
２６ 第１ピラーの側面
２６ａ 第２柱状部の側面
３０ 半導体素子
３２ 第２ピラー
３２ａ 第１柱状部
３２ｂ 第２柱状部
３４ 第２ピラーの対向面
３４ａ 第２柱状部の対向面
３４ｂ 第１柱状部の対向面
３６ａ 第２柱状部の側面
４０ バンプ
４２ マイクロバンプ
４４、４４ａ、４４ｂ バリア層
４６ 接合部材
４８ 半田
Claims (7)
- 第１ピラーを備える実装部と、
前記第１ピラーに第２ピラーが接合されて、前記実装部にフリップチップ実装された半導体素子と、
前記第１ピラー及び前記第２ピラーの少なくとも一方に設けられたバリア層と、
前記第１ピラーと前記第２ピラーとを接合する接合部材と、を備え、
前記接合部材は、前記第１ピラー及び前記第２ピラーの少なくとも一方と前記バリア層とに接していて、前記第１ピラー及び前記第２ピラーのうちの前記接合部材が接するピラーを構成する金属元素と半田を構成する金属元素との金属間化合物からなる、半導体装置。 - 前記バリア層は、前記第１ピラー及び前記第２ピラーよりも幅が小さく、
前記接合部材は、前記バリア層を覆って設けられ、前記第１ピラー及び前記第２ピラーの互いの対向面に接している、請求項１記載の半導体装置。 - 前記第１ピラー及び前記第２ピラーの少なくとも一方は、第１柱状部と前記第１柱状部よりも幅が小さい第２柱状部とを有し、
前記バリア層は、前記第２柱状部であって前記第１ピラーと前記第２ピラーとが対向する面に設けられていて、
前記接合部材は、前記バリア層を覆って設けられ、前記第２柱状部の側面と、前記第１ピラー及び前記第２ピラーの互いの対向面と、に接している、請求項１または２記載の半導体装置。 - 前記バリア層は、前記第１ピラー及び前記第２ピラーのうちの一方のピラーにのみ設けられ、他方のピラーには設けられてなく、
前記接合部材は、前記他方のピラーの前記一方のピラーに対向する面と前記他方のピラーの側面とに接している、請求項１から３のいずれか記載の半導体装置。 - 前記第１ピラー及び前記第２ピラーはＣｕからなり、
前記接合部材はＣｕ３Ｓｎ及びＣｕ６Ｓｎ５の少なくとも一方からなる、請求項１から４のいずれか一項記載の半導体装置。 - 第１ピラーを備える実装部を準備する工程と、
第２ピラーを備える半導体素子を準備する工程と、
前記第１ピラー及び前記第２ピラーの少なくとも一方にバリア層を形成する工程と、
前記バリア層上に半田を形成する工程と、
前記実装部と前記半導体素子を対向させ、前記第１ピラーと前記第２ピラーとを前記半田で接合する工程と、
前記接合する工程の後、前記第１ピラー及び前記第２ピラーのうちの前記半田が接するピラーを構成する金属元素と前記半田を構成する金属元素とを合金化させて、前記半田の全てを金属間化合物にする工程と、を備える、半導体装置の製造方法。 - 前記金属間化合物にする工程は、還元雰囲気又は不活性雰囲気で前記半田に熱処理を行う、請求項６記載の半導体装置の製造方法。
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Citations (4)
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|---|---|---|---|---|
| JP2010056191A (ja) * | 2008-08-27 | 2010-03-11 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
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2016
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Patent Citations (4)
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|---|---|---|---|---|
| JP2010056191A (ja) * | 2008-08-27 | 2010-03-11 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| JP2014017454A (ja) * | 2012-07-11 | 2014-01-30 | Fujitsu Semiconductor Ltd | 半導体装置、半導体パッケージの製造方法及び半導体パッケージ |
| JP2014116367A (ja) * | 2012-12-06 | 2014-06-26 | Fujitsu Ltd | 電子部品、電子装置の製造方法及び電子装置 |
| JP2014192383A (ja) * | 2013-03-27 | 2014-10-06 | Fujitsu Ltd | 電子部品及び電子装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020181949A (ja) * | 2019-04-26 | 2020-11-05 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
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