JP6187226B2 - 電子装置の製造方法 - Google Patents

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Description

本発明は、電子装置の製造方法に関する。
電子部品間の電極を、半田を用いて接合し、電気的に接続する技術が知られている。電極と半田の間には、電極に含まれる金属元素と、半田に含まれる成分元素との拡散により、合金が形成されることが知られている。例えば、電極側のニッケル（Ｎｉ）と、スズ（Ｓｎ）を含む半田との間に、ＮｉＳｎ合金が形成されることや、電極側の銅（Ｃｕ）と、Ｓｎを含む半田との間に、ＣｕＳｎ合金が形成されることが知られている。
特開２００６−２１７７号公報 特開２００７−１６５６７１号公報
接合する電子部品は、互いの電極に、一方にＣｕ、他方にＮｉが用いられる場合がある。この場合、各電極の材料の違い、それらの材料に含まれる金属元素の、半田に含まれるＳｎに対する拡散係数の違いに起因して、接合時や接合後の各電極と半田の間には、互いに異なる合金が形成され得る。各電極と半田の間におけるこのような異なる合金の形成が、電極間の接合強度の低下、電子部品間の接合信頼性の低下を招く場合がある。
本発明の一観点によれば、Ｎｉを含む第１電極を備えた第１電子部品を準備する工程と、Ｃｕを含む第２電極と、前記第２電極上に形成されたＳｎを含むバンプとを備えた第２電子部品を準備する工程と、前記第１電極上に、ＣｕＳｎ合金を含む第１合金を形成する工程と、前記第１合金の形成後に、前記バンプを用いて前記第１合金と前記第２電極とを接合する工程とを含む電子装置の製造方法が提供される。
開示の技術によれば、電極間の接合強度が高く、電子部品間の接合信頼性に優れる電子装置を実現することが可能になる。
電子装置の一例を示す図である。 接合部の電極との界面領域の構造例を示す図（その１）である。 接合部の電極との界面領域の構造例を示す図（その２）である。 第１の実施の形態に係る電子部品の電極形成工程の一例を示す図である。 第１の実施の形態に係る電子部品の電極形成工程の別例を示す図である。 第１の実施の形態に係る電子部品の接合工程の一例を示す図である。 第１の実施の形態に係る電子部品の接合工程の別例を示す図である。 第１の実施の形態に係る電子部品の構成例を示す図である。 第２の実施の形態に係る電子部品の電極形成工程の一例を示す図である。 第２の実施の形態に係る電子部品の接合工程の一例を示す図である。 第２の実施の形態に係る電子部品の構成例を示す図である。 半導体素子の一例を示す図である。 半導体素子の電極構造例を示す図（その１）である。 半導体素子の電極構造例を示す図（その２）である。 半導体パッケージの一例を示す図である。 回路基板の一例を示す図である。 回路基板の電極構造例を示す図である。
図１は電子装置の一例を示す図である。図１には、電子装置の一例の要部断面を模式的に図示している。
図１に示す電子装置１は、電子部品１０及び電子部品２０、並びに、電子部品１０と電子部品２０の間を接合する接合部３０を有している。
電子部品１０は、その表面１０ａに設けられた電極１１を有する。ここでは一例として、１つの電極１１を図示している。
電子部品２０は、電子部品１０に対向して配置される。電子部品２０は、電子部品１０の表面１０ａと対向する表面２０ａに設けられた電極２１を有する。ここでは一例として、１つの電極２１を図示している。電子部品２０の電極２１は、電子部品１０の電極１１に対応する位置に設けられる。
電子部品１０及び電子部品２０にはそれぞれ、例えば、半導体素子（半導体チップ）、半導体素子を備える半導体パッケージ、又は回路基板が用いられる。
電子部品１０の電極１１及び電子部品２０の電極２１にはそれぞれ、各種導体材料を用いることができる。例えば、電子部品１０の電極１１及び電子部品２０の電極２１にはそれぞれ、成分元素として銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属元素を含む材料が用いられる。尚、接合前又は接合後の電極１１及び電極２１は、このような金属元素を含む単層構造である場合のほか、積層構造である場合もある。
接合部３０は、電子部品１０の電極１１と、電子部品２０の電極２１との間に設けられ、それらの電極１１と電極２１とを接合する。
接合部３０には、半田が用いられる。半田には、その成分元素としてスズ（Ｓｎ）を含む半田（Ｓｎ系半田）を用いることができる。半田には、鉛（Ｐｂ）を含まないＰｂフリー半田を用いることができる。例えば、接合部３０には、Ｓｎのほか、Ｓｎに銀（Ａｇ）、Ｃｕ、Ｎｉ、亜鉛（Ｚｎ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、パラジウム（Ｐｄ）、金（Ａｕ）等を添加したものが用いられる。
接合部３０は、一方の電子部品１０の電極１１との界面領域に、接合部３０の半田の成分元素と、電極１１に含まれる金属元素とを含有する合金３１を有する。接合部３０は、もう一方の電子部品２０の電極２１との界面領域に、接合部３０の半田の成分元素と、電極２１に含まれる金属元素とを含有する合金３２を有する。これらの合金３１及び合金３２は、電極１１と電極２１の接合部３０による接合時や、接合後の電子装置１の使用時に、接合部３０の半田の成分元素と、電極１１及び電極２１に含まれる金属元素とが拡散することによって形成される。合金３１及び合金３２には、所定の元素を所定の組成で含有する金属間化合物（InterMetallic Compound；ＩＭＣ）が含まれ得る。
上記のような構成を有する電子装置１において、電子部品１０の電極１１と、電子部品２０の電極２１とは、同じ材料が用いられる場合のほか、異なる材料が用いられる場合がある。例えば、電極１１と電極２１に共にＣｕが用いられる場合や、電極１１と電極２１に共にＮｉが用いられる場合がある。このほか、電極１１と電極２１のうち、一方にＣｕ、他方にＮｉが用いられている場合もある。
電極１１及び電極２１に、同じ材料が用いられている場合、接合部３０の、電極１１及び電極２１との各界面領域にそれぞれ形成される合金３１及び合金３２は、互いに同様の元素成分を含むようになる。例えば、接合部３０に用いられる半田にＳｎが含まれ、電極１１と電極２１に共にＣｕが用いられている場合であれば、合金３１及び合金３２には、互いに、ＣｕとＳｎを含有するＣｕＳｎ合金が含まれる。また、接合部３０に用いられる半田にＳｎが含まれ、電極１１と電極２１に共にＮｉが用いられている場合であれば、合金３１及び合金３２には、互いに、ＮｉとＳｎを含有するＮｉＳｎ合金が含まれる。
一方、電極１１及び電極２１に、異なる材料が用いられている場合には、接合部３０の、電極１１及び電極２１との各界面領域にそれぞれ形成される合金３１及び合金３２が、互いに異なる元素成分を含むようになる。
ここで、電極１１と電極２１のうち、一方にＣｕが用いられ、他方にＮｉが用いられている場合の、接合部３０の界面領域の構造について、次の図２及び図３を参照して説明する。
図２及び図３は接合部の電極との界面領域の構造例を示す図である。図２及び図３には、界面領域を含む接合部及び電極の要部断面を模式的に図示している。
ここでは一例として、上記図１の接合部３０の半田にＳｎが含まれ、電子部品２０の電極２１にＣｕが用いられ、電子部品１０の電極１１にＮｉが用いられている場合を想定する。図２には、接合部３０の、Ｃｕが用いられた電極２１との界面領域の構造を例示し、図３には、接合部３０の、Ｎｉが用いられた電極１１との界面領域の構造を例示している。
図２に示すように、接合部３０の、Ｃｕが用いられた電極２１との界面領域には、合金３２として、ＣｕＳｎ合金３２Ａが形成される。ＣｕＳｎ合金３２Ａは、電極２１と電極１１の接合部３０による接合時に、接合部３０の半田に含まれるＳｎ、或いは半田に含まれるＳｎとＣｕ、電極２１に含まれるＣｕが拡散することによって形成される。例えば、ＣｕＳｎ合金３２Ａは、Ｃｕ6Ｓｎ5を主体とする層３２Ａａ、及びＣｕ3Ｓｎを主体とする層３２Ａｂを含む。
また、図３に示すように、接合部３０の、Ｎｉが用いられた電極１１との界面領域には、合金３１として、ＣｕＳｎ合金３１Ａ及びＮｉＳｎ合金３１Ｂ、並びにそれらの間のＣｕＮｉＳｎ合金３１Ｃが形成される。ＣｕＳｎ合金３１Ａは、電極１１と電極２１の接合部３０による接合時に、接合部３０の半田に含まれるＳｎ、或いは半田に含まれるＳｎとＣｕ、電極２１に含まれるＣｕが拡散することによって形成される。ＮｉＳｎ合金３１Ｂは、電極１１と電極２１の接合部３０による接合時に、接合部３０の半田に含まれるＳｎ、電極１１に含まれるＮｉが拡散することによって形成される。ＣｕＮｉＳｎ合金３１Ｃは、ＣｕＳｎ合金３１Ａに、ＮｉＳｎ合金３１Ｂ或いは電極１１に含まれるＮｉが拡散することによって形成される。例えば、ＣｕＳｎ合金３１ＡとしてＣｕ6Ｓｎ5を主体とする層、ＣｕＮｉＳｎ合金３１ＣとしてＣｕ6Ｓｎ5にＮｉが拡散したものを主体とする層、ＮｉＳｎ合金３１ＢとしてＮｉ3Ｓｎ4を主体とする層が形成される。
このように、接合する一方の電極２１にＣｕが用いられ、他方の電極１１にＮｉが用いられている場合、接合部３０の、電極２１及び電極１１との各界面領域には、互いに異なる元素成分を含み、異なる構造（組成）の合金３２及び合金３１が形成される。
電極に用いる材料の組合せがＣｕとＮｉである場合、Ｃｕは、Ｎｉに比べて、半田に対する拡散係数が大きく、Ｃｕは、比較的速くＣｕＳｎ合金を形成する。ＣｕＳｎ合金の形成速度は比較的速く、Ｃｕを用いた電極２１側には、接合時に、合金３２として、比較的速く安定的にＣｕＳｎ合金３２Ａ（ＣｕＳｎ金属間化合物）が形成される。
一方、Ｎｉを用いた電極１１側には、接合時に、比較的速く安定的にＣｕＳｎ合金３１Ａが形成されると共に、ＣｕＳｎ合金３１Ａに比べて形成速度の遅いＮｉＳｎ合金３１Ｂが電極１１上に形成される。電極１１側では、接合時、更には接合後の電子装置１の使用時にも、形成されたＣｕＳｎ合金３１Ａと電極１１との間の領域でＳｎとＮｉの反応が尚も進行し、ＮｉＳｎ合金３１Ｂの形成が進行し得る。ＮｉＳｎ合金３１Ｂの形成が進行し、それに伴い、電極１１からＮｉＳｎ合金３１ＢへのＮｉの拡散、ＮｉＳｎ合金３１ＢからのＮｉの拡散等が起こり得る。このような現象のために、Ｎｉが用いられた電極１１側には、安定的に合金３１が形成されない場合が生じる。
上記のような電極１１やＮｉＳｎ合金３１ＢからのＮｉの拡散が起こると、ＮｉＳｎ合金３１Ｂの界面や内部には、カーケンダルボイドが発生してしまう場合がある。その場合、接合部３０では、合金３１側のＮｉＳｎ合金３１Ｂの部位で強度が比較的弱くなり、外力や、加熱に起因して生じる応力等によって、そのＮｉＳｎ合金３１Ｂの部位を起点にして破壊、断線が起こり易くなる。
このように、電極２１と電極１１に用いる材料の組合せがＣｕとＮｉである場合、Ｃｕが用いられる電極２１側には、比較的形成速度の速いＣｕＳｎ合金３２Ａが形成され、比較的安定な合金３２が形成される。これに対し、Ｎｉが用いられる電極１１側には、比較的形成速度の速いＣｕＳｎ合金３１Ａが形成される一方、比較的形成速度の遅いＮｉＳｎ合金３１Ｂの形成が進行する。このようなＮｉＳｎ合金３１Ｂの形成の進行に伴い、Ｎｉの拡散が起こり、電極１１側に安定的に合金３１が形成されないことが起こり得る。Ｎｉの拡散は、カーケンダルボイドの発生を招き、その結果、接合部３０の強度の低下、電子部品１０と電子部品２０の接合信頼性の低下を引き起こす場合がある。
以上のような点に鑑み、ここでは、電子部品同士の接合に関し、以下に実施の形態として示すような手法を用いる。
まず、第１の実施の形態について説明する。
図４は第１の実施の形態に係る電子部品の電極形成工程の一例を示す図である。図４（Ａ）には、電子部品の電極形成における第１工程の一例の要部断面を模式的に図示し、図４（Ｂ）には、電子部品の電極形成における第２工程の一例の要部断面を模式的に図示している。
まず、図４（Ａ）に示すような、電極４１を備える電子部品４０が準備される。電子部品４０は、半導体素子、半導体素子を備える半導体パッケージ、回路基板等である。電極４１は、電子部品４０の表面４０ａに設けられる。ここでは一例として、１つの電極４１を図示するが、電子部品４０の表面４０ａには、電極４１が複数設けられてもよい。
電子部品４０の電極４１は、Ｎｉを用いて形成される。この場合、電極４１は、Ｎｉ層（純Ｎｉの層又はＮｉを主体とする層（Ｎｉ電極部））の単層構造の電極とすることができるほか、別の金属層（Ｃｕ電極部等）の上にＮｉ層（Ｎｉ電極部）を積層した積層構造の電極とすることもできる。ここでは図示を省略するが、電極４１の表面（Ｎｉ電極部上）には、Ａｕ層が設けられてもよい。
上記のような電子部品４０が準備された後、図４（Ａ）に示すように、その電極４１上にＣｕ層４２（純Ｃｕの層又はＣｕを主体とする層）が形成される。Ｃｕ層４２は、めっき法（電解めっき法、無電解めっき法）、スパッタ法、蒸着法、印刷法等を用いて形成される。
Ｃｕ層４２の形成後、このＣｕ層４２上に、図４（Ａ）に示すように、所定量のＳｎを含有する層（Ｓｎ含有層）４３が形成される。
Ｃｕ層４２上には、この電子部品４０に別の電子部品を接合する際、その接合材として用いられる半田に含まれる成分元素を含有する層が形成される。接合材としてＳｎを含む半田を用いる場合、このような層として、図４（Ａ）に示すようなＳｎ含有層４３が、Ｃｕ層４２上に形成される。Ｓｎ含有層４３は、接合材として用いられる半田とは異なる組成の層であっても、接合材として用いられる半田と同じ組成の層であってもよい。Ｓｎ含有層４３は、めっき法（電解めっき法、無電解めっき法）、スパッタ法、蒸着法、印刷法等を用いて形成される。
電極４１上に形成されるＣｕ層４２及びＳｎ含有層４３は、後述のように、アニール（リフロー前のプレアニール）によって、全体的に又は部分的に、合金化される。このアニールによる合金化によって、ＣｕＳｎ合金が形成される。Ｃｕ層４２及びＳｎ含有層４３は、形成する目的のＣｕＳｎ合金（Ｃｕ3Ｓｎ、Ｃｕ6Ｓｎ5等）の組成に基づき、各々の膜厚が設定される。Ｃｕ層４２は、例えば、１μｍ〜２μｍの膜厚で、電極４１上に形成される。Ｓｎ含有層４３は、例えば、１μｍ〜２μｍの膜厚で、Ｃｕ層４２上に形成される。
電子部品４０の電極４１上にＣｕ層４２及びＳｎ含有層４３が形成された後、前述のように、アニールが行われる。アニールは、Ｃｕ層４２に含まれるＣｕと、Ｓｎ含有層４３に含まれるＳｎとが拡散するような条件で行われる。例えば、２５０℃〜３４０℃で、１０秒〜３０秒の条件で、アニールが行われる。
所定条件のアニールにより、Ｃｕ層４２に含まれるＣｕと、Ｓｎ含有層４３に含まれるＳｎとが拡散し、合金化され、電極４１上に、図４（Ｂ）に示すようなＣｕＳｎ合金４４が形成される。ＣｕＳｎ合金４４としては、例えば、金属間化合物であるＣｕ3Ｓｎ又はそれを主体とする合金、金属間化合物であるＣｕ6Ｓｎ5又はそれを主体とする合金が形成される。他の電子部品との接合時には、このＣｕＳｎ合金４４が、その接合時に用いられるバンプと主に反応する層となる。
Ｃｕは、Ｎｉに比べて、Ｓｎに対する拡散係数が大きい。ＣｕＳｎ合金の形成速度は、ＮｉＳｎ合金の形成速度よりも速い。上記のように、Ｎｉが用いられた電極４１上に、Ｃｕ層４２が形成され、Ｃｕ層４２を介してＳｎ含有層４３が形成された状態から、アニールが行われることで、ＮｉＳｎ合金の形成が抑えられて、電極４１上に比較的速く安定的にＣｕＳｎ合金４４が形成される。
このようにＣｕＳｎ合金４４が電極４１上に形成されていることで、その後のＮｉＳｎ合金の形成、即ち、電極４１に含まれるＮｉの拡散、Ｎｉの拡散によるＮｉＳｎ合金の形成が抑えられる。電極４１上に形成されるＣｕＳｎ合金４４は、その電極４１に含まれるＮｉの拡散を抑えるバリア層として機能する。
また、図５は第１の実施の形態に係る電子部品の電極形成工程の別例を示す図である。図５（Ａ）には、電子部品の電極形成における第１工程の別例の要部断面を模式的に図示し、図５（Ｂ）には、電子部品の電極形成における第２工程の別例の要部断面を模式的に図示している。
上記図４の例では、Ｎｉが用いられた電極４１上に、Ｃｕ層４２及びＳｎ含有層４３を形成し、アニールすることで、ＣｕＳｎ合金４４を形成するようにした。このほか、図５（Ａ）に示すように、電極４１上に、めっき法等を用いてＣｕとＳｎを含有するＣｕ，Ｓｎ含有層４８を形成し、その後、アニールを行うことで、所定の金属間化合物を含む、図５（Ｂ）に示すようなＣｕＳｎ合金４４を形成してもよい。
上記のようにして電極４１上にＣｕＳｎ合金４４が形成された電子部品４０が、他の電子部品と半田を用いて接合され、電子装置が形成される。
図６は第１の実施の形態に係る電子部品の接合工程の一例を示す図である。図６（Ａ）には、電子部品の接合前の状態の一例の要部断面を模式的に図示し、図６（Ｂ）には、電子部品の接合時の状態の一例の要部断面を模式的に図示している。
まず、図６（Ａ）に示すような、接合する電子部品４０及び電子部品５０が準備される。
電子部品４０は、半導体素子、半導体パッケージ、回路基板等であり、上記図４又は図５に示したような方法で準備される。
電子部品５０も同様に、半導体素子、半導体パッケージ、回路基板等である。電子部品５０は、図６（Ａ）に示すように、接合時に電子部品４０の表面４０ａと対向する表面５０ａに、電極５１を備える。ここでは一例として、１つの電極５１を図示するが、電子部品５０の表面５０ａには、電極５１が複数設けられてもよい。電子部品５０の電極５１は、電子部品４０の電極４１と対応する位置に設けられる。
電子部品４０の電極がＮｉを用いて形成される一方、電子部品５０の電極５１は、Ｃｕを用いて形成される。この場合、電極５１は、Ｃｕ層（純Ｃｕの層又はＣｕを主体とする層（Ｃｕ電極部））の単層構造の電極とすることができるほか、別の金属層（Ｎｉ電極部等）の上にＣｕ層（Ｃｕ電極部）を積層した積層構造の電極とすることもできる。ここでは図示を省略するが、電極５１の表面（Ｃｕ電極部上）には、Ａｕ層が設けられてもよい。
例えば、このような電子部品５０の電極５１上に、電子部品４０との接合前に予め、接合材として用いられる半田のバンプ６０ａが設けられる。バンプ６０ａには、Ｓｎを含む半田（Ｓｎ系半田）が用いられる。バンプ６０ａは、例えば、電子部品５０の電極５１上に、半田ボールを搭載したり、めっき法等を用いて成膜したりすることで設けられた半田を、加熱し溶融することで、形成される（ウェットバック）。これにより、電極５１上には、図６（Ａ）に示すような、丸みを帯びたバンプ６０ａが形成される。
このようにしてバンプ６０ａが形成される場合、電極５１とバンプ６０ａの界面領域には、加熱によって、電極５１に含まれるＣｕと、バンプ６０ａに含まれるＳｎ（又はＳｎとＣｕ）とが拡散し、合金化して、図６（Ａ）に示すようなＣｕＳｎ合金６１が形成され得る。例えば、電極５１とバンプ６０ａの界面領域に、Ｃｕ3ＳｎやＣｕ6Ｓｎ5といったＣｕＳｎ合金６１が形成される。
Ｎｉが用いられた電極４１上にＣｕＳｎ合金４４が設けられた電子部品４０と、Ｃｕが用いられた電極５１上にバンプ６０ａが設けられた電子部品５０とが準備された後、これらの電子部品４０と電子部品５０が、バンプ６０ａを用いて接合される。
接合の際は、まず図６（Ａ）に示すように、電子部品４０と電子部品５０が対向するように配置され、それらの電極４１と電極５１の位置合わせが行われる。そして、電極５１上のバンプ６０ａが溶融する温度で加熱が行われ、そのバンプ６０ａが、図６（Ｂ）に示すように、電極４１上のＣｕＳｎ合金４４に接続される。その後、冷却が行われ、バンプ６０ａが凝固される。
このような加熱及び冷却（リフロー）の工程において、電子部品４０の電極４１上には、予めＣｕＳｎ合金４４が形成されており、この例では、電子部品５０の電極５１上にも同様に、ＣｕＳｎ合金６１が形成されている。即ち、電極４１側、電極５１側共に、ＣｕＳｎ合金４４、ＣｕＳｎ合金６１が形成されている状態で、リフローが行われ、電極４１と電極５１がバンプ６０ａで接合される。
ここで、Ｎｉが用いられた電極４１上のＣｕＳｎ合金４４はバリア層の役割を果たし、ＣｕＳｎ合金４４が形成されていることで、電極４１からのＮｉの拡散が抑えられ、Ｎｉの拡散によるＮｉＳｎ合金の形成が抑えられる。接合時には、電極４１と電極５１が、どちらとの界面領域にもＣｕＳｎ合金であるＣｕＳｎ合金４４、ＣｕＳｎ合金６１が形成された接合部６０で接合され、Ｎｉが用いられた電極４１側では、ＣｕＳｎ合金４４によってＮｉＳｎ合金の形成が抑えられる。電極４１上にＣｕＳｎ合金４４が形成されていることで、接合時のほか、接合後（接合により得られる電子装置１Ａの使用時）も、ＮｉＳｎ合金の形成が抑えられる。
尚、図６に示す接合部６０は、バンプ６０ａに含まれる成分元素（Ｓｎ）と、接合前に予め電極４１、電極５１上にそれぞれ形成されたＣｕＳｎ合金４４、ＣｕＳｎ合金６１に含まれる成分元素（Ｃｕ、Ｓｎ）との相互拡散によって形成され得る。図６に示す接合部６０の、電極４１との界面領域に形成されるＣｕＳｎ合金４４は、接合前に予め電極４１上に形成されたＣｕＳｎ合金４４に含まれる成分元素（Ｃｕ、Ｓｎ）と、接合部６０に含まれる成分元素（Ｓｎ、Ｃｕ）との相互拡散によって形成され得る。図６に示す接合部６０の、電極５１との界面領域に形成されるＣｕＳｎ合金６１は、接合前に予め電極５１上に形成されたＣｕＳｎ合金６１に含まれる成分元素（Ｃｕ、Ｓｎ）と、接合部６０に含まれる成分元素（Ｓｎ、Ｃｕ）との相互拡散によって形成され得る。
上記手法によれば、異なる材料が用いられた電極４１、電極５１と接合部６０との界面領域に、共にＣｕＳｎ合金であるＣｕＳｎ合金４４、ＣｕＳｎ合金６１が形成される電子装置１Ａが得られる。Ｎｉが用いられた電極４１上にＣｕＳｎ合金４４が形成され、それにより、接合部６０の強度低下の一因となる電極４１からのＮｉの拡散、ＮｉＳｎ合金の形成が抑えられ、接合信頼性に優れた電子装置１Ａが実現される。
図６には、電子部品４０との接合前の電子部品５０の電極５１とバンプ６０ａの間に、そのバンプ６０ａを設ける際のウェットバックによって予めＣｕＳｎ合金６１が形成される場合を例示した。このほか、電子部品５０の電極５１側に、予めこのようなＣｕＳｎ合金６１が形成されていないような場合でも、上記同様の効果を得ることができる。
図７は第１の実施の形態に係る電子部品の接合工程の別例を示す図である。図７（Ａ）には、電子部品の接合前の状態の一例の要部断面を模式的に図示し、図７（Ｂ）には、電子部品の接合時の状態の一例の要部断面を模式的に図示している。
この例では、図７（Ａ）に示すように、電子部品５０の、Ｃｕが用いられた電極５１上に、加熱による溶融を経ずに形成されたバンプ６０ｂが設けられている。バンプ６０ｂには、Ｓｎを含む半田（Ｓｎ系半田）が用いられる。バンプ６０ｂは、例えば、電子部品５０の電極５１上に、めっき法等を用いて半田を成膜したり、印刷法等を用いて半田ペーストを塗布したりすることで、設けられる。
Ｎｉが用いられた電極４１上にＣｕＳｎ合金４４が設けられた電子部品４０と、Ｃｕが用いられた電極５１上にバンプ６０ｂが設けられた電子部品５０とが準備された後、これらの電子部品４０と電子部品５０が、バンプ６０ｂを用いて接合される。接合の際は、まず図７（Ａ）に示すように、電子部品４０と電子部品５０が対向するように配置され、それらの電極４１と電極５１の位置合わせが行われた後、リフローが行われる。即ち、電極５１上のバンプ６０ｂが加熱により溶融され、そのバンプ６０ｂが、図７（Ｂ）に示すように、電極４１上のＣｕＳｎ合金４４に接続された後、冷却により凝固される。
このリフローの際、Ｃｕが用いられた電極５１と、その上に設けられたＳｎを含むバンプ６０ｂとの界面領域には、互いのＣｕとＳｎの拡散、合金化により、図７（Ｂ）に示すように、ＣｕＳｎ合金６２が形成される。例えば、電極５１とバンプ６０ｂの界面領域に、Ｃｕ3ＳｎやＣｕ6Ｓｎ5といったＣｕＳｎ合金６２が形成される。ＣｕＳｎ合金の形成速度は比較的速く、電極５１とバンプ６０ｂの界面領域には、接合時の早い段階で、ＣｕＳｎ合金６２が形成される。
一方、Ｎｉが用いられた電極４１側では、電極４１上にＣｕＳｎ合金４４が形成されていることで、電極４１からのＮｉの拡散、Ｎｉの拡散によるＮｉＳｎ合金の形成が抑えられる。
接合時には、電極４１と電極５１が、どちらとの界面領域にもＣｕＳｎ合金であるＣｕＳｎ合金４４、ＣｕＳｎ合金６２が形成された接合部６０で接合される。電極４１上のＣｕＳｎ合金４４により、接合時のほか、接合後もＮｉＳｎ合金の形成が抑えられる。これにより、接合信頼性に優れた電子装置１Ａが得られる。
尚、図７に示す接合部６０は、バンプ６０ｂに含まれる成分元素（Ｓｎ）と、電極５１又はその上に形成されるＣｕＳｎ合金６２、接合前に予め電極４１上に形成されたＣｕＳｎ合金４４に含まれる成分元素（Ｃｕ、Ｓｎ）との相互拡散によって形成され得る。図７に示す接合部６０の、電極４１との界面領域に形成されるＣｕＳｎ合金４４は、接合前に予め電極４１上に形成されたＣｕＳｎ合金４４に含まれる成分元素（Ｃｕ、Ｓｎ）と、接合部６０に含まれる成分元素（Ｓｎ、Ｃｕ）との相互拡散によって形成され得る。図７に示す接合部６０の、電極５１との界面領域に形成されるＣｕＳｎ合金６２は、電極５１に含まれる成分元素（Ｃｕ）と、接合部６０に含まれる成分元素（Ｓｎ、Ｃｕ）との相互拡散によって形成され得る。
図６及び図７の例では、予めＣｕＳｎ合金４４を設けた電子部品４０と接合する、相手側の電子部品５０に、バンプ６０ａ又はバンプ６０ｂを設け、これらの電子部品４０と電子部品５０を接合するようにした。このほか、バンプ６０ａ又はバンプ６０ｂは、電子部品５０には設けず、電子部品５０との接合前に予め電子部品４０のＣｕＳｎ合金４４上に設け、このような電子部品４０を、電子部品５０と接合するようにしてもよい。このような接合方法を採用した場合にも、上記のようなＣｕＳｎ合金４４による電極４１からのＮｉの拡散抑制効果を得ることができる。
また、図６及び図７の例では、Ｎｉが用いられた電極４１を備える電子部品４０について、その電極４１上に形成されたＣｕ層４２及びＳｎ含有層４３が、アニールによって全体的に合金化され、ＣｕＳｎ合金４４が形成されたものを示した。このほか、電極４１上のＣｕ層４２及びＳｎ含有層４３が、アニールによって部分的に合金化されることで形成されたＣｕＳｎ合金４４を含む電子部品４０でも、上記同様の接合を行うことができ、上記同様の効果を得ることができる。
図８は第１の実施の形態に係る電子部品の構成例を示す図である。図８（Ａ）〜図８（Ｃ）にはそれぞれ、電子部品の各構成例の要部断面を模式的に図示している。
電子部品４０は、上記図４（Ａ）に示したように電極４１上に形成されたＣｕ層４２及びＳｎ含有層４３が、アニールによって部分的に合金化されることで形成された、図８（Ａ）〜図８（Ｃ）のようなＣｕＳｎ合金４４を含む構成であってもよい。
図８（Ａ）に示す電子部品４０は、上記図４（Ａ）に示したＣｕ層４２のＳｎ含有層４３側の部分（上部）が、アニールによってそのＳｎ含有層４３と合金化されてＣｕＳｎ合金４４が形成された構造を有している。Ｃｕ層４２の電極４１側の部分（下部）は、そのアニールによってはＳｎ含有層４３と合金化されず、図８（Ａ）に示すように、未反応部分４２ａとして残存している。このような未反応部分４２ａが残存する場合でも、未反応部分４２ａ及びＣｕＳｎ合金４４によって、電子部品５０との接合時及び接合後の電極４１からのＮｉの拡散、Ｎｉの拡散によるＮｉＳｎ合金の形成を抑えることが可能である。例えば、Ｎｉを用いた電極４１上に、半田に対する拡散係数がＮｉよりも大きいＣｕを含む未反応部分４２ａが残存することで、ＮｉＳｎ合金の形成を効果的に抑えることができる。
図８（Ｂ）に示す電子部品４０は、上記図４（Ａ）に示したＳｎ含有層４３のＣｕ層４２側の部分（下部）が、アニールによってそのＣｕ層４２と合金化されてＣｕＳｎ合金４４が形成された構造を有している。Ｓｎ含有層４３のＣｕ層４２と反対側の部分（上部）は、そのアニールによってはＣｕ層４２と合金化されず、図８（Ｂ）に示すように、未反応部分４３ａとして残存している。このような未反応部分４３ａが残存する場合でも、ＣｕＳｎ合金４４によって、電子部品５０との接合時及び接合後の電極４１からのＮｉの拡散、Ｎｉの拡散によるＮｉＳｎ合金の形成を抑えることが可能である。例えば、未反応部分４３ａが残存することで、それが言わば予備半田層のような役割を果たし、電子部品５０との接合時におけるバンプ６０ａ又は６０ｂとの接合の容易化を図ることができる。
図８（Ｃ）に示す電子部品４０は、上記図４（Ａ）に示したＣｕ層４２のＳｎ含有層４３側の部分（上部）、及び、Ｓｎ含有層４３のＣｕ層４２側の部分（下部）が、アニールによって合金化されてＣｕＳｎ合金４４が形成された構造を有している。Ｃｕ層４２の電極４１側の部分（下部）、及び、Ｓｎ含有層４３のＣｕ層４２と反対側の部分（上部）は、そのアニールによっては合金化されず、図８（Ｃ）に示すように、それぞれ未反応部分４２ａ、未反応部分４３ａとして残存している。このような未反応部分４２ａ及び未反応部分４３ａが残存する場合でも、未反応部分４２ａ及びＣｕＳｎ合金４４によって、電子部品５０との接合時及び接合後の電極４１からのＮｉの拡散、Ｎｉの拡散によるＮｉＳｎ合金の形成を抑えることが可能である。例えば、Ｎｉを用いた電極４１上に、Ｃｕを含む未反応部分４２ａが残存することで、ＮｉＳｎ合金の形成を効果的に抑えることができる。また、未反応部分４３ａが残存することで、電子部品５０との接合時におけるバンプ６０ａ又は６０ｂとの接合の容易化を図ることができる。
電子部品４０が、図８（Ａ）〜図８（Ｃ）に示すような構造となっている場合でも、接合部の強度低下の一因となるＮｉの拡散、ＮｉＳｎ合金の形成を抑え、接合信頼性に優れる電子装置を得ることができる。
次に、第２の実施の形態について説明する。
図９は第２の実施の形態に係る電子部品の電極形成工程の一例を示す図である。図９（Ａ）には、電子部品の電極形成における第１工程の一例の要部断面を模式的に図示し、図９（Ｂ）には、電子部品の電極形成における第２工程の一例の要部断面を模式的に図示している。
この例では、まず、図９（Ａ）に示すように、電子部品４０の表面４０ａに設けられた電極４１上に、Ｃｕ層４２及びＳｎ含有層４３が順に形成され、更にそのＳｎ含有層４３上に、Ｎｉ層４５（純Ｎｉの層又はＮｉを主体とする層）が形成される。Ｃｕ層４２、Ｓｎ含有層４３及びＮｉ層４５は、後述のように形成するＣｕＳｎ合金及びＣｕＮｉＳｎ合金の目的の組成に基づき、各々の膜厚が設定される。Ｃｕ層４２は、例えば、１μｍ〜２μｍの膜厚で、電極４１上に形成される。Ｓｎ含有層４３は、例えば、１μｍ〜２μｍの膜厚で、Ｃｕ層４２上に形成される。Ｎｉ層４５は、例えば、０．３μｍの膜厚で、Ｓｎ含有層４３上に形成される。この第２の実施の形態に係る電極形成工程は、このようにＳｎ含有層４３上にＮｉ層４５が形成される点で、上記第１の実施の形態に係る電極形成工程と相違する。
電子部品４０の電極４１上にＣｕ層４２、Ｓｎ含有層４３及びＮｉ層４５が形成された後、アニール（リフロー前のプレアニール）が行われる。アニールは、Ｃｕ層４２に含まれるＣｕと、Ｓｎ含有層４３に含まれるＳｎと、Ｎｉ層４５に含まれるＮｉとが拡散するような条件で行われる。例えば、２５０℃〜３４０℃で、１０秒〜３０秒の条件で、アニールが行われる。このアニールにより、Ｃｕ層４２に含まれるＣｕと、Ｓｎ含有層４３に含まれるＳｎと、Ｎｉ層４５に含まれるＮｉとが拡散し、合金化され、電極４１上に、図９（Ｂ）に示すようなＣｕＳｎ合金４６及びＣｕＮｉＳｎ合金４７が形成される。
このようにＮｉが用いられた電極４１上に、Ｃｕ層４２を介してＳｎ含有層４３が形成された状態から、アニールが行われることで、ＮｉＳｎ合金の形成が抑えられて、電極４１上に比較的速くＣｕＳｎ合金４６が形成される。電極４１上にＣｕＳｎ合金４６が形成されることで、その後の電極４１に含まれるＮｉの拡散、Ｎｉの拡散によるＮｉＳｎ合金の形成が抑えられる。
また、Ｎｉが用いられた電極４１上に、Ｃｕ層４２を介してＳｎ含有層４３が形成され、更にそのＳｎ含有層４３上にＮｉ層４５が形成された状態から、アニールが行われることで、ＣｕＳｎ合金４６の上にはＣｕＮｉＳｎ合金４７が形成される。他の電子部品との接合時には、このＣｕＮｉＳｎ合金４７が、その接合時に用いられるバンプと主に反応する層となる。ＣｕＮｉＳｎ合金４７を設けておくことで、電極４１上のＣｕＳｎ合金４６とバンプとが直接接触するのを回避し、接合時、更には接合後も、Ｎｉの拡散を抑えるバリア層として機能するＣｕＳｎ合金４６を、電極４１上に安定的に設けておくことが可能になる。
図１０は第２の実施の形態に係る電子部品の接合工程の一例を示す図である。図１０（Ａ）には、電子部品の接合前の状態の一例の要部断面を模式的に図示し、図１０（Ｂ）には、電子部品の接合時の状態の一例の要部断面を模式的に図示している。
まず、図１０（Ａ）のように、上記図９に示したような電子部品４０と、表面５０ａに電極５１を備える電子部品５０が準備される。
例えば、上記図６で述べたのと同様に、電子部品５０の電極５１上には、電子部品４０との接合前に予め、Ｓｎを含む半田のバンプ６０ａが設けられる。電極５１とバンプ６０ａの界面領域には、バンプ６０ａを設ける際のウェットバックによって予めＣｕＳｎ合金６１が形成される。
Ｎｉが用いられた電極４１上にＣｕＳｎ合金４６及びＣｕＮｉＳｎ合金４７が設けられた電子部品４０と、Ｃｕが用いられた電極５１上にバンプ６０ａが設けられた電子部品５０とが準備された後、これらがバンプ６０ａを用いて接合される。
接合の際は、まず図１０（Ａ）に示すように、電子部品４０と電子部品５０が対向するように配置され、それらの電極４１と電極５１の位置合わせが行われた後、リフローが行われる。即ち、電極５１上のバンプ６０ａが加熱により溶融され、そのバンプ６０ａが、図１０（Ｂ）に示すように、電極４１上のＣｕＮｉＳｎ合金４７に接続された後、冷却により凝固される。
このリフローの際、Ｎｉが用いられた電子部品４０の電極４１上には、予めＣｕＳｎ合金４６が形成されていることで、電極４１からのＮｉの拡散が抑えられ、Ｎｉの拡散によるＮｉＳｎ合金の形成が抑えられる。このＣｕＳｎ合金４６上には、ＣｕＮｉＳｎ合金４７が形成されていることで、ＣｕＳｎ合金４６とバンプ６０ａとの直接的な接触が回避され、接合時のほか、接合後も安定的に、電極４１上にＣｕＳｎ合金４６が設けられた状態が得られ、Ｎｉの拡散抑制効果が得られる。
尚、図１０に示す接合部６０は、バンプ６０ａに含まれる成分元素（Ｓｎ）と、接合前に予め電極４１、電極５１上にそれぞれ形成されたＣｕＮｉＳｎ合金４７、ＣｕＳｎ合金６１に含まれる成分元素（Ｃｕ、Ｎｉ、Ｓｎ）との相互拡散によって形成され得る。図１０に示す接合部６０の、電極４１との界面領域に形成されるＣｕＮｉＳｎ合金４７は、接合前に予め電極４１上に形成されたＣｕＮｉＳｎ合金４７に含まれる成分元素（Ｃｕ、Ｎｉ、Ｓｎ）と、接合部６０に含まれる成分元素（Ｓｎ、Ｃｕ）との相互拡散によって形成され得る。図１０に示す接合部６０の、電極５１との界面領域に形成されるＣｕＳｎ合金６１は、接合前に予め電極５１上に形成されたＣｕＳｎ合金６１に含まれる成分元素（Ｃｕ、Ｓｎ）と、接合部６０に含まれる成分元素（Ｓｎ、Ｃｕ）との相互拡散によって形成され得る。
上記手法によれば、異なる材料が用いられた電極４１、電極５１と接合部６０との界面領域に、共にＣｕＳｎ合金であるＣｕＳｎ合金４６、ＣｕＳｎ合金６１が形成される電子装置１Ｂが得られる。Ｎｉが用いられた電極４１上にＣｕＳｎ合金４６が形成され、それにより、接合部６０の強度低下の一因となる電極４１からのＮｉの拡散が抑えられ、接合信頼性に優れた電子装置１Ｂが実現される。
図１０には、電子部品４０との接合前の電子部品５０の電極５１とバンプ６０ａの間に、予めＣｕＳｎ合金６１が形成される場合を例示したが、電極５１側に予めＣｕＳｎ合金６１が形成されていないような場合でも、上記同様の効果を得ることができる。即ち、この場合には、上記図７について述べたのと同様、接合時の早い段階で、Ｃｕが用いられた電極５１と、その上に設けられたＳｎを含むバンプとの界面領域に、互いのＣｕとＳｎの拡散、合金化により、ＣｕＳｎ合金が形成される。これにより、電極４１、電極５１と接合部６０との界面領域に共にＣｕＳｎ合金が形成される、接合信頼性に優れた電子装置１Ｂが得られる。
また、図１０の例では、予めＣｕＳｎ合金４６及びＣｕＮｉＳｎ合金４７を設けた電子部品４０と接合する、相手側の電子部品５０に、バンプ６０ａを設け、これらの電子部品４０と電子部品５０を接合するようにした。このほか、バンプ６０ａは、電子部品５０には設けず、電子部品５０との接合前に予め電子部品４０のＣｕＮｉＳｎ合金４７上に設け、このような電子部品４０を、電子部品５０と接合するようにしてもよい。このような接合方法を採用した場合にも、上記のようなＣｕＳｎ合金４６による電極４１からのＮｉの拡散抑制効果を得ることができる。
また、図１１は第２の実施の形態に係る電子部品の構成例を示す図である。図１１（Ａ）〜図１１（Ｃ）にはそれぞれ、電子部品の各構成例の要部断面を模式的に図示している。
上記図９及び図１０の例では、Ｎｉが用いられた電極４１上に形成されるＣｕ層４２、Ｓｎ含有層４３及びＮｉ層４５が、アニールによって全体的に合金化され、ＣｕＳｎ合金４６及びＣｕＮｉＳｎ合金４７が形成される場合を例示した。このほか、電極４１上のＣｕ層４２、Ｓｎ含有層４３及びＮｉ層４５が、アニールによって部分的に合金化されることでＣｕＳｎ合金４６及びＣｕＮｉＳｎ合金４７が形成されてもよい。
例えば、図１１（Ａ）に示すように、電極４１とＣｕＳｎ合金４６の間に、Ｃｕ層４２の未反応部分４２ａが残存していてもよい。また、図１１（Ｂ）に示すように、ＣｕＮｉＳｎ合金４７上に、Ｎｉ層４５の未反応部分４５ａが残存していてもよい。更にまた、図１１（Ｃ）に示すように、Ｃｕ層４２の未反応部分４２ａとＮｉ層４５の未反応部分４５ａが共に残存していてもよい。図１１（Ａ）〜図１１（Ｃ）のような構成であっても、上記同様の接合を行うことができ、上記図８について述べたのと同様の効果を得ることができる。
また、上記図９及び図１０の例では、Ｎｉが用いられた電極４１上に、Ｃｕ層４２、Ｓｎ含有層４３及びＮｉ層４５を形成し、アニールすることで、ＣｕＳｎ合金４６及びＣｕＮｉＳｎ合金４７を形成するようにした。このほか、電極４１上に、めっき法等を用いてＣｕとＮｉとＳｎを含有するＣｕ，Ｎｉ，Ｓｎ含有層を形成し、その後、アニールを行うことで、所定の金属間化合物を含むＣｕＮｉＳｎ合金を形成し、それをＮｉ拡散のバリア層として用いることも可能である。
以上、第１及び第２の実施の形態について述べたが、上記のような、Ｎｉが用いられた電極からのＮｉの拡散とそれによるＮｉＳｎ合金の形成を抑えるバリア層となるＣｕＳｎ合金は、Ｎｉが用いられた電極を備える各種電子部品に適用することができる。このようなバリア層となるＣｕＳｎ合金が適用可能な電子部品として、半導体素子、半導体パッケージ、回路基板等がある。
図１２は半導体素子の一例を示す図である。図１２には、半導体素子の一例の要部断面を模式的に図示している。
図１２に示す半導体素子１００は、トランジスタ等の素子が設けられた半導体基板１１０と、半導体基板１１０上に設けられた配線層１２０とを有する。
半導体基板１１０には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）等の基板が用いられる。このような半導体基板１１０に、トランジスタ、容量、抵抗等の素子が設けられる。図１２には素子の一例として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１３０を図示している。
ＭＯＳトランジスタ１３０は、半導体基板１１０に設けられた素子分離領域１１０ａにより画定された素子領域に設けられる。ＭＯＳトランジスタ１３０は、半導体基板１１０上にゲート絶縁膜１３１を介して形成されたゲート電極１３２と、ゲート電極１３２の両側の半導体基板１１０内に形成されたソース領域１３３及びドレイン領域１３４とを有する。ゲート電極１３２の側壁には、絶縁膜のスペーサ１３５が設けられる。
このようなＭＯＳトランジスタ１３０等が設けられた半導体基板１１０上に、配線層１２０が設けられる。配線層１２０は、半導体基板１１０に設けられたＭＯＳトランジスタ１３０等に電気的に接続された導体部１２１（配線及びビア）と、導体部１２１を覆う絶縁部１２２とを有する。図１２には一例として、ＭＯＳトランジスタ１３０のソース領域１３３及びドレイン領域１３４に電気的に接続された導体部１２１を図示している。導体部１２１には、Ｃｕ、アルミニウム（Ａｌ）等の各種導体材料が用いられる。絶縁部１２２には、酸化シリコン等の無機絶縁材料や、樹脂等の有機絶縁材料が用いられる。配線層１２０には、内部の導体部１２１に電気的に接続された、外部接続用の電極１２３が設けられる。
ここで、図１３及び図１４は半導体素子の電極構造例を示す図である。図１３及び図１４にはそれぞれ、半導体素子の電極構造例の要部断面を模式的に図示している。
半導体素子１００の電極１２３は、例えば、図１３（Ａ）及び図１３（Ｂ）に示すように、配線層１２０の表面に設けられた保護膜１２２ａの、その開口部１２２ｂから露出する導体部１２１上に、開口部１２２ｂ内からその周辺に跨って、設けられる。尚、保護膜１２２ａには、無機絶縁材料や有機絶縁材料が用いられる。
図１３（Ａ）及び図１３（Ｂ）に示す電極１２３（パッド、アンダーバンプメタル）は、例えば、Ｃｕ層１２３ａ（Ｃｕ電極部）と、そのＣｕ層１２３ａ上に設けられたＮｉ層１２３ｂ（Ｎｉ電極部）とを含む。Ｎｉ層１２３ｂは、半導体素子１００の、他の電子部品との接合時に、その接合材となるバンプと、Ｃｕ層１２３ａとが反応するのを抑えるバリア層として機能する。このような電極１２３のＮｉ層１２３ｂ上に、他の電子部品との接合前に予め、図１３（Ａ）に示すようなＣｕＳｎ合金１２４が形成され、或いは図１３（Ｂ）に示すようなＣｕＳｎ合金１２６及びＣｕＮｉＳｎ合金１２７が形成される。
また、半導体素子１００の電極１２３としては、例えば、図１４（Ａ）及び図１４（Ｂ）に示すような、保護膜１２２ａから突出する柱状の電極１２３を設けることもできる。図１４（Ａ）及び図１４（Ｂ）に示す柱状の電極１２３（ポスト、ピラー）は、例えば、柱状のＣｕ層１２３ｃ（Ｃｕ電極部）と、そのＣｕ層１２３ｃ上に設けられたＮｉ層１２３ｄ（Ｎｉ電極部）とを含む。Ｎｉ層１２３ｄは、半導体素子１００の、他の電子部品との接合時に、その接合材となるバンプと、柱状のＣｕ層１２３ｃとが反応するのを抑えるバリア層として機能する。このような柱状の電極１２３のＮｉ層１２３ｄ上に、他の電子部品との接合前に予め、図１４（Ａ）に示すようなＣｕＳｎ合金１２４が形成され、或いは図１４（Ｂ）に示すようなＣｕＳｎ合金１２６及びＣｕＮｉＳｎ合金１２７が形成される。
図１３（Ａ）及び図１４（Ａ）に示すＣｕＳｎ合金１２４は、いずれも上記図４又は図５の例に従って形成することができる。図１３（Ｂ）及び図１４（Ｂ）に示すＣｕＳｎ合金１２６及びＣｕＮｉＳｎ合金１２７は、いずれも上記図９の例に従って形成することができる。
このように、半導体素子１００の、Ｎｉ層１２３ｂ、Ｎｉ層１２３ｄを含む電極１２３上に、ＣｕＳｎ合金１２４、或いはＣｕＳｎ合金１２６及びＣｕＮｉＳｎ合金１２７が形成される。これにより、半導体素子１００の、他の電子部品との接合時、更には接合後に、Ｎｉ層１２３ｂ、Ｎｉ層１２３ｄからのＮｉの拡散とそれによるＮｉＳｎ合金の形成が効果的に抑えられる。
図１５は半導体パッケージの一例を示す図である。図１５には、半導体パッケージの一例の要部断面を模式的に図示している。また、図１６は回路基板の一例を示す図である。図１６には、回路基板の一例の要部断面を模式的に図示している。
図１５に示す半導体パッケージ２００は、回路基板３００Ａ（パッケージ基板）と、回路基板３００Ａ上に搭載された半導体素子４００と、半導体素子４００を封止する封止層５００とを有する。
回路基板３００Ａには、例えば、プリント基板が用いられる。回路基板３００Ａは、導体部３１０Ａ（配線及びビア）と、導体部３１０Ａを覆う絶縁部３２０Ａとを有する。導体部３１０Ａには、Ｃｕ、Ａｌ等の各種導体材料が用いられる。絶縁部３２０Ａには、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂等の樹脂材料、そのような樹脂材料をガラス繊維や炭素繊維に含浸した複合樹脂材料等が用いられる。
このような回路基板３００Ａ上に、半導体素子４００が、それに設けられた半田等のバンプ４１０で電気的に接続（フリップチップボンディング）される。回路基板３００Ａと半導体素子４００の間には、アンダーフィル材５１０が充填される。回路基板３００Ａ上の半導体素子４００は、封止層５００で封止される。封止層５００には、エポキシ樹脂等の樹脂材料、そのような樹脂材料に絶縁性フィラーを含有させた材料等が用いられる。回路基板３００Ａの、半導体素子４００搭載面と反対側の表面には、内部の導体部３１０Ａに電気的に接続された、外部接続用の電極３１１Ａが設けられる。
尚、半導体素子４００は、回路基板３００Ａにワイヤボンディングで電気的に接続されてもよい。また、回路基板３００Ａ上には、複数の半導体素子４００が搭載されてもよく、半導体素子４００のほか、チップコンデンサ等の他の電子部品が搭載されてもよい。
図１６には、回路基板３００Ｂとして、複数の配線層を含む多層プリント基板を例示している。回路基板３００Ｂは、上記図１５に示した回路基板３００Ａと同様、Ｃｕ、Ａｌ等の導体部３１０Ｂ（配線及びビア）と、導体部３１０Ｂを覆う樹脂材料等の絶縁部３２０Ｂとを有する。回路基板３００Ｂには、内部の導体部３１０Ｂに電気的に接続された、外部接続用の電極３１１Ｂが設けられる。
ここで、図１７は回路基板の電極構造例を示す図である。図１７には、回路基板の電極構造例の要部断面を模式的に図示している。
図１７に示すように、回路基板３００（上記図１５の回路基板３００Ａ、上記図１６の回路基板３００Ｂに相当）の電極３１１（上記図１５の電極３１１Ａ、上記図１６の電極３１１Ｂに相当）は、一部が保護膜３２１から露出するように設けられる。尚、保護膜３２１には、ソルダーレジスト等が用いられる。
電極３１１は、例えば、Ｃｕ層３１１ａ（Ｃｕ電極部）と、そのＣｕ層３１１ａ上に設けられたＮｉ層３１１ｂ（Ｎｉ電極部）とを含む。Ｎｉ層３１１ｂは、回路基板３００の、他の電子部品との接合時に、その接合材となるバンプと、Ｃｕ層３１１ａとが反応するのを抑えるバリア層として機能する。このような電極３１１のＮｉ層３１１ｂ上に、他の電子部品との接合前に予め、図１７（Ａ）に示すようなＣｕＳｎ合金３１４が形成され、或いは図１７（Ｂ）に示すようなＣｕＳｎ合金３１６及びＣｕＮｉＳｎ合金３１７が形成される。
図１７（Ａ）に示すＣｕＳｎ合金３１４は、上記図４又は図５の例に従って形成することができる。図１７（Ｂ）に示すＣｕＳｎ合金３１６及びＣｕＮｉＳｎ合金３１７は、上記図９の例に従って形成することができる。
このように、回路基板３００の、Ｎｉ層３１１ｂを含む電極３１１上に、ＣｕＳｎ合金３１４、或いはＣｕＳｎ合金３１６及びＣｕＮｉＳｎ合金３１７が形成される。これにより、回路基板３００の、他の電子部品との接合時、更には接合後に、Ｎｉ層３１１ｂからのＮｉの拡散とそれによるＮｉＳｎ合金の形成が効果的に抑えられる。
尚、以上の説明における、接合する電子部品の組合せとしては、例えば、半導体素子と回路基板の組合せ、半導体パッケージと回路基板の組合せ、半導体素子と半導体パッケージの組合せがある。このほか、接合する電子部品の組合せとしては、半導体素子同士の組合せ、半導体パッケージ同士の組合せ、回路基板同士の組合せがある。接合する電子部品の一方の電極にＣｕが用いられ、他方の電極にＮｉが用いられる場合において、そのＮｉが用いられた電極側にＣｕＳｎ合金或いは更にＣｕＮｉＳｎ合金を設けることで、接合信頼性に優れた各種電子装置を実現することができる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１金属元素を含む第１電極を備えた第１電子部品を準備する工程と、
所定の半田に対する拡散係数が前記第１金属元素よりも大きい第２金属元素を含む第２電極を備えた第２電子部品を準備する工程と、
前記第１電極上に、前記第２金属元素と前記半田の成分元素とを含む第１合金を形成する工程と、
前記第１合金の形成後に、前記半田のバンプを用いて前記第１合金と前記第２電極とを接合する工程と
を含むことを特徴とする電子装置の製造方法。
（付記２） 前記バンプを用いて前記第１合金と前記第２電極とを接合する工程は、前記第２電極と前記バンプとの間に、前記第２金属元素と前記成分元素とを含む第２合金を形成する工程を含むことを特徴とする付記１に記載の電子装置の製造方法。
（付記３） 前記バンプを用いて前記第１合金と前記第２電極とを接合する工程前に、前記第２電極上に、前記バンプを形成する工程を含み、
前記バンプを用いて前記第１合金と前記第２電極とを接合する工程は、前記第１合金の形成後に、前記第１合金と、前記第２電極上の前記バンプとを接合する工程を含むことを特徴とする付記１又は２に記載の電子装置の製造方法。
（付記４） 前記第１合金を形成する工程は、
前記第１電極上に、前記第２金属元素を含む第１層を形成する工程と、
前記第１層上に、前記成分元素を含む第２層を形成する工程と、
加熱により、前記第１層の前記第２金属元素と、前記第２層の前記成分元素とを拡散させる工程と
を含むことを特徴とする付記１乃至３のいずれかに記載の電子装置の製造方法。
（付記５） 前記第２層上に、前記第１金属元素を含む第３層を形成する工程を更に含み、
前記加熱により、前記第１層の前記第２金属元素と、前記第２層の前記成分元素と、前記第３層の前記第１金属元素とを拡散させることを特徴とする付記４に記載の電子装置の製造方法。
（付記６） 前記加熱により、
前記第１電極上に設けられ、前記第２金属元素と前記成分元素とを含む第１合金部と、
前記第１合金部上に設けられ、前記第１金属元素と前記第２金属元素と前記成分元素とを含む第２合金部と
を有する前記第１合金を形成することを特徴とする付記５に記載の電子装置の製造方法。
（付記７） 前記加熱により、
前記第１電極上に形成された前記第１層の、前記第１電極側に残存する第１部分と、
前記第１部分上に設けられる前記第１合金と
を形成することを特徴とする付記４乃至６のいずれかに記載の電子装置の製造方法。
（付記８） 前記加熱により、
前記第１層上に形成された前記第２層の、前記第１層側と反対の側に残存する第２部分と、
前記第２部分下に設けられる前記第１合金と
を形成することを特徴とする付記４に記載の電子装置の製造方法。
（付記９） 前記加熱により、
前記第２層上に形成された前記第３層の、前記第２層側と反対の側に残存する第３部分と、
前記第３部分下に設けられる前記第１合金と
を形成することを特徴とする付記５又は６に記載の電子装置の製造方法。
（付記１０） 前記第１合金を形成する工程は、
前記第１電極上に、前記第２金属元素と前記成分元素とを含む第４層を形成する工程と、
加熱により、前記第４層の前記第２金属元素と前記成分元素とを拡散させる工程と
を含むことを特徴とする付記１乃至３のいずれかに記載の電子装置の製造方法。
（付記１１） 前記第１金属元素がニッケルであり、前記成分元素がスズであり、前記第２金属元素が銅であることを特徴とする付記１乃至１０のいずれかに記載の電子装置の製造方法。
１，１Ａ，１Ｂ 電子装置
１０，２０，４０，５０ 電子部品
１０ａ，２０ａ，４０ａ，５０ａ 表面
１１，２１，４１，５１ 電極
３０，６０ 接合部
３１，３２ 合金
３１Ａ，３２Ａ，４４，４６，６１，６２，１２４，１２６，３１４，３１６ ＣｕＳｎ合金
３１Ｂ ＮｉＳｎ合金
３１Ｃ，４７，１２７，３１７ ＣｕＮｉＳｎ合金
３２Ａａ，３２Ａｂ 層
４２，１２３ａ，１２３ｃ，３１１ａ Ｃｕ層
４２ａ，４３ａ，４５ａ 未反応部分
４３ Ｓｎ含有層
４５，１２３ｂ，１２３ｄ，３１１ｂ Ｎｉ層
４８ Ｃｕ，Ｓｎ含有層
６０ａ，６０ｂ，４１０ バンプ
１００，４００ 半導体素子
１１０ 半導体基板
１１０ａ 素子分離領域
１２０ 配線層
１２１，３１０Ａ，３１０Ｂ 導体部
１２２，３２０Ａ，３２０Ｂ 絶縁部
１２２ａ，３２１ 保護膜
１２２ｂ 開口部
１２３，３１１，３１１Ａ，３１１Ｂ 電極
１３０ ＭＯＳトランジスタ
１３１ ゲート絶縁膜
１３２ ゲート電極
１３３ ソース領域
１３４ ドレイン領域
１３５ スペーサ
２００ 半導体パッケージ
３００，３００Ａ，３００Ｂ 回路基板
５００ 封止層
５１０ アンダーフィル材

Claims (7)

  1. Ｎｉを含む第１電極を備えた第１電子部品を準備する工程と、
    Ｃｕを含む第２電極と、前記第２電極上に形成されたＳｎを含むバンプとを備えた第２電子部品を準備する工程と、
    前記第１電極上に、ＣｕＳｎ合金を含む第１合金を形成する工程と、
    前記第１合金の形成後に、前記バンプを用いて前記第１合金と前記第２電極とを接合する工程と
    を含むことを特徴とする電子装置の製造方法。
  2. 前記第２電子部品は、前記第２電極と前記バンプとの間に、ＣｕＳｎ合金を含む第２合金を含むことを特徴とする請求項１に記載の電子装置の製造方法。
  3. Ｎｉを含む第１電極を備えた第１電子部品を準備する工程と、
    Ｃｕを含む第２電極を備えた第２電子部品を準備する工程と、
    前記第１電極上に、ＣｕＳｎ合金を含む第１合金を形成する工程と、
    前記第１合金の形成後、前記第１合金上に、Ｓｎを含むバンプを形成する工程と、
    前記バンプを用いて前記第１合金と前記第２電極とを接合する工程と
    を含むことを特徴とする電子装置の製造方法。
  4. 前記バンプを用いて前記第１合金と前記第２電極とを接合する工程は、前記第２電極と前記バンプとの間に、ＣｕＳｎ合金を含む第２合金を形成する工程を含むことを特徴とする請求項３に記載の電子装置の製造方法。
  5. 前記第１合金を形成する工程は、
    前記第１電極上に、Ｃｕを含む第１層を形成する工程と、
    前記第１層上に、Ｓｎを含む第２層を形成する工程と、
    加熱により、前記第１層のＣｕと、前記第２層のＳｎとを拡散させる工程と
    を含むことを特徴とする請求項１乃至４のいずれかに記載の電子装置の製造方法。
  6. 前記第２層上に、Ｎｉを含む第３層を形成する工程を更に含み、
    前記加熱により、前記第１層のＣｕと、前記第２層のＳｎと、前記第３層のＮｉとを拡散させ、前記第１電極上に設けられたＣｕＳｎ合金と、前記ＣｕＳｎ合金上に設けられたＣｕＮｉＳｎ合金とを有する前記第１合金を形成することを特徴とする請求項５に記載の電子装置の製造方法。
  7. 前記第１合金を形成する工程は、
    前記第１電極上に、ＣｕとＳｎとを含む第４層を形成する工程と、
    加熱により、前記第４層のＣｕとＳｎとを拡散させる工程と
    を含むことを特徴とする請求項１乃至４のいずれかに記載の電子装置の製造方法。
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* Cited by examiner, † Cited by third party
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KR102462504B1 (ko) * 2015-11-19 2022-11-02 삼성전자주식회사 범프를 갖는 반도체 소자 및 그 형성 방법
CN106057692B (zh) * 2016-05-26 2018-08-21 河南工业大学 一种三维集成电路堆栈集成方法及三维集成电路
US11088308B2 (en) 2019-02-25 2021-08-10 Tdk Corporation Junction structure
CN112384141A (zh) * 2019-03-29 2021-02-19 株式会社村田制作所 伸缩性安装基板

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
KR100539213B1 (ko) * 2004-07-10 2005-12-27 삼성전자주식회사 복합 유전막 형성 방법 및 이를 이용하는 반도체 장치의제조 방법
JP4547411B2 (ja) * 2007-10-05 2010-09-22 富士通株式会社 半導体装置、及び半導体装置の製造方法
JP2010040691A (ja) * 2008-08-04 2010-02-18 Ebara Corp 鉛フリーバンプ形成方法
US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
JP2011044624A (ja) * 2009-08-24 2011-03-03 Hitachi Ltd 半導体装置および車載用交流発電機
JP5897247B2 (ja) * 2009-10-22 2016-03-30 Tdk株式会社 電子部品及び電子部品の製造方法
US8338287B2 (en) * 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP6076020B2 (ja) * 2012-02-29 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5462984B1 (ja) * 2012-03-30 2014-04-02 荒川化学工業株式会社 導電ペースト、硬化物、電極、及び電子デバイス

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