KR102462504B1 - 범프를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13201—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

필라 범프(pillar bump)를 갖는 반도체 소자에 관한 것이다. 기판 상에 도전성 패드가 형성된다. 상기 도전성 패드 상에 필라(pillar)가 형성된다. 상기 필라 상에 금속간 화합물 층(IMC layer)이 형성된다. 상기 금속간 화합물 층 상에 솔더 층이 형성된다. 상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖는다.

Description

범프를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having bump and method of forming the same}
필라 범프(pillar bump)를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 범프(bump)의 크기 또한 축소되어야 한다. 크기를 축소하고 신뢰성을 높이기 위하여 다양한 금속 층들을 갖는 범프(bump)의 형성 방법이 연구되고 있다. 서로 다른 금속 층들의 사이에 금속간 화합물 층(IMC layer)이 형성된다. 상기 금속간 화합물 층은 구성 물질의 종류에 따라 상기 범프의 신뢰성을 저하시킨다. 상기 금속간 화합물 층의 구성 물질을 제어하는 기술이 필요하다.
본 발명이 해결하고자 하는 과제는, 고 신뢰성의 필라 범프(pillar bump)를 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 고 신뢰성의 필라 범프(pillar bump)를 갖는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 도전성 패드를 포함한다. 상기 도전성 패드 상에 필라(pillar)가 형성된다. 상기 필라 상에 금속간 화합물 층(IMC layer)이 형성된다. 상기 금속간 화합물 층 상에 솔더 층이 형성된다. 상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖는다.
상기 필라 및 상기 금속간 화합물 층 사이에 배리어 층(barrier layer)이 형성될 수 있다.
상기 배리어 층의 수평 폭은 상기 금속간 화합물 층의 수평 폭과 실질적으로 동일할 수 있다.
상기 필라는 상기 배리어 층 보다 좁은 폭을 보일 수 있다.
상기 금속간 화합물 층의 측면은 상기 배리어 층의 측면 상에 수직 정렬될 수 있다.
상기 금속간 화합물 층 및 상기 배리어 층의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 솔더 층은 상기 금속간 화합물 층의 측면에 접촉될 수 있다. 상기 솔더 층의 하단은 상기 금속간 화합물 층의 상단 및 상기 배리어 층의 하단 사이에 형성될 수 있다.
상기 필라는 Cu 층을 포함할 수 있다. 상기 배리어 층은 Ni 층을 포함할 수 있다. 상기 금속간 화합물 층은 CuSn 층을 포함할 수 있다. 상기 솔더 층은 SnAg 층을 포함할 수 있다.
상기 금속간 화합물 층은 경사진 측면을 포함할 수 있다. 상기 금속간 화합물 층의 상기 경사진 측면은 역-경사를 보일 수 있다.
상기 배리어 층 및 상기 금속간 화합물 층 사이에 반응 층이 형성될 수 있다. 상기 반응 층은 Cu 층을 포함할 수 있다.
상기 반응 층은 상기 배리어 층 및 상기 금속간 화합물 층 보다 좁은 수평 폭을 보일 수 있다. 상기 반응 층은 경사진 측면을 포함할 수 있다. 상기 반응 층의 상기 경사진 측면은 역-경사를 보일 수 있다. 상기 금속간 화합물 층은 경사진 측면을 포함할 수 있다. 상기 금속간 화합물 층의 상기 경사진 측면은 역-경사를 보일 수 있다.
상기 도전성 패드 및 상기 필라 사이에 씨드 층(seed layer)이 형성될 수 있다.
상기 씨드 층은 상기 필라 보다 좁은 수평 폭을 보일 수 있다.
상기 씨드 층은 Ti 을 갖는 제1 씨드 층, 및 상기 제1 씨드 층 상에 Cu 를 갖는 제2 씨드 층을 포함할 수 있다. 상기 제1 씨드 층은 상기 제2 씨드 층 보다 좁은 수평 폭을 보일 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 제1 기판 상의 도전성 패드를 포함한다. 상기 도전성 패드 상에 필라(pillar)가 형성된다. 상기 필라 상에 배리어 층(barrier layer)이 형성된다. 상기 배리어 층 상에 금속간 화합물 층(IMC layer)이 형성된다. 상기 금속간 화합물 층 상에 솔더 층이 형성된다. 상기 솔더 층 상에 제2 기판이 형성된다. 상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖는다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 인터포저(interposer) 상의 제1 반도체 칩을 포함한다. 상기 인터포저 및 상기 제1 반도체 칩 사이에 범프(bump)가 형성된다. 상기 제1 반도체 칩 상에 하나 또는 다수의 제2 반도체 칩들이 적층된다. 상기 범프(bump)는 필라(pillar) 상의 배리어 층(barrier layer)을 포함한다. 상기 배리어 층 상에 금속간 화합물 층(IMC layer)이 형성된다. 상기 금속간 화합물 층 상에 솔더 층이 형성된다. 상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖는다.
상기 필라는 상기 배리어 층(barrier layer)보다 좁은 폭을 보일 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 도전성 패드를 갖는 기판 상에 씨드 층(seed layer)을 형성하는 것을 포함한다. 상기 씨드 층 상에 필라(pillar)를 형성한다. 상기 필라 상에 배리어 층(barrier layer)을 형성한다. 상기 배리어 층 상에 반응 층을 형성한다. 상기 반응 층 상에 솔더 층을 형성한다. 리플로우(reflow) 공정을 이용하여 상기 배리어 층 및 상기 솔더 층 사이에 금속간 화합물 층(IMC layer)을 형성한다. 상기 씨드 층 및 상기 필라를 식각한다.
상기 씨드 층 및 상기 필라를 식각하는 것은 상기 리플로우(reflow) 공정을 이용하여 상기 금속간 화합물 층(IMC layer)을 형성한 후 수행할 수 있다.
상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 보일 수 있다.
상기 배리어 층의 수평 폭은 상기 금속간 화합물 층의 수평 폭과 실질적으로 동일할 수 있다.
상기 필라는 상기 배리어 층 보다 좁은 폭을 보일 수 있다.
상기 금속간 화합물 층의 측면은 상기 배리어 층의 측면 상에 수직 정렬될 수 있다.
상기 금속간 화합물 층 및 상기 배리어 층의 측면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 솔더 층은 상기 금속간 화합물 층의 측면에 접촉될 수 있다. 상기 솔더 층의 하단은 상기 금속간 화합물 층의 상단 및 상기 배리어 층의 하단 사이에 형성될 수 있다.
상기 필라는 Cu 층을 포함할 수 있다. 상기 배리어 층은 Ni 층을 포함할 수 있다. 상기 반응 층은 Cu 층을 포함할 수 있다. 상기 금속간 화합물 층은 CuSn 층을 포함할 수 있다. 상기 솔더 층은 SnAg 층을 포함할 수 있다.
상기 씨드 층 및 상기 필라를 식각한 후, 상기 반응 층은 상기 배리어 층 및 상기 금속간 화합물 층 사이에 보존될 수 있다. 상기 배리어 층 및 상기 금속간 화합물 층 사이에 보존된 상기 반응 층은 상기 배리어 층 및 상기 금속간 화합물 층 보다 좁은 수평 폭을 보일 수 있다.
상기 씨드 층 및 상기 필라를 식각한 후, 상기 씨드 층은 상기 도전성 패드 및 상기 필라 사이에 보존될 수 있다. 상기 씨드 층은 상기 필라 보다 좁은 수평 폭을 보일 수 있다.
상기 씨드 층은 Ti 을 갖는 제1 씨드 층, 및 상기 제1 씨드 층 상의 Cu 를 갖는 제2 씨드 층을 포함할 수 있다. 상기 제1 씨드 층은 상기 제2 씨드 층 보다 좁은 수평 폭을 보일 수 있다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 도전성 패드를 갖는 기판 상에 필라(pillar)를 형성하는 것을 포함한다. 상기 필라 상에 금속간 화합물 층(IMC layer)을 형성한다. 상기 금속간 화합물 층 상에 솔더 층을 형성한다. 상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖는다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 리플로우 공정을 수행한 후, 씨드 층을 식각하는 공정이 수행될 수 있다. 상기 씨드 층을 식각하는 동안 필라(pillar)의 측면이 식각될 수 있다. 상기 리플로우 공정이 수행되는 동안 반응 층은 솔더 층과 반응하여 금속간 화합물 층(IMC layer)이 형성될 수 있다. 상기 리플로우 공정이 수행되는 동안 배리어 층(barrier layer)은 상기 솔더 층과 격리될 수 있다. 상기 리플로우 공정이 수행되는 동안 상기 배리어 층 및 상기 솔더 층의 반응에 의하여 신뢰성을 저해하는 화합물 층이 생성되는 것을 원천적으로 차단할 수 있다. 고 신뢰성의 필라 범프(pillar bump)를 갖는 반도체 소자를 구현할 수 있다.
도 1내지 도 13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 플로우 차트 이다.
도 15 내지 도 24b는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1내지 도 13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 기판(21) 상에 형성된 도전성 패드(31), 보호 층(33), 씨드 층(seed layer; 37), 필라(pillar; 41), 배리어 층(barrier layer; 43), 금속간 화합물 층(intermetallic compound layer; IMC layer; 45A), 및 솔더 층(47)을 포함할 수 있다. 상기 씨드 층(37), 상기 필라(41), 상기 배리어 층(43), 상기 금속간 화합물 층(45A), 및 상기 솔더 층(47)은 범프(bump; 75)를 구성할 수 있다. 상기 범프(75)는 필라 범프(pillar bump)로 해석될 수 있다.
상기 씨드 층(37)은 상기 도전성 패드(31)보다 큰 폭을 보일 수 있다. 상기 씨드 층(37)은 상기 도전성 패드(31)에 직접적으로 접촉되고 상기 보호 층(33) 상에 연장될 수 있다. 상기 씨드 층(37)은 상기 도전성 패드(31) 및 상기 필라(41) 사이에 형성될 수 있다. 상기 씨드 층(37)의 두께는 상기 필라(41)보다 얇을 수 있다. 상기 씨드 층(37)은 제1 씨드 층(35) 및 상기 제1 씨드 층(35) 상의 제2 씨드 층(36)을 포함할 수 있다. 상기 제1 씨드 층(35)은 피브이디(PVD) 방법에 의한 Ti 층을 포함할 수 있다. 상기 제1 씨드 층(35)은 상기 도전성 패드(31)에 직접적으로 접촉될 수 있다. 상기 제2 씨드 층(36)은 피브이디(PVD) 방법에 의한 Cu 층을 포함할 수 있다.
상기 필라(41)는 상기 씨드 층(37) 상에 직접적으로 접촉될 수 있다. 상기 필라(41)는 Cu, Co, Ni, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 필라(41)는 전기도금(electroplating) 방법에 의한 Cu 층을 포함할 수 있다. 상기 필라(41)의 수직 두께는 수평 폭의 0.5배 이상일 수 있다. 예를 들면, 상기 필라(41)의 수직 두께는 수평 폭의 0.5배 내지 2배 일 수 있다. 상기 필라(41)는 원 기둥, 팔각 기둥, 또는 다각 기둥 모양 일 수 있다. 상기 필라(41)는 상기 배리어 층(43) 보다 좁은 폭을 보일 수 있다. 상기 필라(41)는 제1 수평 폭(W1)을 가질 수 있다.
상기 배리어 층(43)은 상기 필라(41)의 상부 표면을 덮을 수 있다. 상기 배리어 층(43)은 상기 필라(41) 및 상기 금속간 화합물 층(45A) 사이에 개재될 수 있다. 상기 배리어 층(43)은 상기 필라(41)보다 얇을 수 있다. 상기 배리어 층(43)은 Cu, Co, Ni, 또는 이들의 조합을 포함할 수 있다. 상기 배리어 층(43)은 상기 필라(41)와 다른 물질을 포함할 수 있다. 예를 들면, 상기 배리어 층(43)은 전기도금(electroplating) 방법에 의한 Ni 층을 포함할 수 있다. 상기 배리어 층(43)은 상기 필라(41)의 구성 물질이 상기 금속간 화합물 층(45A) 및 상기 솔더 층(47)으로 확산되는 것을 차단하는 역할을 할 수 있다.
상기 금속간 화합물 층(45A)은 상기 배리어 층(43) 및 상기 솔더 층(47) 사이에 형성될 수 있다. 상기 금속간 화합물 층(45A)은 상기 배리어 층(43) 및 상기 솔더 층(47) 에 직접적으로 접촉될 수 있다. 상기 금속간 화합물 층(45A)의 두께는 상기 배리어 층(43)과 같거나 얇을 수 있다. 상기 금속간 화합물 층(45A)의 폭은 상기 배리어 층(43)과 실질적으로 동일할 수 있다. 상기 금속간 화합물 층(45A)은 제2 수평 폭(W2)을 가질 수 있다. 상기 제2 수평 폭(W2)은 상기 제1 수평 폭(W1)보다 클 수 있다. 상기 금속간 화합물 층(45A)의 측면은 상기 배리어 층(43)의 측면 상에 수직 정렬될 수 있다. 상기 금속간 화합물 층(45A) 및 상기 배리어 층(43)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 금속간 화합물 층(45A)은 CuSn 층을 포함할 수 있다.
상기 솔더 층(47)은 상기 금속간 화합물 층(45A) 상을 덮을 수 있다. 상기 솔더 층(47)은 상기 금속간 화합물 층(45A)의 측면에 접촉될 수 있다. 상기 솔더 층(47)의 하단은 상기 금속간 화합물 층(45A)의 상단과 하단 사이에 형성될 수 있다. 상기 솔더 층(47)의 두께는 상기 필라(41)보다 얇을 수 있다. 상기 솔더 층(47)은 Sn, Ag, In, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 솔더 층(47)은 SnAg 층, 또는 SnAgCu 층을 포함할 수 있다.
도 2를 참조하면, 솔더 층(47)은 금속간 화합물 층(45A)의 측면을 덮고 배리어 층(43)의 측면에 접촉될 수 있다. 상기 솔더 층(47)의 하단은 상기 금속간 화합물 층(45A)의 상단 및 상기 배리어 층(43)의 하단 사이에 형성될 수 있다.
도 3을 참조하면, 필라(41)는 경사진 측면을 포함할 수 있다. 단면도 상에서 상기 필라(41)는 상부의 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다. 금속간 화합물 층(45A)의 수평 폭은 상기 필라(41)보다 넓을 수 있다.
도 4를 참조하면, 씨드 층(37)은 필라(41)보다 좁은 폭을 보일 수 있다. 상기 필라(41)의 하부에 언더컷 영역들이 형성될 수 있다. 상기 필라(41)의 하부 모서리는 둥글게 형성될 수 있다. 제1 씨드 층(35)은 제2 씨드 층(36)보다 좁은 폭을 보일 수 있다. 상기 제2 씨드 층(36)은 상기 필라(41)의 하부 표면 보다 좁은 폭을 보일 수 있다.
도 5를 참조하면, 배리어 층(barrier layer; 43) 및 금속간 화합물 층(intermetallic compound layer; IMC layer; 45A) 사이에 반응 층(45B)이 보존될 수 있다.
상기 반응 층(45B)은 상기 금속간 화합물 층(45A) 및 상기 배리어 층(43)에 직접적으로 접촉될 수 있다. 상기 반응 층(45B)의 수평 폭은 상기 금속간 화합물 층(45A) 보다 좁을 수 있다. 상기 반응 층(45B)의 수평 폭은 상기 배리어 층(43) 보다 좁을 수 있다. 상기 반응 층(45B)의 두께는 상기 배리어 층(43) 보다 얇을 수 있다. 상기 반응 층(45B)은 전기도금(electroplating) 방법에 의한 Cu 층을 포함할 수 있다.
도 6을 참조하면, 배리어 층(barrier layer; 43) 및 금속간 화합물 층(intermetallic compound layer; IMC layer; 45A) 사이에 반응 층(45C)이 보존될 수 있다. 상기 반응 층(45C)의 수평 폭은 상기 금속간 화합물 층(45A) 보다 좁을 수 있다. 상기 반응 층(45C)의 수평 폭은 상기 배리어 층(43) 보다 좁을 수 있다. 상기 반응 층(45C)은 경사진 측면을 보일 수 있다. 상기 반응 층(45C)의 측면은 역-경사를 보일 수 있다. 상기 반응 층(45C)은 상부의 폭이 하부보다 클 수 있다. 상기 반응 층(45C)은 역-사다리꼴을 보일 수 있다. 상기 반응 층(45C)은 전기도금(electroplating) 방법에 의한 Cu 층을 포함할 수 있다.
도 7을 참조하면, 금속간 화합물 층(45D)은 경사진 측면을 보일 수 있다. 상기 금속간 화합물 층(45D)의 측면은 역-경사를 보일 수 있다. 상기 금속간 화합물 층(45D)은 상부의 폭이 하부보다 클 수 있다. 상기 금속간 화합물 층(45D)은 역-사다리꼴을 보일 수 있다.
도 8을 참조하면, 배리어 층(barrier layer; 43) 및 금속간 화합물 층(45D) 사이에 반응 층(45C)이 보존될 수 있다. 상기 금속간 화합물 층(45D)은 경사진 측면을 보일 수 있다. 상기 금속간 화합물 층(45D)의 측면은 역-경사를 보일 수 있다. 상기 금속간 화합물 층(45D)은 상부의 폭이 하부보다 클 수 있다. 상기 금속간 화합물 층(45D)은 역-사다리꼴을 보일 수 있다. 상기 반응 층(45C)의 수평 폭은 상기 금속간 화합물 층(45D) 보다 좁을 수 있다. 상기 반응 층(45C)의 수평 폭은 상기 배리어 층(43) 보다 좁을 수 있다. 상기 반응 층(45C)은 경사진 측면을 보일 수 있다. 상기 반응 층(45C)의 측면은 역-경사를 보일 수 있다. 상기 반응 층(45C)은 상부의 폭이 하부보다 클 수 있다. 상기 반응 층(45C)은 역-사다리꼴을 보일 수 있다.
도 9를 참조하면, 도전성 패드(31)는 필라(41) 보다 큰 폭을 보일 수 있다.
도 10을 참조하면, 기판(21)은 제1 기판으로 해석될 수 있다. 상기 제1 기판(21)은 반도체 칩을 포함할 수 있다. 상기 제1 기판(21) 상에 도 1 내지 도 9를 참조하여 설명된 것과 유사한 제1 범프(bump; 75B)가 형성될 수 있다. 제2 기판(121) 상에 상기 제1 기판(21)이 장착될 수 있다. 상기 제1 기판(21) 및 상기 제2 기판(121) 사이에 상기 제1 범프(75B)가 개재될 수 있다. 상기 제2 기판(121)은 인쇄 회로 기판(printed circuit board; PCB), 인터포저(interposer), 또는 반도체 칩을 포함할 수 있다. 상기 제1 범프(75B)는 상기 제1 기판(21) 및 상기 제2 기판(121)에 접촉될 수 있다. 상기 제1 범프(75B)는 상기 제1 기판(21) 및 상기 제2 기판(121)에 신호전달 경로를 제공하는 역할을 할 수 있다.
도 11을 참조하면, 인터포저(interposer; 221) 상에 제1 반도체 칩(291)이 장착될 수 있다. 상기 제1 반도체 칩(291) 상에 제2 반도체 칩(293), 제3 반도체 칩(294), 제4 반도체 칩(295), 및 제5 반도체 칩(296)이 차례로 적층될 수 있다. 상기 제1 반도체 칩(291) 상에 제1 봉지재(83) 및 제2 봉지재(84)가 형성될 수 있다. 상기 인터포저(221) 상에 제6 반도체 칩(281)이 장착될 수 있다. 상기 인터포저(221), 상기 제1 반도체 칩(291), 상기 제2 반도체 칩(293), 상기 제3 반도체 칩(294), 및 상기 제4 반도체 칩(295)은 관통전극들(88)을 포함할 수 있다.
상기 인터포저(221) 및 상기 제1 반도체 칩(291) 사이에 제1 범프(75B)가 형성될 수 있다. 상기 제1 범프(75B)는 도 1 내지 도 9를 참조하여 설명된 것과 유사한 것일 수 있다. 상기 제1 반도체 칩(291) 및 상기 제2 반도체 칩(293) 사이와, 상기 제2 반도체 칩(293), 상기 제3 반도체 칩(294), 상기 제4 반도체 칩(295), 및 상기 제5 반도체 칩(296) 사이들에 제2 범프(85)가 형성될 수 있다. 상기 인터포저(221) 및 상기 제6 반도체 칩(281) 사이에 제3 범프(175)가 형성될 수 있다.
상기 인터포저(221)는 실리콘 인터포저(Si interposer)와 같은 반도체 기판을 포함할 수 있다. 상기 제1 반도체 칩(291)은 에스램셀(static random access memory cell; SRAM cell)을 갖는 버퍼 칩(buffer chip)과 같은 로직 칩(Logic chip)일 수 있다. 상기 제2 반도체 칩(293), 상기 제3 반도체 칩(294), 상기 제4 반도체 칩(295), 및 상기 제5 반도체 칩(296)의 각각은 디램(dynamic random access memory; DRAM)과 같은 메모리 칩(memory chip)을 포함할 수 있다. 상기 제6 반도체 칩(281)은 시피유(Central Processing Unit; CPU), 지피유(Graphic Processing Unit; GPU), 에이피유(Accelerated Processing Unit; APU), 또는 에이피(Application Processor; AP)를 포함할 수 있다.
도 12를 참조하면, 메인 보드(main board; 321) 상에 인터포저(interposer; 221)가 장착될 수 있다. 상기 인터포저(221) 상에 제1 반도체 칩(291)이 장착될 수 있다. 상기 제1 반도체 칩(291) 상에 제2 반도체 칩(293), 제3 반도체 칩(294), 제4 반도체 칩(295), 및 제5 반도체 칩(296)이 차례로 적층될 수 있다. 상기 제1 반도체 칩(291) 상에 제1 봉지재(83) 및 제2 봉지재(84)가 형성될 수 있다. 상기 인터포저(221) 상에 제6 반도체 칩(281)이 장착될 수 있다. 상기 인터포저(221), 상기 제1 반도체 칩(291), 상기 제2 반도체 칩(293), 상기 제3 반도체 칩(294), 및 상기 제4 반도체 칩(295)은 관통전극들(88)을 포함할 수 있다.
상기 인터포저(221) 및 상기 제1 반도체 칩(291) 사이에 제1 범프(75B)가 형성될 수 있다. 상기 제1 범프(75B)는 도 1 내지 도 9를 참조하여 설명된 것과 유사한 것일 수 있다. 상기 제1 반도체 칩(291) 및 상기 제2 반도체 칩(293) 사이와, 상기 제2 반도체 칩(293), 상기 제3 반도체 칩(294), 상기 제4 반도체 칩(295), 및 상기 제5 반도체 칩(296) 사이들에 제2 범프(85)가 형성될 수 있다. 상기 인터포저(221) 및 상기 제6 반도체 칩(281) 사이에 제3 범프(175)가 형성될 수 있다. 상기 인터포저(221) 및 상기 메인 보드(321) 사이에 제4 범프(275)가 형성될 수 있다.
상기 메인 보드(321)는 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)과 같은 인쇄 회로 기판(PCB)을 포함할 수 있다. 상기 메인 보드(321)의 하부에 외부 단자들(375)이 형성될 수 있다. 상기 메인 보드(321)는 패키지 보드에 해당될 수 있다. 상기 외부 단자들(375)의 각각은 솔더 볼, 범프, 도전성 핀, 도전성 탭, 도전성 리드, 또는 이들의 조합을 포함할 수 있다.
상기 인터포저(221)는 실리콘 인터포저(Si interposer)와 같은 반도체 기판을 포함할 수 있다. 상기 제1 반도체 칩(291)은 에스램셀(static random access memory cell; SRAM cell)을 갖는 버퍼 칩(buffer chip)과 같은 로직 칩(Logic chip)일 수 있다. 상기 제2 반도체 칩(293), 상기 제3 반도체 칩(294), 상기 제4 반도체 칩(295), 및 상기 제5 반도체 칩(296)의 각각은 디램(dynamic random access memory; DRAM)과 같은 메모리 칩(memory chip)을 포함할 수 있다. 상기 제6 반도체 칩(281)은 시피유(Central Processing Unit; CPU), 지피유(Graphic Processing Unit; GPU), 에이피유(Accelerated Processing Unit; APU), 또는 에이피(Application Processor; AP)를 포함할 수 있다.
일 실시 예에서, 상기 외부 단자들(375), 상기 제2 범프(85), 상기 제3 범프(175), 상기 제4 범프(275)의 각각은 도 1 내지 도 9를 참조하여 설명된 것과 유사한 것일 수 있다.
일 실시 예에서, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 에치비엠(high bandwidth memory; HBM)에 적용될 수 있다.
도 13을 참조하면, 제2 기판(121) 상에 제1 기판(21)이 장착될 수 있다. 상기 제1 기판(21) 및 상기 제2 기판(121) 사이에 제1 범프(75B)가 개재될 수 있다. 상기 제1 범프(75B)는 씨드 층(37), 필라(41), 배리어 층(43), 금속간 화합물 층(45N), 및 솔더 층(47B)을 포함할 수 있다. 상기 제2 기판(121) 상에 제2 도전성 패드(131)가 형성될 수 있다.
상기 제2 도전성 패드(131)는 상기 솔더 층(47B)과 접촉될 수 있다. 예를 들면, 상기 제2 도전성 패드(131)는 Ni, Cu, 또는 이들의 조합을 포함할 수 있다. 상기 금속간 화합물 층(45N)은 Cu, Ni, 및 Sn을 포함할 수 있다. 상기 솔더 층(47B)은 Sn, Ag, 및 Cu를 포함할 수 있다.
일 실시 예에서, 상기 제1 기판(21)은 도 12의 상기 제1 반도체 칩(291)에 해당될 수 있다. 상기 제2 기판(121)은 도 12의 상기 인터포저(interposer; 221)에 해당될 수 있다.
일 실시 예에서, 상기 제1 범프(75B)는 도 1 내지 도 9를 참조하여 설명된 것과 유사한 것일 수 있다.
도 14는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 플로우 차트 이다.
도 14를 참조하면, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법은 씨드 층(seed layer)을 형성하고(B10), 필라(pillar)를 형성하고(B20), 배리어 층(barrier layer)을 형성하고(B30), 반응 층을 형성하고(B40), 솔더 층을 형성하고(B50), 리플로우(reflow) 공정을 수행하고(B60), 씨드 층을 식각 하는(B70) 것을 포함할 수 있다.
상기 리플로우(reflow) 공정(B60)은 상기 씨드 층을 식각 하는 공정(B70) 보다 먼저 수행될 수 있다. 이하에서는 공정 단계별 단면도들을 참조하여 간략하게 설명하기로 한다.
도 15 내지 도 24b는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 14 및 도 15를 참조하면, 기판(21) 상에 도전성 패드(31) 및 보호 층(33)이 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체 기판일 수 있다. 상기 도전성 패드(31)는 본드 패드, 재배선 패드, 관통 전극, 또는 이들의 조합에 해당될 수 있다. 상기 도전성 패드(31)는 W, WN, Ti, TiN, TiAl, TiAlC, Ta, TaN, Ni, Co, Mn, Al, Mo, Ru, Pt, Ag, Au, Cu, Sn, In, 도전성 카본, 또는 이들의 조합과 같은 도전 층을 포함할 수 있다. 상기 도전성 패드(31)는 상기 기판(21) 상에 형성된 능동/수동 소자들(도시하지 않음)에 전기적으로 접속될 수 있다. 상기 보호 층(33)은 상기 기판(21)을 덮고 상기 도전성 패드(31)의 가장자리를 덮을 수 있다. 상기 보호 층(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 도전성 패드(31)의 상부 표면은 부분적으로 노출될 수 있다.
일 실시 예에서, 상기 기판(21)은 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 또는 이들의 조합을 포함할 수 있다. 상기 기판(21)은 다층 인쇄 회로 기판일 수 있다. 상기 도전성 패드(31)는 핑거 전극, 관통 전극, 또는 이들의 조합에 해당될 수 있다. 상기 보호 층(33)은 솔더 레지스트(solder resist)와 같은 절연 층을 포함할 수 있다.
도 14 및 도 16을 참조하면, 상기 기판(21) 상에 씨드 층(seed layer; 37)이 형성될 수 있다(B10).
상기 씨드 층(37)은 제1 씨드 층(35) 및 상기 제1 씨드 층(35) 상의 제2 씨드 층(36)을 포함할 수 있다. 상기 제1 씨드 층(35)은 피브이디(physical vapor deposition; PVD) 방법에 의한 Ti 층을 포함할 수 있다. 상기 제2 씨드 층(36)은 피브이디(physical vapor deposition; PVD) 방법에 의한 Cu 층을 포함할 수 있다. 상기 씨드 층(37)은 상기 도전성 패드(31)의 상부 표면에 접촉되고 상기 보호 층(33) 상을 덮을 수 있다. 상기 씨드 층(37)은 상기 기판(21)의 전면을 덮을 수 있다. 상기 씨드 층(37)은 전기도금 공정의 전극 역할을 할 수 있다.
도 14 및 도 17을 참조하면, 상기 씨드 층(37) 상에 몰드 층(39)이 형성될 수 있다. 상기 몰드 층(39)은 상기 도전성 패드(31)의 상부에 정렬된 홀(39H)을 포함할 수 있다. 상기 홀(39H)의 바닥에 상기 제2 씨드 층(36)의 표면이 노출될 수 있다. 상기 몰드 층(39)은 포토레지스트 패턴을 포함할 수 있다. 상기 몰드 층(39)은 사진 공정을 이용하여 형성될 수 있다.
일 실시 예에서, 상기 홀(39H)은 상부의 폭이 하부보다 큰 역-사다리꼴을 보일 수 있다. 상기 홀(39H)은 수평 폭보다 수직 높이가 클 수 있다.
도 14 및 도 18을 참조하면, 상기 홀(39H) 내의 상기 씨드 층(37) 상에 필라(pillar; 41)가 형성될 수 있다(B20).
상기 필라(41)는 상기 씨드 층(37)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 필라(41)는 전기도금(electroplating) 방법에 의한 Cu 층을 포함할 수 있다. 상기 필라(41)는 상기 씨드 층(37)보다 두껍게 형성될 수 있다. 상기 필라(41)의 측면은 상기 홀(39H)의 내벽에 정렬될 수 있다. 상기 필라(41)의 수직 두께는 수평 폭의 0.5배 이상일 수 있다. 예를 들면, 상기 필라(41)의 수직 두께는 수평 폭의 0.5배 내지 2배 일 수 있다. 상기 필라(41)는 상기 도전성 패드(31)의 상부에 정렬될 수 있다. 상기 필라(41)는 상기 몰드 층(39)의 상단보다 낮은 레벨에 형성될 수 있다.
일 실시 예에서, 상기 필라(41)는 Cu, Co, Ni, 또는 이들의 조합을 포함할 수 있다.
도 14 및 도 19를 참조하면, 상기 필라(41) 상에 배리어 층(barrier layer; 43)이 형성될 수 있다(B30).
상기 배리어 층(43)은 상기 필라(41)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 배리어 층(43)은 상기 필라(41)와 다른 물질을 포함할 수 있다. 상기 배리어 층(43)은 전기도금(electroplating) 방법에 의한 Ni 층을 포함할 수 있다. 상기 배리어 층(43)은 상기 필라(41)보다 얇게 형성될 수 있다. 상기 배리어 층(43)은 상기 필라(41)와 동일한 수평 폭을 보일 수 있다. 상기 배리어 층(43)의 측면은 상기 필라(41)의 측면에 수직 정렬될 수 있다. 상기 배리어 층(43)은 상기 몰드 층(39)의 상단보다 낮은 레벨에 형성될 수 있다.
일 실시 예에서, 상기 배리어 층(43)은 Cu, Co, Ni, 또는 이들의 조합을 포함할 수 있다.
도 14 및 도 20을 참조하면, 상기 배리어 층(43) 상에 반응 층(45)이 형성될 수 있다(B40).
상기 반응 층(45)은 상기 배리어 층(43)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 반응 층(45)은 상기 배리어 층(43)과 다른 물질을 포함할 수 있다. 상기 반응 층(45)은 상기 필라(41)와 동일한 물질을 포함할 수 있다. 상기 반응 층(45)은 전기도금(electroplating) 방법에 의한 Cu 층을 포함할 수 있다. 상기 반응 층(45)의 두께는 상기 배리어 층(43)과 같거나 얇을 수 있다. 상기 반응 층(45)은 상기 몰드 층(39)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 반응 층(45)은 상기 배리어 층(43)과 동일한 수평 폭을 보일 수 있다. 상기 반응 층(45)의 측면은 상기 배리어 층(43)의 측면 상에 수직 정렬될 수 있다.
도 14 및 도 21을 참조하면, 상기 반응 층(45) 상에 솔더 층(47)이 형성될 수 있다(B50).
상기 솔더 층(47)은 상기 반응 층(45)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 솔더 층(47)은 전기도금(electroplating) 방법에 의한 SnAg 층을 포함할 수 있다. 상기 솔더 층(47)의 두께는 상기 필라(41)보다 얇고 상기 반응 층(45) 및 상기 배리어 층(43)보다 두꺼울 수 있다. 상기 솔더 층(47)의 측면은 상기 반응 층(45)의 측면 상에 수직 정렬될 수 있다. 상기 솔더 층(47)은 상기 홀(39H)의 내부를 채울 수 있다.
일 실시 예에서, 상기 솔더 층(47)은 Sn, Ag, In, Cu, 또는 이들의 조합을 포함할 수 있다. 상기 솔더 층(47)은 SnAg 층, SnAgCu 층, 또는 이들의 조합을 포함할 수 있다.
도 14 및 도 22를 참조하면, 상기 몰드 층(39)을 제거하여 상기 씨드 층(37)의 상부 표면이 노출되고, 상기 필라(41), 상기 배리어 층(43), 상기 반응 층(45), 및 상기 솔더 층(47)의 측면들이 노출될 수 있다. 상기 필라(41), 상기 배리어 층(43), 상기 반응 층(45), 및 상기 솔더 층(47)의 측면들은 수직 정렬될 수 있다. 상기 필라(41), 상기 배리어 층(43), 상기 반응 층(45), 및 상기 솔더 층(47)의 측면들은 실질적으로 동일한 평면상에 노출될 수 있다. 상기 반응 층(45)은 상기 배리어 층(43) 및 상기 솔더 층(47) 사이에 개재될 수 있다. 상기 배리어 층(43) 및 상기 솔더 층(47)은 서로 떨어질 수 있다.
도 14 및 도 23을 참조하면, 리플로우(reflow) 공정을 수행하여 금속간 화합물 층(intermetallic compound layer; IMC layer; 45A)이 형성될 수 있다(B60).
상기 리플로우(reflow) 공정이 수행되는 동안 상기 반응 층(45) 및 상기 솔더 층(47)의 구성 물질들이 반응하여 상기 금속간 화합물 층(45A)이 형성될 수 있다. 상기 금속간 화합물 층(45A)은 CuSn 층을 포함할 수 있다. 상기 리플로우(reflow) 공정은 150℃ 내지 270℃ 분위기에서 수행될 수 있다.
상기 솔더 층(47)의 상부 표면은 둥글게 형성될 수 있다. 상기 솔더 층(47)은 상기 금속간 화합물 층(45A)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 솔더 층(47)은 상기 금속간 화합물 층(45A)의 측면에 접촉될 수 있다. 상기 금속간 화합물 층(45A)의 측면은 상기 배리어 층(43)의 측면 상에 수직 정렬될 수 있다. 상기 금속간 화합물 층(45A) 및 상기 배리어 층(43)의 측면들은 실질적으로 동일한 평면 상에 노출될 수 있다. 상기 금속간 화합물 층(45A)의 수평 폭은 상기 배리어 층(43)과 실질적으로 동일할 수 있다. 상기 금속간 화합물 층(45A)은 상기 배리어 층(43)의 상부 표면에 직접적으로 접촉될 수 있다.
본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법에 따르면, 상기 리플로우(reflow) 공정이 수행되는 동안 상기 배리어 층(43)은 상기 반응 층(45) 및 상기 금속간 화합물 층(45A)에 의하여 상기 솔더 층(47)과 접촉되지 않는다. 상기 리플로우(reflow) 공정이 수행되는 동안, 상기 배리어 층(43) 및 상기 솔더 층(47)의 반응에 의하여 신뢰성을 저하시키는 화합물 층이 생성되는 것을 원천적으로 차단할 수 있다.
일 실시 예에서, 상기 반응 층(45) 내의 Cu는 상기 솔더 층(47) 내부로 확산될 수 있다. 상기 반응 층(45)은 상기 배리어 층(43) 및 상기 금속간 화합물 층(45A) 사이에 보존될 수 있다.
일 실시 예에서, 상기 리플로우(reflow) 공정은 상기 몰드 층(39)을 제거하기 전에 수행될 수 있다.
도 14 및 도 24a를 참조하면, 상기 씨드 층(37)을 식각하여 상기 보호 층(33)이 노출될 수 있다(B70).
상기 씨드 층(37)을 식각하는 동안 상기 필라(41)의 측면이 식각되어 상기 필라(41)의 수평 폭은 좁아질 수 있다. 상기 씨드 층(37)은 상기 필라(41)의 하부에 보존될 수 있다. 상기 씨드 층(37), 상기 필라(41), 상기 배리어 층(43), 상기 금속간 화합물 층(45A), 및 상기 솔더 층(47)은 범프(bump; 75)를 구성할 수 있다. 상기 금속간 화합물 층(45A)은 상기 필라(41) 및 상기 씨드 층(37)에 대하여 식각 선택비를 보일 수 있다. 상기 금속간 화합물 층(45A)은 상기 배리어 층(43) 및 상기 솔더 층(47) 사이에 보존될 수 있다.
본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법에 따르면, 상기 리플로우(reflow) 공정(B60)은 상기 씨드 층(37)을 식각 하는 공정(B70) 보다 먼저 수행될 수 있다. 상기 리플로우(reflow) 공정(B60)이 수행되는 동안 상기 배리어 층(43)은 상기 솔더 층(47)과 접촉되지 않는다. 상기 리플로우(reflow) 공정(B60)이 수행되는 동안, 상기 배리어 층(43) 및 상기 솔더 층(47)의 반응에 의하여 신뢰성을 저하시키는 화합물 층이 생성되는 것을 원천적으로 차단할 수 있다. 상기 배리어 층(43)은 상기 필라(41)의 구성 물질이 상기 금속간 화합물 층(45A) 및 상기 솔더 층(47)으로 확산되는 것을 차단하는 역할을 할 수 있다.
일 실시 예에서, 상기 반응 층(45)이 상기 배리어 층(43) 및 상기 금속간 화합물 층(45A) 사이에 보존된 경우, 상기 씨드 층(37)을 식각하는 동안 상기 반응 층(45)의 측면이 식각되어 상기 반응 층(45)의 수평 폭은 좁아질 수 있다.
도 24b를 참조하면, 상기 씨드 층(37)은 상기 필라(41)보다 빠른 식각 속도를 보일 수 있다. 상기 씨드 층(37)은 상기 필라(41)보다 좁은 폭을 보일 수 있다. 상기 필라(41)의 하부에 언더컷 영역들이 형성될 수 있다. 상기 필라(41)의 하부 모서리는 둥글게 형성될 수 있다. 상기 제1 씨드 층(35)은 상기 제2 씨드 층(36)보다 빠른 식각 속도를 보일 수 있다. 상기 제1 씨드 층(35)은 상기 제2 씨드 층(36)보다 좁은 폭을 보일 수 있다. 상기 제2 씨드 층(36)은 상기 필라(41)보다 좁은 폭을 보일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21, 121: 기판
31, 131: 도전성 패드
33: 보호 층
35, 36, 37: 씨드 층(seed layer)
39: 몰드 층
39H: 홀
41: 필라(pillar)
43: 배리어 층(barrier layer)
45, 45B, 45C: 반응 층
45A, 45D, 45N: 금속간 화합물 층(intermetallic compound layer; IMC layer)
47, 47B: 솔더 층
75, 75B, 85, 175, 275: 범프(bump)
83, 84: 봉지재
88: 관통전극
221: 인터포저(interposer)
281, 291, 293, 294, 295, 296: 반도체 칩
321: 메인 보드(main board)
375: 외부 단자

Claims (10)

  1. 기판 상의 도전성 패드;
    상기 도전성 패드 상의 필라(pillar);
    상기 필라 상의 금속간 화합물 층(IMC layer);
    상기 금속간 화합물 층 상의 솔더 층; 및
    상기 필라 및 상기 금속간 화합물 층 사이의 배리어 층(barrier layer)을 포함하되,
    상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖고, 상기 필라는 상기 배리어 층보다 좁은 폭을 갖는 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 배리어 층의 수평 폭은 상기 금속간 화합물 층의 수평 폭과 실질적으로 동일한 반도체 소자.
  4. 삭제
  5. 제1 항에 있어서,
    상기 금속간 화합물 층의 측면은 상기 배리어 층의 측면 상에 수직 정렬된 반도체 소자.
  6. 제1 항에 있어서,
    상기 금속간 화합물 층 및 상기 배리어 층의 측면들은 실질적으로 동일한 평면을 이루는 반도체 소자.
  7. 제1 항에 있어서,
    상기 솔더 층은 상기 금속간 화합물 층의 측면에 접촉되고, 상기 솔더 층의 하단은 상기 금속간 화합물 층의 상단 및 상기 배리어 층의 하단 사이에 형성된 반도체 소자.
  8. 제1 항에 있어서,
    상기 필라는 Cu 층을 포함하고, 상기 배리어 층은 Ni 층을 포함하고, 상기 금속간 화합물 층은 CuSn 층을 포함하고, 상기 솔더 층은 SnAg 층을 포함하는 반도체 소자.
  9. 제1 기판 상의 도전성 패드;
    상기 도전성 패드 상의 필라(pillar);
    상기 필라 상의 배리어 층(barrier layer);
    상기 배리어 층 상의 금속간 화합물 층(IMC layer);
    상기 금속간 화합물 층 상의 솔더 층; 및
    상기 솔더 층 상의 제2 기판을 포함하되,
    상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖고, 상기 필라는 상기 배리어 층보다 좁은 폭을 갖는 반도체 소자.
  10. 인터포저(interposer);
    상기 인터포저 상의 제1 반도체 칩;
    상기 인터포저 및 상기 제1 반도체 칩 사이의 범프(bump); 및
    상기 제1 반도체 칩 상에 하나 또는 다수의 제2 반도체 칩들을 포함하되,
    상기 범프(bump)는
    필라(pillar) 상의 배리어 층(barrier layer);
    상기 배리어 층 상의 금속간 화합물 층(IMC layer); 및
    상기 금속간 화합물 층 상의 솔더 층을 포함하되,
    상기 필라는 상기 금속간 화합물 층보다 좁은 폭을 갖고, 상기 필라는 상기 배리어 층보다 좁은 폭을 갖는 반도체 소자.
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