JP4964505B2 - 半導体装置およびその製造方法、並びに電子部品 - Google Patents

半導体装置およびその製造方法、並びに電子部品 Download PDF

Info

Publication number
JP4964505B2
JP4964505B2 JP2006157065A JP2006157065A JP4964505B2 JP 4964505 B2 JP4964505 B2 JP 4964505B2 JP 2006157065 A JP2006157065 A JP 2006157065A JP 2006157065 A JP2006157065 A JP 2006157065A JP 4964505 B2 JP4964505 B2 JP 4964505B2
Authority
JP
Japan
Prior art keywords
land layer
land
semiconductor substrate
semiconductor device
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006157065A
Other languages
English (en)
Other versions
JP2007329156A (ja
Inventor
幸平 松丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2006157065A priority Critical patent/JP4964505B2/ja
Publication of JP2007329156A publication Critical patent/JP2007329156A/ja
Application granted granted Critical
Publication of JP4964505B2 publication Critical patent/JP4964505B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

本発明は、半導体装置およびその製造方法、並びに電子部品に係る。より詳細には、熱信頼性に優れた半導体装置およびその製造方法、並びにそのような半導体装置を備えた電子部品に関する。
近年、シリコンウェーハ等の半導体基板の主面に、半導体集積回路素子等の微細配線を形成する加工技術を応用して、極めて微小な電子機械機構、いわゆるMEMS(Micro Electromechanical System)を形成した電子部品が注目され、開発が進められている。
このような微小電子機械機構としては、加速度計・圧力センサ・アクチュエータ等のセンサや、微細な鏡面体を可動式に形成したマイクロミラーデバイス、光デバイス、あるいはマイクロポンプ等を組み込んだマイクロ化学システム等、非常に広い分野にわたるものが試作・開発されている。
加速度センサ装置などの装置の中には、2枚の板状部材を互いの主表面が平行になるように固定され、内部の密閉された空間にセンサなどが配置されたものがある。たとえば、赤外線センサ装置に用いられるセンサ素子には、2枚の板状部材を互いの主表面が平行になるように固定して、2枚の基板に挟まれる空間を真空状態にしたものがある。
上記の真空パッケージの製造において、従来の技術においては、複数のセンサを1枚のウエハの主表面に形成したのちに個々に分断する。次に、1つの真空容器の中に、センサが形成された1つの基板と対向する1つの基板とを配置して、個々に貼り合わせを行っていた(例えば、特許文献1、2参照)。
従来、封止を目的としたウエハレベルでの接合方法にハンダを用いる場合、接合時に用いるハンダがその後のプロセスで溶融することがないよう、あらかじめハンダの融点を高くする必要があるため、接合時のプロセス温度が高くなり、熱による影響を受けてしまうという問題があった。
特開2004−296724号公報 特開2005−236159号公報
本発明は上記事情に鑑みてなされたものであり、熱信頼性に優れた半導体装置を提供することを第一の目的とする。また、本発明は、低温でハンダ接合を可能とする半導体装置の製造方法を提供することを第二の目的とする。さらに、本発明は、熱信頼性に優れた半導体装置を備えることで、熱信頼性に優れた電子部品を提供することを第三の目的とする。
本発明の請求項1に記載の半導体装置の製造方法は、一方の面に機能素子が設けられた半導体基板と、前記機能素子が設けられた側の面と対向し、前記機能素子を覆うように前記半導体基板上に接合された封止用基板と、を備える半導体装置の製造方法であって、
前記半導体基板および前記封止用基板の相対向する側の面に、導電性の第一ランド層および第二ランド層をそれぞれ形成する工程と、
前記第二ランド層上に導電性の接続部材を形成する接続部材形成工程と、
前記第二ランド層が含有する金属成分を前記接続部材形成工程後の接続部材中に拡散させる第一熱拡散工程と、
前記第一ランド層と前記第二ランド層との間に、前記第一熱拡散工程後の接続部材を介して、前記半導体基板と前記封止用基板とを、それらの間に一定の空間を保持しつつ接合する接合工程と、
前記第一ランド層および前記第二ランド層がそれぞれ含有する金属成分を、前記接合工程後の接続部材中に拡散させる第二熱拡散工程と、を備えることを特徴とする。
本発明では、ランド層中の金属成分を接続部材中に拡散させることにより、接合部の融点を高くすることができる。これにより、接合時には低温で接合できるとともに、以降の熱プロセスからの影響を受けにくくなる。その結果、熱信頼性に優れた半導体装置およびその製造方法を提供することができる。
また、本発明では、熱信頼性に優れた半導体装置を備えることで、熱信頼性に優れた電子部品を提供することができる。
以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。
図1は、本発明の半導体装置の一例を示す断面図である。
この半導体装置10は、一方の面に機能素子3が設けられた半導体基板1と、前記機能素子3が設けられた側の面と対向し、前記機能素子3を覆うように前記半導体基板1上に配される封止用基板5と、前記半導体基板1と前記封止用基板5との間に一定の空間を保持しつつ、両者間を接合する接合部9と、を備える。
そして本発明の半導体装置10では、前記接合部9は、前記半導体基板1上に設けられた導電性の第一ランド層4と、前記封止用基板5上に設けられた導電性の第二ランド層7と、第一ランド層4と第二ランド層7との間に設けられたハンダバンプ8(導電性の接続部材)とからなり、前記第一ランド層4および第二ランド層7が含有する金属成分が、前記ハンダバンプ8中に拡散していることを特徴とする。
接合部9において、第一ランド層4および第二ランド層7中の金属成分がハンダバンプ8中に拡散することにより、接合部9の融点を高くすることができる。これにより、接合時には低温で接続できるが、以降の熱プロセスにおいては融点が高くなされているため、熱による影響を受けにくくなる。その結果、熱信頼性に優れた半導体装置10を得ることができる。
本発明の半導体装置10において、前記ハンダバンプ8中に拡散した金属成分は、該ハンダバンプ8の厚み方向に連続した濃度勾配の分布をなしていることが好ましい。これにより、前記ハンダバンプ8中において、金属拡散が一様に発生するため、熱信頼性をより向上することができる。
半導体基板1は、SiやGaAsなどの半導体材料からなる基材1aの表面に、パッシベーション膜2と、機能素子3とが形成されてなる。
パッシベーション膜2は、SiNまたはSiO等からなる不動態化による絶縁膜である。パッシベーション膜2は、例えばLP−CVD法等により形成することができ、その膜厚は例えば0.1〜0.5μmである。
機能素子3は、デバイスの中心機能を担う場所であって、例えば圧力センサや加速度センサなどのMEMSデバイスでは半導体基板1に与えられた物理的な変化量を電気的な信号に変換するエリアに相当する。
封止用基板5は、SiやGaAsなどの半導体材料からなる基材5a上に、パッシベーション膜6が形成されてなる。
そして半導体装置10では、上述したような半導体基板1上に第一ランド層4が形成され、封止用基板5上に第二ランド層7が形成され、第一ランド層4と第二ランド層7との間に設けられるハンダバンプ8(導電性の接続部材)を介して、前記機能素子3を覆うように半導体基板1上に封止用基板5を配して、接合される。
第一ランド層4および第二ランド層7の材料は、ハンダバンプ8との密着性があるとともに、後工程で熱拡散によりハンダバンプ8の固相融点を上昇させる効果を得るため、ハンダバンプ8の元々の融点xよりも融点が高くなければならない。
さらに、第一ランド層4および第二ランド層7中に含有される金属は、ハンダバンプ8中に熱拡散することでハンダバンプ8中に含有される金属の融点を上昇させる効果を得るため、ハンダバンプ8中の金属よりも第一ランド層4および第二ランド層7中の金属の拡散係数が大きくなければならない。
ハンダバンプ8の材質は、低温で溶融する金属であり、例えば融点220℃程度のAu−Sn(Au10wt%)ハンダが好ましいものとして挙げられる。Au−Snの他にも、スズ、インジウム、銅、亜鉛などの合金がハンダとして使用できる。
次に、図1に示す半導体装置10の製造方法について説明する。
まず、図2(a)に示すように、基材1a上にパッシベーション膜2および機能素子3を有する半導体基板11を用意する。
次に、図2(b)に示すように、半導体基板1のパッシベーション膜2上であって、機能素子3が形成されたエリアを囲うように第一ランド層4を形成する。
一方、図3(a)に示すように、基材5a上にパッシベーション膜6を有する封止用基板5を用意する。
次に、図3(b)に示すように、封止用基板5のパッシベーション膜6上であって、半導体基板1と対向させたときに機能素子3に相当するエリアを囲うように第二ランド層7を形成する。
次に、図3(c)に示すように、第二ランド層7上にハンダバンプ8を印刷法などの従来公知の方法により形成する。ハンダバンプ8の高さは、例えば数十μmから数百μmである。
次に、図3(d)に示すように、ハンダバンプ8形成後、ハンダバンプ8中の金属へ第二ランド層7中の金属を熱拡散させる。このとき、必要に応じて熱処理を行う。これにより、ハンダバンプ8中の金属の融点がxからyまで上昇し、融点yのハンダバンプ8aを有する封止用基板5が得られる。このとき、ハンダバンプ8の融点yは、半導体基板1の耐熱温度よりも十分低く、例えば250℃以下である。
そして、図4(a)に示すように、前記半導体基板1上に、前記機能素子3を覆うように半導体基板1上に封止用基板5を対向させて配し、ウエハレベルボンディングにより接合する。すなわち、第一ランド層4と第二ランド層7との間にハンダバンプ8aを介して、半導体基板1と前記封止用基板5とを、それらの間に一定の空間を保持しつつ接合する。
ボンディングの際の加熱温度は、ハンダバンプ8の融点yよりも高温とし、必要に応じて加重、ガス雰囲気等のコントロールを行う。
なお、あるギャップ量をもってデバイスエリアを封止する場合、あらかじめ封止用基板5の表面をウェットまたはドライなど公知の方法によりエッチングし、中空構造としておくこともある。
その後、図4(b)に示すように、第一ランド層4および第二ランド層7中に含有される金属成分を、ハンダバンプ8a中に拡散させるように熱処理を行う。
第一ランド層4および第二ランド層7中に含有される金属成分がハンダバンプ8aの金属へ熱拡散することで、ハンダバンプ8aの金属の融点がyからzまで上昇し、実装時のリフロー温度(例えば260℃)よりも温度が高い融点zのハンダバンプ8bを有する半導体装置10が得られる。
ここで図5は、Au−Snハンダの組成と融点との関係を示す図である。ランド層材料として、Au0.3μmに対し、高さ20μmのAu−Snハンダ(融点280℃:△印)を形成した後、300℃10分の加熱条件によりAuがAu−An中に拡散し、融点が350℃(○印)まで上昇することが確認された。
このように、合金の組成をランドメタルの拡散によって調整し、融点のコントロールが可能であると考えられる。
このように、本発明では、ランド層中の金属を低融点ハンダに熱拡散させ、ハンダバンプ8の融点を段階的に上昇させることにより、半導体基板1の耐熱温度よりも低い温度でウエハボンディングが可能となる。
また、ランド層中の金属をハンダに熱拡散させることで、ハンダバンプ8の融点を、一般的なハンダリフロー温度よりも高くすることができ、マザーボードへのハンダ実装が可能となる。
また、半導体基板1と封止用基板5との接合にハンダを用いることで、機密性の高いウエハレベルパッケージが実現できる。
このようにして得られる半導体装置10は、熱による影響を受けにくく、熱信頼性に優れたものとなる。
つぎに、上述したような半導体装置を備えた、本発明の電子部品について説明する。
図6は、本発明の電子部品の一例(第一実施形態)を示す断面図である。
本発明の電子部品20は、前記半導体装置10と、前記半導体基板1に設けられた貫通孔21と、前記貫通孔21を通り前記機能素子3と電気的に接続される電極22(貫通電極)と、前記半導体基板1の他方の面に設けられ、前記電極22と電気的に接続されるバンプ23とを備え、マザーボード30上に接合されている。
そして、本発明の電子部品20は、前記バンプ23の融点が、前記ハンダバンプ6の融点より低いことを特徴とする。これにより、電子部品20は、熱による影響を受けにくく、熱信頼性に優れたものとなる。
ハンダにより接合された半導体基板1、封止用基板5の少なくとも一方に、貫通電極22およびバンプ23を形成することで、デバイスエリアを封止しつつ、外部との電気的接続が可能となる。
貫通電極22は、例えば貫通孔21の内部に導電体が充填されることにより形成されていてもよいし、また、例えば貫通孔21の内壁に絶縁層を形成し、さらに該絶縁層の内側に導電体を充填することにより形成されていてもよい。
図7は、本発明の電子部品の他の一例(第二実施形態)を示す断面図である。
この電子部品20においては、機能素子3を有する半導体基板1が2層積層されてなり、上層が封止用基板5によって封止されている。そして、半導体基板1に設けられた貫通孔21と、前記貫通孔21を通り前記機能素子3と電気的に接続される電極22(貫通電極)と、前記半導体基板1の他方の面に設けられ、前記電極22と電気的に接続されるバンプ23とを備える。
ハンダにより接合された半導体基板、封止用基板の少なくとも一方に、貫通電極を形成することで、デバイスの積層が可能となり、パッケージの小型化が実現できる。また、このような構成にすることにより、従来と同様のプロセスで処理ができる電子部品を提供することができる。
本発明は、例えば加速度センサ・圧力センサ・アクチュエータ等のセンサとして機能する微小電子機械機構(MEMS:Micro Electro Mechanical Systems)など、機能素子を有する各種半導体装置、および該半導体装置を備えた電子部品に適用できる。ここで、MEMSとは、機械要素部品、センサー、アクチュエータ、電子回路を一つのシリコン基板上に集積化したデバイスを指す。
本発明に係る半導体装置の一例を示す断面図である。 図1に示した半導体装置の製造工程の一例を示す断面図である。 図2に示した工程に続く、製造工程の一例を示す断面図である。 図3に示した工程に続く、製造工程の一例を示す断面図である。 Au−Snハンダの組成と融点との関係を示す図である。 本発明に係る電子装置の一例を示す断面図である。 本発明に係る電子装置の他の一例を示す断面図である。
符号の説明
1 半導体基板、2 パッシベーション膜、3 機能素子、4 第一ランド層(ランド)、5 封止用基板、6 パッシベーション膜、7 第二ランド層(ランド)、8 ハンダバンプ(接続部材)、9 接合部、10 半導体装置。

Claims (1)

  1. 一方の面に機能素子が設けられた半導体基板と、前記機能素子が設けられた側の面と対向し、前記機能素子を覆うように前記半導体基板上に接合された封止用基板と、を備える半導体装置の製造方法であって、
    前記半導体基板および前記封止用基板の相対向する側の面に、導電性の第一ランド層および第二ランド層をそれぞれ形成する工程と、
    前記第二ランド層上に導電性の接続部材を形成する接続部材形成工程と、
    前記第二ランド層が含有する金属成分を前記接続部材形成工程後の接続部材中に拡散させる第一熱拡散工程と、
    前記第一ランド層と前記第二ランド層との間に、前記第一熱拡散工程後の接続部材を介して、前記半導体基板と前記封止用基板とを、それらの間に一定の空間を保持しつつ接合する接合工程と、
    前記第一ランド層および前記第二ランド層がそれぞれ含有する金属成分を、前記接合工程後の接続部材中に拡散させる第二熱拡散工程と、を備えることを特徴とする半導体装置の製造方法。
JP2006157065A 2006-06-06 2006-06-06 半導体装置およびその製造方法、並びに電子部品 Expired - Fee Related JP4964505B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006157065A JP4964505B2 (ja) 2006-06-06 2006-06-06 半導体装置およびその製造方法、並びに電子部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006157065A JP4964505B2 (ja) 2006-06-06 2006-06-06 半導体装置およびその製造方法、並びに電子部品

Publications (2)

Publication Number Publication Date
JP2007329156A JP2007329156A (ja) 2007-12-20
JP4964505B2 true JP4964505B2 (ja) 2012-07-04

Family

ID=38929449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006157065A Expired - Fee Related JP4964505B2 (ja) 2006-06-06 2006-06-06 半導体装置およびその製造方法、並びに電子部品

Country Status (1)

Country Link
JP (1) JP4964505B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2926747B1 (fr) * 2008-01-25 2011-01-14 Commissariat Energie Atomique Objet comportant un element graphique reporte sur un support et procede de realisation d'un tel objet.
FR2926748B1 (fr) * 2008-01-25 2010-04-02 Commissariat Energie Atomique Objet muni d'un element graphique reporte sur un support et procede de realisation d'un tel objet.
JP7223772B2 (ja) * 2018-12-26 2023-02-16 京セラ株式会社 電子部品の接合方法および接合構造体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3905041B2 (ja) * 2003-01-07 2007-04-18 株式会社日立製作所 電子デバイスおよびその製造方法
JP4513513B2 (ja) * 2004-11-09 2010-07-28 株式会社村田製作所 電子部品の製造方法

Also Published As

Publication number Publication date
JP2007329156A (ja) 2007-12-20

Similar Documents

Publication Publication Date Title
JP4938779B2 (ja) 微小電子機械機構装置およびその製造方法
US9337165B2 (en) Method for manufacturing a fan-out WLP with package
US8293582B2 (en) Method of substrate bonding with bonding material having rare Earth metal
JP5800197B2 (ja) 配線接続方法と機能デバイス
US8564969B2 (en) Component arrangement and method for production thereof
KR20070012656A (ko) 센서 장치, 센서 시스템 및 그것의 제조 방법
JP2008105162A (ja) 機能素子
JP4539155B2 (ja) センサシステムの製造方法
US20150232329A1 (en) Method for eutectic bonding of two carrier devices
TW201718390A (zh) 使用金屬矽化物形成的互補式金屬氧化物半導體微機電系統整合
JP2014187354A (ja) デバイス、及びデバイスの作製方法
JP4964505B2 (ja) 半導体装置およびその製造方法、並びに電子部品
US7262498B2 (en) Assembly with a ring and bonding pads formed of a same material on a substrate
JP2008182014A (ja) パッケージ基板及びその製造方法
JP5248179B2 (ja) 電子装置の製造方法
JP2006186357A (ja) センサ装置及びその製造方法
KR100908648B1 (ko) 복층 범프 구조물 및 그 제조 방법
JP2012049298A (ja) 多孔質金属を電気的接続に用いたデバイス、及び配線接続方法
JP2004202604A (ja) パッケージ構造および製造方法
US9601457B2 (en) Method for making an electrical connection in a blind via and electrical connection obtained
JP6571446B2 (ja) 半導体装置
KR100941446B1 (ko) 복층 범프 구조물 및 그 제조 방법
JP2012079935A (ja) 複合基板の製造方法、及び複合基板
JP2006126212A (ja) センサ装置
JP2005316043A (ja) マイクロミラー素子及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120321

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120328

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees