JP5800197B2 - 配線接続方法と機能デバイス - Google Patents

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Description

本発明は、基板同士を陽極接合する際に電気的な接続を行える配線接続方法とその配線接続方法により製造される機能デバイスに関する。
電子回路やＭＥＭＳ構造体は、例えば各種の電子回路やＭＥＭＳ（Micro Electro Mechanical Systems）構造体が形成された第１の基板にガラス基板などの第２の基板を接合して封止されている。具体的には、薄膜作成工程やエッチング工程などの微細加工により半導体基板とガラス基板とにそれぞれ各種電子回路やＭＥＭＳを設ける。その後、基板同士を合わせた状態で加熱しながら、マイナスの電圧をガラス基板側に、プラスの電圧を半導体基板にそれぞれ印加するよう電圧を加えると、半導体基板とガラス基板とが共有結合により接合される。このような接合は陽極接合と呼ばれ、ＭＥＭＳの作製やパッケージングなどにおいて広く用いられている。
非特許文献１では、熱駆動する高周波ＭＥＭＳスイッチングデバイスが形成された第１の基板と、ガラス基板に配線が貫通した第２の基板とを陽極接合することで、高周波ＭＥＭＳスイッチングデバイスを真空封止している。その技術では、高周波ＭＥＭＳスイッチングデバイス上と第２の基板を部分的に欠損して形成した窪み面上にそれぞれ金属薄膜を形成して、それらの金属薄膜が接することで、電気的な接続を確立している。
これに対し、陽極接合による技術ではないが、特許文献１には、半導体チップ同士を加熱圧着して半田により貫通配線を形成して接続する方法が開示されている。
特開２００５−２７７０５９号公報
Yongxun Liu et al., A THERMOMECHANICAL RELAY WITH MICROSPRING CONTACT ARRAY, IEEE 14th International Conference on Micro Electro Mechanical Systems (MEMS 2001), Interlaken, Switzerland, January 21-25, 2001, pp. 220-223 Warren C. Welch III and Khalil Najafi, GOLD-INDIUM TRANSIENT LIQUID PHASE (TLP) WAFER BONDING FOR MEMS VACUUM PACKAGING, IEEE 21st International Conference on Micro Electro Mechanical Systems (MEMS 2008), Tucson, AZ, USA, January 13-17, 2008, pp. 806-809
図１３乃至図１６に、本発明が解決しようとする課題を模式的に示す。ここで、二つの基板を陽極接合する際、同時に電気的な接続を確立させることを検討する。
例えば、図１３に示すように、ガラス基板１０１とＳｉ（シリコン）基板１０２においてそれぞれの対向面に金属層１０１ａ、１０２ａが張り出すように設けられている場合には、金属層１０１ａ、１０２ａ同士は接触するが、ガラス基板とＳｉ基板との対向面であっても金属層１０１ａ、１０２ａを設けていない面同士は接触しないため、少なくとも金属層１０１a、１０２aの周辺では、ガラス基板１０１とＳｉ基板１０２とを陽極接合することができない。
逆に、図１４に示すように、ガラス基板１０１にはその対向面１０１ｂから張り出して金属層１０１ａを設け、Ｓｉ基板１０２における対向面１０２ｂには凹陥部１０２ｃを形成し、金属層１０２ａをその凹陥部１０２ｃに設ける場合を想定する。この場合、金属層１０２ａの高さが低いと、ガラス基板１０１とＳｉ基板１０２とを陽極接合することはできるが、金属層１０１ａ、１０２ａ同士を電気的に接続することはできない。
そこで、図１３に示すようなケースを回避するためには、ガラス基板１０１、Ｓｉ基板１０２において金属層１０１ａ、１０２ａを形成しない面と金属層１０１ａ、１０２ａの表面とが同じ高さとなるよう構造設計する必要があり、かつ、各金属層１０１ａ、１０２ａの厚みを正確に調整する必要がある。また、図１４に示すようなケースを回避するためには、ガラス基板１０１、Ｓｉ基板１０２にそれぞれ形成する金属層１０１ａ、１０２ａの厚みを調整する必要がある。これらのように、基板同士を陽極接合する際基板上の金属層同士を同時に電気的に接続するためには、個々の金属層の厚みを調整しなければならず、製品の歩留まりが悪くなる。
ところで、図１５に示すような基板の厚み方向に配線が貫通するように設けられている基板（以下、「貫通配線付基板」を呼ぶ。）１０３と別の基板１０４とを陽極接合する場合には、貫通配線付基板１０３を予め研磨することで、接合に適した面を得ている。しかしながら、配線材とウェハ基材との研磨特性の違いで、図１６に示すように、貫通配線１０３ａ表面がウェハ表面より僅かに凹むことがある。このような場合、貫通配線１０３ａと別の基板１０４上の金属層１０４ａとを接続してかつ貫通配線付基板１０３と別の基板１０４とを陽極接合しようとすると、少なくとも、貫通配線の表面及びこの貫通配線と接続されるべき金属層１０４ａの何れか一方の上に、別途金属膜（図示せず）を形成し凹み１０３ｂを補う必要がある。この場合にも、その金属膜の厚みを厳密に調整、管理することが必要になる。貫通配線付基板１０３の表面研磨処理において、貫通配線１０３ａの表面の凹み量が一定にならないときには特に問題となり、歩留まりが悪くなってしまう。
本発明は、上記課題に鑑み、歩留まりよく複数の基板を陽極接合すると同時に配線接続を行える配線接続方法を提供することを一目的とし、この配線接続方法を用いて製造される機能デバイスを提供することを別の目的とする。
上記一目的を達成するために、本発明の配線接続方法は、接続電極部を有してＬＴＣＣ（Low Temperature Co-fired Ceramics）基板又はガラス基板で構成された第１の基板と、接続電極部を有する第２の基板とを準備し、第１の基板における接続電極部、第２の基板における接続電極部の少なくとも一方に金属層を形成しておき、第１の基板における接続電極部と第２の基板における接続電極部とが金属層を挟んで対向するように第１の基板と第２の基板とを重ね合わせた後、陽極接合温度まで昇温してその温度を維持しながら第１の基板と第２の基板に直流電圧を印加することにより、第１の基板と第２の基板とを陽極接合すると同時に金属層を融解して第１の基板における接続電極部と第２の基板における接続電極部とを電気的に接続することを特徴とする。
上記配線接続方法において、特に好ましくは、金属層を設ける前の段階では第１の基板と第２の基板とを重ね合わせても第１の基板における接続電極部と第２の基板における接続電極部とは接触しないで空間を形成しており、金属層は金属層を形成する第１の基板、第２の基板の何れかから突出しかつその空間の体積以下の大きさを有する。
上記別の目的を達成するために、本発明の機能デバイスは、ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板又はガラス基板で構成された第１の基板と第２の基板とが陽極接合されてなり、金属が化合してなる金属間化合物又は金属で構成される合金でなる接続配線部で第１の基板と第２の基板とが電気的に接続されており、この接続配線部は接続配線部を構成する金属の溶融温度以下では融解しないことを特徴とする。
本発明によれば、第１の基板、第２の基板の何れかの接続電極部に金属層を形成しておき、第１の基板と第２の基板とを重ね合わせて陽極接合温度下で、第１の基板と第２の基板とに直流電圧を印加する。よって、陽極接合温度で金属層が融解して接続電極部同士を電気的に接続すると共に、第１の基板と第２の基板とを陽極接合することができる。また、陽極接合の際、同時に第１の基板と第２の基板とを電気的に配線することができる。このようにして製造された機能デバイスでは接続配線部が陽極接合温度で少なくとも部分的に金属間化合物又は合金で形成されているので、電気的な接続を確実に行え、歩留まりが向上する。また好ましい配線接続方法では、金属層の厚みについて厳密な調整や管理が不要となり効率的に機能デバイスを作製することができる。
本発明の実施形態に係る配線接続方法の工程を模式的に示す図である。 本発明の実施形態に係る配線接続方法の別の工程を模式的に示す図である。 本発明の実施形態に係る機能デバイスについて模式的に示す構造図である。 （Ａ）は図３に示す機能デバイスを製造するために用意されるＬＴＣＣ基板またはガラス基板とＭＥＭＳ基板とを模式的に示す図であり、（Ｂ）はＬＴＣＣ基板またはガラス基板とＭＥＭＳ基板とを陽極接合する前の状態を模式的に示す図である。 本発明の実施形態に係る別の機能デバイスを模式的に示す図である。 図５に示される機能デバイスを製造するに当たり、二つの基板を陽極接合する前の状態を模式的に示す図である。 本発明の実施形態に係る別の機能デバイスを模式的に示す図である。 図７に示される機能デバイスを製造するに当たり、陽極接合する前の状態を模式的に示す図である。 実施例１〜２及び比較例で行った配線接続方法の工程を示す図である。 前処理の条件出しとして、ダミーとしてのＳｉ基板をギ酸蒸気で処理した際の温度推移を示す図である。 接合処理の条件出しとして、Ｓｉ基板とガラス基板とを重ね合わせたときの温度推移を示す図であり、（Ａ）はステージが常温である場合、（Ｂ）はステージを加熱した場合を示している。 実施例１〜２及び比較例での電流密度の時間変化を示す図である。 本発明が解決しようとする課題の或る一つを模式的に示す図である。 本発明が解決しようとする課題の別の一つを模式的に示す図である。 本発明が解決しようとする課題を説明する際の一例として貫通配線付基板を模式的に示す図である。 本発明が解決しようとする課題の別の一つを模式的に示す図である。
１、２、３：機能デバイス
１０：第１の基板（ＬＴＣＣ基板）
１１，２６：絶縁材
１２，１７，２２，２７，３２，３７：接続電極部
１３：空間
１４，２４，３４：金属層
１５：第２の基板（ＭＥＭＳ基板）
１６，２１：Ｓｉ基板
１８，２８，３８：接続配線部
２０：第１の基板（ＭＥＭＳ基板）
２３：凹陥部
２５：第２の基板（ガラス基板）
３０：ＬＴＣＣ基板またはガラス基板
３１，３６：電極部
３３：窪み
３５：ＭＥＭＳ基板
３５ａ：可動部
３５ｂ：固定部
４０：ＭＥＭＳ基板
４１：ＭＥＭＳ構造体
４１ａ：可動部
４１ｂ：固定部
４２：第１の電極部
４３：第２の電極部
４４：凹陥部
４５：ＬＴＣＣ基板
４６：第１の下側電極部
４７：第２の下側電極部
４８：第１の上側電極部
４９：第２の上側電極部
５３，５４：金属層
５０：収容部
５１，５２：接続配線部
５５，５６：空間
６０：ＬＴＣＣ基板
６１，６６：接続電極部
６２：空間
６３：金属層
６５Ａ，６５Ｂ，６５Ｃ：チップ
６７：接続配線部
７０：第１の基板
７１：Ｓｉ基板
７２：酸化膜
７３：接続電極部
７３ａ：Ｔｉ層
７３ｂ：Ｃｕ層
７５：第２の基板
７６：ＬＴＣＣ基板
７６ａ：貫通配線
７７：接続電極部
７７ａ：Ｃｒ層
７７ｂ：Ｃｕ層
７８：金属層
７９：接続配線部
以下、図面を参照しながら本発明の幾つかの実施形態について説明するが、特許請求の範囲に記載した範囲内で適宜変更して実施することができる。
図１は本発明の実施形態に係る配線接続方法の工程を模式的に示す図である。陽極接合する第１の基板１０と第２の基板１５とを用意する。第１の基板１０、第２の基板１５は互いに対向する面に接続電極部１２，１７をそれぞれ備えている。図示する例では、第１の基板１０は絶縁材１１に接続電極部１２として配線が貫通して設けられているＬＴＣＣ基板であり、第２の基板１５はＳｉ基板１６上にＭＥＭＳ構造体（図示せず）が搭載されておりかつ接続電極部１７として電極パッドが対向面に形成されてなる。この電極パッドの下には、必要に応じて絶縁層が設けられる（図示せず）。この状態では、第１の基板１０と第２の基板１５とを重ね合わせたとき僅かな空間１３を画成すればよく、具体的には、空間１３の大きさは、接続電極部１２としての貫通配線が陽極接合面より僅かに凹んでいればよい。例えば図示するように、第１の基板１０が貫通配線付基板である場合には、研磨処理により生じる窪みを活用してもよく、陽極接合面より僅かに凹んでいればよい。
次に、第１の基板１０、第２の基板１５の何れか一方、図１に示す例では第１の基板１０の接続電極部１２に、金属層１４を所定の厚みで設ける。ここで、金属層１４は陽極接合時の温度以下で溶融する金属で形成する。金属層１４は陽極接合面から距離ｄ１だけ突出する厚みを有しているが、金属層１４の体積が空間１３の体積以下となるような厚みを有するようにする。これは後述するように金属層１４を融解することで、金属層１４の高さが低くなり空間１３と同じ高さを有するようになり、高さ減少分の金属材は、空間１３のうち金属層１４を配置していない隙間部分に張り出すか又は空間１３全体を埋めるからである。接続電極部１２が貫通配線である場合には、その貫通配線の湾曲面より底面が小さく、空間１３の高さより厚い金属パッドを形成すればよい。この状態を示したのが図１（Ａ）である。
次に、第１の基板１０、第２の基板１５の各接続電極部１２，１７が金属層１４を介して互い重なり合うように第１の基板１０と第２の基板１５とを重ね合わせ、金属層１４が融解する温度以上に昇温し、その後、陽極接合温度を維持しながら第１の基板１０と第２の基板１５との間に直流電圧を印加する。つまり、第１の基板１０と第２の基板１５とを陽極接合すると、その途中で、金属層１４が融解し、融解した金属が接続電極部１２、１７の間の空間１３に流れ、接続電極部１２と接続電極部１７との間で接続配線部１８が形成され電気的接続が確立される。
ここで、溶融した金属により、接続電極部１７としての電極パッドが濡れやすく、第１の基板１０の絶縁材１１及び第２の基板１５におけるＳｉ基板１６は濡れ難い。前述したように、金属層１４の体積を接続電極部１２，１７との空間より小さくしたことから、溶融した金属が絶縁材１１とＳｉ基板１６との間に漏れ出しにくい。
以上の工程により、第１の基板１０と第２の基板１５とを陽極接合すると同時に電気的な接続を確立することができる。
さらに、接続電極部１２に設ける金属層１４については次のような金属材、即ち陽極接合時に一旦融解して他方の接続電極部１７としての電極パッドを構成する金属とで金属間化合物や合金などを形成する金属材で形成してもよい。このような金属材は陽極接合により金属間化合物又は合金を形成するとその陽極接合温度以下では融解しない性質を有する。このような金属材と他の金属との組み合わせとしては、Ｓｎ／Ｃｕ、Ｓｎ／Ａｇ、Ｉｎ／Ａｇ、Ｓｎ／Ａｕ、Ｉｎ／Ａｕ、Ｓｎ／Ｎｉなどがある（非特許文献２）。ここで、「（／）スラッシュ」の前に記載した元素は金属材の種類を表しており、「（／）スラッシュ」の後に記載した元素は他の金属、例えば図１に示す例では接続電極部１７の金属材の種類を表している。このような金属材と他の金属との組み合わせを選択することで、陽極接合後、機能デバイス作成時に陽極接合温度以下に昇温しても、接続配線部１８を構成する金属間化合物又は合金が融解することがない。
図２は本発明の実施形態に係る配線接続方法の別の工程を模式的に示す図である。陽極接合する第１の基板２０と第２の基板２５とを用意する。第１の基板２０、第２の基板２５は互いに対向する面に接続電極部２２、２７をそれぞれ備えている。図示する例では、第１の基板２０はＳｉ基板２１上にＭＥＭＳ構造体（図示せず）を搭載しかつ接続電極部２２として電極パッドを対向面に形成することにより構成されている。接続電極部２２はＳｉ基板２１を部分的にエッチングにより除去した凹陥部２３内に設けられている。この接続電極部２２の下には、必要に応じて絶縁層を設ける（図示せず）。第２の基板２５は例えば絶縁材２６に接続電極部２７を電極パッドとして設けたガラス基板である。この状態では第１の基板２０と第２の基板２５とを重ね合わせても接続電極部２２、２７同士は接触しないで所定の間隔を有する。
次に、第１の基板２０、第２の基板２５の何れか一方、図２では第１の基板２０の接続電極部２２に金属層２４を所定の厚みで設ける。ここで、金属層２４は陽極接合時の温度以下で溶融する金属で形成される。金属層２４は前述の所定の間隔より大きい厚みを有するが、金属層２４の体積が凹陥部２３の体積以下となる厚みとする。これは後述するように金属層２４を融解することで、金属層２４の高さが低くなり前述の所定の隙間と同じ高さを有するようになり、高さ減少分の金属材は金属層２４を配置していない空間部分に張り出すからである。図示するように、第１の基板２０の凹陥部２３内に接続電極部２２を設けた場合には、金属層２４は接続電極部２２の表面の寸法より小さければよく、陽極接合面より距離ｄ２だけ突出する高さになるように金属パッドを形成すればよい。
次に、第１の基板２０、第２の基板２５の接続電極部２２、２７が金属層２４を介して互い重なり合うように第１の基板２０と第２の基板２５とを合わせて、金属層２４が融解する温度以上に昇温した後、陽極接合温度を維持しながら第１の基板２０と第２の基板２５との間に直流電圧を印加する。つまり、第１の基板２０と第２の基板２５とを陽極接合すると、その途中で、金属層２４が融解し、その融解した金属が接続電極部２２、２７の間で広がり、接続配線部２８が形成され電気的接続が確立される。
以上の工程により、第１の基板２０と第２の基板２５とを陽極接合すると同時に電気的な接続を確立することができる。さらに、接続電極部２２に設ける金属層２４については、陽極接合時に一旦融解して他方の接続電極部２７を構成する金属とで金属間化合物や合金を形成するような金属材で形成してもよく、その場合、その金属間化合物や合金は陽極接合温度以下では融解しない。
次に、本発明の実施形態に係る配線接続方法を適用して作製し得る機能デバイスについて説明する。図３は本発明の実施形態に係る機能デバイスを模式的に示す構造図である。機能デバイス１は、図３に示すように、第１の基板として各種の素子や貫通配線が搭載されているＬＴＣＣ基板、あるいは薄膜配線等が形成されたガラス基板（以下、「ＬＴＣＣ基板またはガラス基板」と称する。）３０と、第２の基板としてＭＥＭＳ基板３５と、を陽極接合して構成されている。この機能デバイス１はＬＴＣＣ基板またはガラス基板３０側の電極部３１に対してＭＥＭＳ基板３５の可動部３５ａにおける電極部３６が当接することで、スイッチング回路を構成している。
図４（Ａ）は図３に示す機能デバイス１を製造するために用意されるＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５とを模式的に示す図であり、（Ｂ）はＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５とを陽極接合する前の状態を模式的に示す図である。ＭＥＭＳ基板３５は、図示していない支持基板で支えられている。ＬＴＣＣ基板またはガラス基板３０は、図４（Ａ）に示すように、表面に電極部３１と接続電極部３２とを有している。ＭＥＭＳ基板３５は断面略Ｌ字状を有するよう可動部３５ａと固定部３５ｂとからなり、ＭＥＭＳ基板３５は、ＬＴＣＣ基板またはガラス基板３０との対向面側に、電極部３６を有している。その電極部３６の一端は接続電極部３７につながっており、その接続電極部３７は固定部３５ｂの底面側に沿って設けられている。
この機能デバイス１を作製するための配線接続方法について説明する。図４（Ａ）に示すように、ＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５とをそれぞれ用意する。ＬＴＣＣ基板またはガラス基板３０は表面に接続電極部３２と電極部３１とを有する。ＬＴＣＣ基板またはガラス基板３０における接続電極部３２は表面の窪み３３に設けられており、接続電極部３２の表面はＬＴＣＣ基板またはガラス基板３０の陽極接合面と同一の高さにはない。次に、図４（Ｂ）に示すように、接続電極部３２に対して金属層３４を設ける。その際、金属層３４は窪み３３を埋めない。すなわち、図４（Ａ）に示すＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５とを重ね合わせたときに生じる接続電極部３２、３７同士の離隔寸法よりも高く、かつ金属層３４の体積が、窪み３３の空間よりも小さくなるように、金属層３４を形成する。金属層３４の厚みは、図４（Ａ）に示すＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５とを合わせたときに生じる接続電極部３２と接続電極部３７との間の隙間の高さより大きくする。
その後、図４（Ｂ）に示すようにＬＴＣＣ基板またはガラス基板３０の接続電極部３２とＭＥＭＳ基板３５の接続電極部３７とが互いに対向するようにして、ＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５とを重ね合わせる。そして、これらを昇温して陽極接合温度に維持して、ＬＴＣＣ基板またはガラス基板３０に対してＭＥＭＳ基板３５がプラスとなるよう電圧を印加する。すると、金属層３４が溶融して接続電極部３７と合金又は金属間化合物が形成されて接続配線部３８となり、この接続配線部３８により接続電極部３２と接続電極部３７とが電気的に接続されると同時に、ＬＴＣＣ基板またはガラス基板３０とＭＥＭＳ基板３５との対向面が接触して接合される。図３において符号Ａ１で示す部分が陽極接合された面を示している。
図５は本発明の実施形態に係る機能デバイスを模式的に示しており、図６は図５に示される機能デバイスを製造するに当たり、二つの基板を陽極接合する前の状態を模式的に示す図である。機能デバイス２は、図５に示すように、第１の基板としてＭＥＭＳ構造体４１を搭載したＭＥＭＳ基板４０と、第２の基板としてのＬＴＣＣ基板４５と、を陽極接合して構成されている。ＭＥＭＳ基板４０は、Ｓｉ基板上に薄膜形成、エッチング、犠牲層の除去などを所定の順に繰り返してＭＥＭＳ構造体４１を搭載したものである。ＭＥＭＳ基板４０は平板状の第１電極部４２及び第２電極部４３と片持ち式のＭＥＭＳ構造体４１を備えている。ＭＥＭＳ基板４０の表面側には凹陥部４４が形成されており、凹陥部４４に第１電極部４２及び第２電極部４３が設けられており、第１の電極部４２上にＭＥＭＳ構造体４１が設けられている。第１電極部４２及び第２電極部４３の下には、絶縁層が設けられている（図示せず）。ＭＥＭＳ構造体４１の構造を説明すると、固定部４１ｂが第１電極部４２上に設けられ、可動部４１ａが固定部４１ｂの先端に第２電極部４３に対向するよう設けられている。ＭＥＭＳ構造体４１は凹陥部４４以外のＭＥＭＳ基板４０表面、即ち陽極接合面から突出している。ＬＴＣＣ基板４５は、第１の下側電極部４６、第２の下側電極部４７と第１の上側電極部４８と第２の上側電極部４９とを多層配線および貫通配線により接続するよう、例えば貫通配線した基材に配線印刷したものを積層し、上下から圧力を加えて拘束して焼成してなる。
本実施形態においては、ＭＥＭＳ基板４０における第１電極部４２、ＬＴＣＣ基板４５における第１下側電極部４６が金属層５３の素材と反応することにより、合金又は金属間化合物が形成されて接続配線部５１が構成される。ＭＥＭＳ基板４０における第２電極部４３、ＬＴＣＣ基板４５における第２の下側電極部４７が金属層５４の素材と反応することにより、合金又は金属間化合物が形成されて接続配線部５２が構成される。
この機能デバイス２は、ＭＥＭＳ基板４０におけるＭＥＭＳ構造体４１をＬＴＣＣ基板４５で気密パッケージングしており、ＭＥＭＳ基板４０における第１の電極部４２及び第２の電極部４３がそれぞれＬＴＣＣ基板における第１の下側電極部４６、第２の下側電極部４７に接続配線部５１，５２を介して電気的に接合されており、かつ、ＬＴＣＣ基板４５の下面とＭＥＭＳ基板４０の上面とが陽極接合されてなる。陽極接合している界面を部分的にハッチングＡ２を付して示している。ＭＥＭＳ構造体４１が、図示するように、ＭＥＭＳ基板４０における第１の電極部４３と離隔されているので、例えばジュール熱などによりＭＥＭＳ構造体４１が撓んで変形してＭＥＭＳ基板４０における第１の電極部４３に接触する。この接触の有無をＬＴＣＣ基板４５の上面に設けた第１及び第２の上側電極部４８，４９から電気信号の出力の有無として判断することができる。あるいは、機能デバイス２に加速度が印加されることによりＭＥＭＳ構造体４１が撓んで変形して、ＭＥＭＳ基板４０における第１の電極部４３との距離が変化する。この距離の変化をＬＴＣＣ基板４５の上面に設けた第１及び第２の上側電極部４８，４９から静電容量変化として測定することができる。
この機能デバイス２を作製するための配線接続方法について説明する。ＬＴＣＣ基板４５とＭＥＭＳ基板４０とをそれぞれ用意する。ＬＴＣＣ基板４５は貫通配線構造及び／又は多層配線構造を有しかつ下側表面に第１の接続電極部としての第１の下側電極部４６と第２の接続電極部としての第２の下側電極部４７とを有する。ＬＴＣＣ基板４５における第１及び第２の下側電極部４６，４７は窪みの空間５５，５６にそれぞれ設けられており、第１及び第２の下側電極部４６，４７の表面はＬＴＣＣ基板４５の陽極接合面と同一の高さにはない。そして、図６に示すように、第１及び第２の接続電極部としての第１及び第２の下側電極部４６，４７に対して金属層５３，５４をそれぞれ設ける。その際、金属層５３，５４は窪みの空間５５，５６をそれぞれ埋めることなく、図６に示す金属層５３，５４を設けていない状態でのＬＴＣＣ基板４５とＭＥＭＳ基板４０とを重ね合わせたときに生じる接続電極部同士間の隙間高さより厚く、かつ金属層５３，５４の体積が、窪みの空間５５，５６よりも小さくなるようにする。即ち、金属層５３，５４の厚みは図６に示すＬＴＣＣ基板４５とＭＥＭＳ基板４０とを重ね合わせたときに生じる下側電極部４６，４７と第１及び第２の電極部４２，４３との距離より長くする。
その後、図６に示すようにＬＴＣＣ基板４５における第１及び第２の接続電極部としての第１及び第２の下側電極部４６，４７とＭＥＭＳ基板４０における第１及び第２の電極部４２，４３とをそれぞれ対応させて対向するようにして、ＬＴＣＣ基板４５とＭＥＭＳ基板４０とを重ね合わせる。そして、これらを昇温して陽極接合温度に維持して、ＬＴＣＣ基板４５に対してＭＥＭＳ基板４０側がプラスとなるよう直流電圧を印加する。すると、金属層５３，５４が融解し第１及び第２の電極部４２，４３と合金又は金属間化合物を形成することで第１及び第２の接続配線部５１，５２がそれぞれ形成され、第１及び第２の電極部４２，４３と第１及び第２の下側電極部４６，４７とが電気的に接続される。その際、ＬＴＣＣ基板４５とＭＥＭＳ基板４０との対向面が接触して接合される。図中、符号Ａ２で示すハッチング部分が陽極接合部分を表している。
以上の工程により、ＭＥＭＳ構造体４１をＬＴＣＣ基板４５に形成した収容部５０を収めつつＭＥＭＳ基板４０をＬＴＣＣ基板４５で蓋をすることができる。
さらに別の実施形態について説明する。図７は本発明の実施形態に係る機能デバイス３を模式的に示す断面図であり、図８は図７に示される機能デバイスを製造するに当たり、陽極接合する前の状態を模式的に示す図である。機能デバイス３は、図７に示すように、ＬＴＣＣ基板６０に対して各種チップ６５Ａ，６５Ｂ，６５Ｃを陽極接合して構成されている。チップ６５Ａ，６５Ｂ，６５Ｃとしては、例えばＳｉ基板上にＭＥＭＳ構造体を形成したＭＥＭＳチップ、Ｓｉ基板上に集積回路を形成したＩＣチップなど、Ｓｉなどの半導体材料でなるウェハ上に半導体プロセスによりデバイスを形成しスクライビングによって個別に分離したものが含まれる。チップ６５Ａ，６５Ｂ，６５Ｃには下面の複数の箇所に接続電極部６６が形成されている。この実施形態では、ＬＴＣＣ基板６０が第１の基板に対応しており、チップ６５Ａ，６５Ｂ，６５Ｃが第２の基板に対応する。
ＬＴＣＣ基板６０は、複数の接続電極部６１が多層配線により接続するよう、例えば貫通配線した基材に配線を印刷したものを積層し、上下から圧力を加えて拘束して焼成してなる。複数の接続電極部６１は、複数のチップ６５Ａ，６５Ｂ，６５Ｃの各接続電極部６６に対応して配置されている。ＬＴＣＣ基板６０の表面側の接続電極部６１には窪みの空間６２が形成される。そこで、ＬＴＣＣ基板６０における各接続電極部６１に金属層６３を形成する。金属層６３の体積は窪みの空間６２の体積以下であり、金属層６３の厚みは、金属層６３を形成する前段階のＬＴＣＣ基板６０とチップ６５Ａ，６５Ｂ，６５Ｃとを合わせた際、ＬＴＣＣ基板６０における接続電極部６１とチップ６５Ａ，６５Ｂ，６５Ｃにおける接続電極部６６との間の隙間高さより大きい。つまり、ＬＴＣＣ基板６０における金属層６３はＬＴＣＣ基板６０の対向面より突出している。
本実施形態においては、チップ６５Ａ，６５Ｂ，６５Ｃにおける接続電極部６６とＬＴＣＣ基板６０における接続電極部６１とが金属層６３の素材と合金又は金属間化合物を形成して接続配線部６７を形成する。各接続配線部６７がチップ６５Ａ，６５Ｂ，６５ＣとＬＴＣＣ基板６０とを電気的に接続する。
この機能デバイス３は、ＭＥＭＳチップやＩＣチップなどの複数個のチップ６５Ａ，６５Ｂ、６５ＣをＬＴＣＣ基板６０に陽極接合し、ＬＴＣＣ基板６０内の多層配線により接続している。ＬＴＣＣ基板６０をインターポーザー的に利用している。これにより、各種機能デバイスを実現できる。
この機能デバイス３を作製するための配線接続方法について説明する。ＬＴＣＣ基板６０と複数個のチップ６５Ａ，６５Ｂ，６５Ｃを用意する。ＬＴＣＣ基板６０は多層配線構造を有しかつ表面に複数の接続電極部６１を有する。ＬＴＣＣ基板６０における各接続電極部６１には窪みの空間６２が形成されており、接続電極部６１の表面はＬＴＣＣ基板６０の接合面とは同一の面上にはない。このようなＬＴＣＣ基板６０において、図８に示すように、各接続電極部６１に対して金属層６３を設ける。その際、金属層６３が窪みの空間６２を埋めることなく、図８に示す金属層６３を設けていない状態でのＬＴＣＣ基板６０とチップ６５Ａ，６５Ｂ，６５Ｃとを合わせたときに生じる接続電極部６１と接続電極部６６との間の隙間高さよりも厚く、かつ金属層６３の体積が窪みの空間６２よりも小さくなるように形成される。
その後、図８に示すようにＬＴＣＣ基板に６０における各接続電極部６１とチップ６５Ａ，６５Ｂ，６５Ｃの接続電極部６６とをそれぞれ互いに対向するようにして、ＬＴＣＣ基板６０にチップ６５Ａ，６５Ｂ，６５Ｃを合わせる。そして、これらを昇温して陽極接合温度に維持して、ＬＴＣＣ基板６０に対してチップ６５Ａ，６５Ｂ，６５Ｃがプラスとなるよう直流電圧を印加する。すると、金属層６３が溶融して接続電極部６６と合金又は金属間化合物を形成して接続配線部６７となり、接続電極部６１と接続電極部６６同士が電気的に接続されると同時に、ＬＴＣＣ基板６０とチップ６５Ａ，６５Ｂ，６５Ｃとの対向面が接触して接合される。
以上の工程により、複数のチップを一つのＬＴＣＣ基板に陽極接合してチップ間を配線接続することができる。
さらに、図１に示した本発明の実施形態の具体的な例について説明する。Ａｕなどの金属で貫通配線を形成したＬＴＣＣ基板１０を準備する。その際、ＬＴＣＣ基板１０の表面研磨を行うことで、接続電極部１２としての貫通配線の表面はＬＴＣＣ基板１０の絶縁材１１の表面より数百ｎｍ凹む。凹み量が不足している場合には、エッチングにより凹み量を調整する。その後、ＬＴＣＣ基板１０において、貫通配線表面にリフトオフにより金属層１４としてＩｎパッドを形成する。一方、Ｓｉ基板１６に例えばＣｒ層、Ｐｔ層、Ａｕ層をこの順に積層して接続電極部１７としての電極パッドを形成する。このとき、貫通配線表面の凹みとＩｎパッドの厚みと電極パッドの厚みとは、次の関係、即ち、貫通配線表面の凹みがＩｎパッドの厚みと電極パッドの厚みとの和より小さくなる関係を満たすよう、寸法調整をする。
ＬＴＣＣ基板１０とＳｉ基板１５とを位置決めし、両者を重ね合わせて押え付け、所定の温度に加熱済みの炉に搬入する。炉の温度は、Ｉｎパッドが溶融する温度以上、例えば２００℃に設定しておく。その後、炉の温度を陽極接合温度として例えば４００℃に上げ、ＬＴＣＣ基板１０に電源のマイナス極を接続し、Ｓｉ基板１５に電源のプラス極を接続して、ＬＴＣＣ基板１０とＳｉ基板１５との間に数百Ｖの電圧を印加して、陽極接合を行う。
または、ＬＴＣＣ基板１０とＳｉ基板１５とを位置決めし、両者を重ね合わせて押え付け、炉の温度を陽極接合温度として例えば４００℃に上げた炉の中に基板対を入れて、ＬＴＣＣ基板１０を電源のマイナス極に接続し、Ｓｉ基板１５を電源のプラス極に接続して、ＬＴＣＣ基板１０とＳｉ基板１５との間に数百Ｖの直流電圧を印加して、陽極接合を行う。
すると、Ｉｎパッドが溶融してＡｕと混ざり合って融点が５００℃程度の金属間化合物を形成し、Ｉｎパッドと電極パッドが電気的に接続されるとともに、ＬＴＣＣ基板１０内のＮａイオンが−極に引っ張られて移動し、ＬＴＣＣ基板１０とＳｉ基板１５との接合面近傍にはそれぞれプラス電荷が集まった層とＮａイオンが欠乏した所謂空間電荷層とが形成され、接合面で静電引力により共有結合が生じて、ＬＴＣＣ基板１０とＳｉ基板１５とが接合される。
本発明の実施形態によれば、第１の基板側の接続電極部としての電極パッドと第２の基板側の接続電極部としての電極パッドのそれぞれの厚みを厳密に管理しなくても、陽極接合と同時に信頼性の高い電気的接続を確立することができる。
以下、具体的な実施例に基づいてさらに説明する。
図９は、実施例１で行った配線接続方法の工程を示す図である。第１の基板７０と第２の基板７５とを次の要領で作製した。
第１の基板７０については、Ｓｉ基板７１に部分的に段差を形成し、ＣＶＤ法で酸化膜を形成した後に、第２の基板７５と接合される面の酸化膜をウエットエッチングし、残った酸化膜７２上に電気回路を形成し、接続電極部７３としてＴｉ層７３ａとＣｕ層７３ｂとを順に、それぞれ１００ｎｍ，６００ｎｍとなるよう積層した。接続電極部７３としての電極パッドの表面が接合面から３００ｎｍ低くなるようにした。
第２の基板７５については、ＬＴＣＣ基板７６の貫通配線７６ａ上に、接続電極部７７としてＣｒ層７７ａとＣｕ層７７ｂとを順に積層し、さらに、金属層７８としてのＳｎ層を積層した。Ｃｒ層７７ａの厚みは１００ｎｍ、Ｃｕ層７７ｂの厚みは５００ｎｍとした。金属層７８としてのＳｎ層は、実施例１では、ＬＴＣＣ基板７６の接合面からの高さが６００ｎｍとなるようにした。
Ｓｉ基板７１、ＬＴＣＣ基板７６にそれぞれ線径０．３ｍｍのＫ型熱電対を取り付け、プロセス実行時の試料温度を測定した。
使用した接合装置は、前処理室、位置決め室、接合室の３室を有するように構成されており、前処理室から位置決め室へ、さらに接合室に順次ステージを搬送する機構が装備されている。この機構により、予熱した接合室に試料を搬送することで、試料を素早く昇温することができる。また、前処理室はチャンバを加熱しながら例えばギ酸雰囲気で処理することができる。前処理室は、位置決め室及び接合室とは隔壁で遮断されており、独立した真空系が装備されている。この接合装置は、全ての処理を高真空下で一連で行えるように構成されている。
第１の基板７０と第２の基板７５とを接合する前の処理として、ギ酸蒸気に昇温した試料をさらすことで、金属表面の酸化膜を除去してもよい。この処理は、金属材料などにより必要な場合に行う。
前処理の条件設定のための試し試験を行った。図１０はギ酸蒸気でＳｉ基板を処理した際の温度推移を示す図である。横軸は時間（分）、左縦軸は温度（℃）、右縦軸は前処理室のチャンバ圧力（ｋＰａ）である。前処理室におけるヒーターの温度は、太い点線で示すように２００℃一定とし、高真空排気状態から７．５分で真空排気バルブを閉じてギ酸蒸気を導入した。すると、菱形プロット（◆）で示すように真空排気バルブを閉じてから約３分経過するとチャンバの圧力が１．５ｋＰａとなり、ダミーとしてのＳｉ基板は、実線で示すように、１９８℃の温度に到達した。
この結果から、前処理の条件は次のように設定した。即ち、前処理におけるギ酸蒸気の圧力を２ｋＰａとし、処理温度を２５０℃とし、処理時間を処理圧力到達後５分間とした。なお、Ｓｎの融点は２３２℃である。ギ酸処理は１５０℃以上で行えばよい。この２５０℃としたのは、Ｓｎを一旦融点以上に昇温し、リフローによって表面を平滑化する効果を狙ったためである。１５０℃以上の処理温度で行っても陽極接合及び配線接続には影響がないことを確認している。
次に、接合処理の条件設定のための試し試験を行った。ダミーとしてのＳｉ基板とＬＴＣＣ基板とを重ねて、ステージに置き、ヒーターの温度を４００℃一定として、ステージを接合室に搬入した。図１１は、接合処理の条件出しとしてＳｉ基板、ＬＴＣＣ基板の温度推移を示す図であり、（Ａ）はステージが常温である場合、（Ｂ）はステージを４００℃に加熱した場合を示している。
ステージが常温の場合と、４００℃に加熱した場合とで、温度推移を比較した。ステージが常温であれば、搬送直後のダミーとしての上側のＬＴＣＣ基板、下側のＳｉ基板の温度は瞬時にそれぞれ３００℃、２００℃に上昇した。一方、ステージを４００℃に加熱した場合、搬送直後のダミーとしての上側のＬＴＣＣ基板、下側のＳｉ基板は３５０℃、２８０℃に上昇し、その後、何れも５℃／分以下の速さで昇温した。
このことから、電気的な接続を形成するために、接合処理条件として、試料搬送前にステージを加熱しておき、チャンバの温度を３５０℃に設定した。
この条件の下で、硼珪酸ガラス基板とＳｉ基板との陽極接合試験を行い、３５０℃設定で、５００Ｖ電圧５分印加することで、良好な接合が行えることを確認した。
以上の結果から、接合処理条件として、予熱したステージを使用して第１の基板７０と第２の基板７５を位置決め室及び接合室に搬入し、第１の基板７０と第２の基板７５とを密着させた状態において２ＭＰａで押圧し、５００Ｖの直流電圧を１０分間第１の基板７０と第２の基板７５との間に印加するように設定した。
以上の前処理条件の下で前処理室にて前処理を行い、その後位置決め室で第１の基板７０，第２の基板７５同士の位置決めを行い、加熱されたステージにより、チャンバの温度が３５０℃に保持されている接合室に搬入して陽極接合した。
実施例２では、金属層７８としてのＳｎ層は、ＬＴＣＣ基板７６の接合面からの高さが１０００ｎｍとなるようにした。それ以外は、実施例１と同様にした。
〔比較例〕
比較例では、金属層７８としてのＳｎ層は、ＬＴＣＣ基板７６の接合面から突出しないようにした。それ以外は、実施例１と同様にした。
実施例１及び２並びに比較例の結果を説明する。図１２は電流密度の時間変化を示す図である。横軸は時間（分）であり、縦軸は電流密度（μＡ／ｃｍ２）である。一点破線、点線、実線は、それぞれ実施例１、実施例２、比較例の場合を示している。何れの場合においても、第１の基板７０と第２の基板７５との間に直流電圧を印加すると、時間経過にともない陽極接合が進行し、接合電流密度が減少した。突起の高さが低く、突起を設けない方が、電流密度の減少が大きい。
また、表１は、実施例１、実施例２及び比較例での接続配線部７９の接続状況、基板同士の接合状況を示している。表中の○は良好を示し、×はＮＧであることを示している。電極の突起をＬＴＣＣ基板７６の接合面から６００ｎｍ，１０００ｎｍの高さとすることで、基板同士の陽極接合及び電極の接続は良好であった。一方、比較例では、基板同士の陽極接合は良好であったが、電極の接続はされなかった。
Figure 0005800197
以上のことから、第２の基板７５における突起の高さ、即ち接続電極部７７及び金属層７８の高さが、第１の基板７０における接合面から接続電極部７３までの深さに対し、２〜３倍の範囲であれば、陽極接合と電極接続とを同時に行えることが判った。
なお、陽極接合のため、第１の基板と第２の基板との間に直流電圧が印加されるが、貫通配線を有するＬＴＣＣ基板の上には、ダミーガラス基板を置き、これを介して直流電圧をかけるために、貫通配線を通ってＭＥＭＳの電気回路に電流が流れることはない。したがって、高電圧の印加を要する陽極接合によってＭＥＭＳが損傷することはない。
ＭＥＭＳが損傷することはない。
本発明の実施形態及び実施例で説明したように、金属間化合物又は合金を形成可能な組で接続電極部、金属層を形成し、陽極接合する際の温度で、第１の基板と第２の基板の間に直流電圧を印加することにより、基板同士を陽極接合することができると同時に接続電極部同士を接続配線部により接続して電気的な接続を行える。本発明によれば、低融点金属の接続パッドの高さを制御したり、ＭＥＭＳが形成された基板への加工追加を行ったりする必要がない。本発明は、汎用性の高いウェハレベルでの気密パッケージングに有効である。

Claims (10)

  1. 接続電極部を有してＬＴＣＣ（Low Temperature Co-fired Ceramics）基板又はガラス基板で構成された第１の基板と、接続電極部を有する第２の基板とを準備し、上記第１の基板における接続電極部、上記第２の基板における接続電極部の少なくとも一方に金属層を形成しておき、上記第１の基板における接続電極部と上記第２の基板における接続電極部とが上記金属層を挟んで対向するように上記第１の基板と上記第２の基板とを重ね合わせた後、陽極接合温度まで昇温してその温度を維持しながら上記第１の基板と上記第２の基板に直流電圧を印加することにより、上記第１の基板と上記第２の基板とを陽極接合すると同時に上記金属層を融解して上記第１の基板における接続電極部と上記第２の基板における接続電極部とを電気的に接続する、配線接続方法。
  2. 前記金属層を設ける前の段階では前記第１の基板と前記第２の基板とを重ね合わせても前記第１の基板における接続電極部と前記第２の基板における接続電極部とは接触しないで空間を形成しており、前記金属層は該金属層を形成する前記第１の基板、前記第２の基板の何れかから突出しかつ上記空間の体積以下の大きさを有する、請求項１に記載の配線接続方法。
  3. 前記金属層は、陽極接合温度で融解すると前記第１の基板における接続電極部と前記第２の基板における接続電極部との間で金属間化合物又は合金を形成し、かつ該金属間化合物又は合金の融解温度が前記金属層を構成する金属の溶融温度より高い金属で形成される、請求項１又は２に記載の配線接続方法。
  4. 前記第１の基板における接続電極部、前記第２の基板における接続電極部の少なくとも何れか一方と前記金属層とを形成する素材の組は、Ｓｎ、Ｃｕの組、Ｓｎ、Ａｇの組、Ｉｎ、Ａｇの組、Ｓｎ、Ａｕの組、Ｉｎ、Ａｕの組、Ｓｎ、Ｎｉの組、Ｓｎ、Ｉｎの組の何れかである、請求項３に記載の配線接続方法。
  5. ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板又はガラス基板で構成された第１の基板と第２の基板とが陽極接合されてなり、金属が化合してなる金属間化合物又は金属で構成される合金でなる接続配線部で上記第１の基板と上記第２の基板とが電気的に接続されており、該接続配線部は該接続配線部を構成する上記金属の溶融温度以下では融解しない、機能デバイス。
  6. 前記接続配線部は、Ｓｎ、Ｃｕの組、Ｓｎ、Ａｇの組、Ｉｎ、Ａｇの組、Ｓｎ、Ａｕの組、Ｉｎ、Ａｕの組、Ｓｎ、Ｎｉの組、Ｓｎ、Ｉｎの組の何れかで構成されている、請求項５に記載の機能デバイス。
  7. 前記ＬＴＣＣ基板が金系合金でなる貫通配線又は内部配線を有する、請求項５に記載の機能デバイス。
  8. 前記第１の基板及び前記第２の基板の少なくとも一方に、貫通配線又は内部配線が形成されている、請求項５に記載の機能デバイス。
  9. 前記第１の基板及び前記第２の基板の少なくとも一方は、電子回路、ＭＥＭＳ（Micro Electronic Mechanical Systems）が形成されたチップである、請求項５に記載の機能デバイス。
  10. 前記第１の基板と前記第２の基板とで内部空間が画成され気密封止されている、請求項５に記載の機能デバイス。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5791322B2 (ja) * 2011-03-28 2015-10-07 セイコーインスツル株式会社 パッケージの製造方法
JP5768975B2 (ja) * 2011-12-15 2015-08-26 オムロン株式会社 接合部の構造及びその接合方法並びに電子部品
TWI485930B (zh) * 2012-10-04 2015-05-21 Jx Nippon Mining & Metals Corp Metal material for electronic parts and manufacturing method thereof
JP6365964B2 (ja) * 2013-05-31 2018-08-01 セイコーＮｐｃ株式会社 小型化半導体パッケージ
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
CN105990166B (zh) * 2015-02-27 2018-12-21 中芯国际集成电路制造(上海)有限公司 晶圆键合方法
ITUA20164673A1 (it) 2016-06-27 2017-12-27 St Microelectronics Srl Dispositivo mems formato da almeno due strati strutturali incollati reciprocamente e relativo processo di fabbricazione
EP3518277A4 (en) * 2016-09-21 2020-04-08 Shindengen Electric Manufacturing Co., Ltd. SEMICONDUCTOR DEVICE
US11037891B2 (en) 2018-09-21 2021-06-15 Advanced Semiconductor Engineering, Inc. Device package
CN111217324B (zh) * 2018-11-27 2023-06-27 昆山微电子技术研究院 一种阳极键合方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251898A (ja) * 2004-03-03 2005-09-15 Mitsubishi Electric Corp ウエハレベルパッケージ構造体とその製造方法、及びそのウエハレベルパッケージ構造体から分割された素子
JP2008060135A (ja) * 2006-08-29 2008-03-13 Dainippon Printing Co Ltd センサーユニットおよびその製造方法
JP2008130934A (ja) * 2006-11-22 2008-06-05 Shinko Electric Ind Co Ltd 電子部品および電子部品の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3975430B2 (ja) * 2001-09-28 2007-09-12 セイコーエプソン株式会社 弾性表面波装置の製造方法
JP4074862B2 (ja) 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
JP4505671B2 (ja) * 2005-03-11 2010-07-21 パナソニック電工株式会社 半導体微小電子機械デバイスの信号取り出し構造
JP2007305856A (ja) * 2006-05-12 2007-11-22 Olympus Corp 封止構造及び該封止構造の製造方法
KR100846569B1 (ko) * 2006-06-14 2008-07-15 매그나칩 반도체 유한회사 Ｍｅｍｓ 소자의 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251898A (ja) * 2004-03-03 2005-09-15 Mitsubishi Electric Corp ウエハレベルパッケージ構造体とその製造方法、及びそのウエハレベルパッケージ構造体から分割された素子
JP2008060135A (ja) * 2006-08-29 2008-03-13 Dainippon Printing Co Ltd センサーユニットおよびその製造方法
JP2008130934A (ja) * 2006-11-22 2008-06-05 Shinko Electric Ind Co Ltd 電子部品および電子部品の製造方法

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