JP5828406B2 - 基板の接合方法 - Google Patents

Description

本発明は、互いに異なる材料から成る基板の接合方法に関するものである。

近年、ボンディングワイヤを用いないで半導体チップ自体をケーシングの一部として利用する、所謂ウエハレベルパッケージが小型化、高密度化の観点から普及してきており、低価格で大量生産できることから、マイクロマシン（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ、以下ＭＥＭＳという。）にも採用されるようになってきている。
一般に、ＭＥＭＳのような電子部品のパッケージにおいては、第一の基板と第二の基板の少なくとも一方に電子部品を搭載すると共に、前記電子部品を内包するように、第一の基板及び第二の基板が接合部を介して互いに接合されており、この接合部の一部に、電気的な接続のために電極パッドが設けられ、第一の基板及び第二の基板を互いに接合する際に、双方の基板の接合部に設けられた電極パッドを互いに接触して、電気的な接続が行なわれるようになっている。
このようなＭＥＭＳにおける基板接合方法は、例えば特許文献１及び特許文献２に開示されている。

特許文献１には、第一の基板と第二の基板が陽極接合され、且つ前記第一の基板と第二の基板とが多孔質金属を介して電気的に接続されたデバイスが開示されている。ここで、多孔質金属は、例えば純度９９．９質量％以上で、平均粒径０．００５〜１．０μｍの金（Ａｕ），銀（Ａｇ）及びパラジウム（Ｐｄ）から選択される一種以上の金属から成る多孔質金属である。
このようなデバイスは、第一の基板の接続電極部及び第二の基板の接続電極部の少なくとも一方に多孔質金属（バンプ）を形成し、第一及び第二の基板の接続電極部同士がバンプを挟んで対向するように、第一及び第二の基板を重ね合わせて、第一及び第二の基板を陽極接合すると同時に、多孔質金属を介して第一及び第二の基板の接続電極部間を電気的に接続することにより、製造される。

また、特許文献２には、第一の物体の第一の金属から成る第一の金属層と、第二の物体の第二の金属から成る第二の金属層との間に、内部に空孔を有し第三の金属から成る多孔質金属層を介在させ、金属を含む有機系接合材を、第一の金属層と多孔質金属層との間、及び第二の金属層と多孔質金属層との間に設置し、加熱して接合する接合方法及び接合構造が開示されている。

特開２０１２−０４９２９８号公報 特開２００６−２０２９４４号公報

ところで、特許文献１によるデバイスにおいては、多孔質金属を加熱圧着することにより、金属粒子同士そして基板の接続電極部の接合面と金属粒子との間に、互いに点接触した近接状態を形成させ、圧接力と金属間の拡散接合によって電気的な接続を形成した多孔質金属体としている。その際、例えば８０〜３００℃、好ましくは１５０〜３００℃の温度で加熱する必要があり、８０℃未満の温度では、上述した点接触が生じない。
従って、例えば常温あるいは室温付近での接合を行なうことはできず、加熱のために別途設備が必要であった。

特許文献２による接合方法及び接合構造においては、例えば第二の金属層としてＣｕ基板を、多孔質金属層としてＣｕポーラス板をそれぞれ使用し、有機系接合材としてＡｇナノペーストを使用することにより、加圧することなく、加熱のみによって接合を行なうことができる。しかし、加熱の際には、例えば３００℃程度まで昇温しなければならず、同様に加熱のために別途の設備が必要となる。また、加熱によって基板上に構成されたデバイスの性能に影響を与え、場合によってはデバイスが劣化してしまう。さらに、基板と接合材料の熱膨張係数の差により機械的応力が発生し、ミスマッチの問題も生ずることになってしまう。

これに対して、互いに材料の異なる異種基板の接合においては、それぞれの基板を構成する材料の熱膨張率が異なる。従って、接合のために高温に加熱され、その後常温に戻ると、温度変化により基板間に熱応力が生じ、この応力により、接合部分が剥がれて、電気的な接続が得られなくなったり、基板同士が分解してしまったりすることがある。
このため、異種基板の接合のためには、低温接合が適しており、従来、低温・低応力の接合方法としては、プラズマ表面活性化接合，低温接着層となる合金ハンダの使用，多孔質金属層を構成する金属のナノ構造化が知られている。

プラズマ表面活性化接合においては、低い接合温度を実現するために、超高真空の非常にクリーンな雰囲気中で接合すべき基板表面にイオンビーム等を照射してダングリングボンドを形成し活性化させてから、接合を行うようになっている。この接合方法では、接合温度を低くすることは可能であるが、接合面の平面性が厳しく要求されることから、非常に高価な装置が必要になってしまう。さらに、この接合方法をデバイス製造に応用してみたところ、実験的な結果とは異なり、接合自体が困難であることが分かった。

また、低温接着層となる合金ハンダは、まだ実用化には至らず、さらなる研究が必要であると共に、ハンダの再溶融の問題もある。

多孔質金属層となる金属のナノ構造化のためには、ナノロッドやナノ微粒子を用いた手法が研究されているが、何れも製造工程が複雑であり、コストが高くなってしまう。

本発明は、以上の点に鑑み、簡単な構成により、室温を含む温度範囲で、また超高真空という特殊な環境や高度平坦性を必要とすることなく、異種基板の接合をも可能にした、基板の接合方法を提供することを目的としている。

上記第１の目的を達成するため、本発明の基板の接合方法は、第一の基板を、第二の基板に接合するための基板接合方法において、第一の基板上に密着層を形成して密着層上にＡｕ薄膜を形成する第一の段階と、Ａｕ薄膜上に電解メッキのマスクのためにパターンマスクを形成する第二の段階と、パターンマスクによりパターン化されたＡｕ合金を電解メッキによりＡｕ薄膜上に形成する第三の段階と、パターンマスクを除去する第四の段階と、前記Ａｕ合金のうちＡｕ以外の金属成分を選択的に除去して、前記Ａｕ合金をナノポーラスＡｕとする第五の段階と、ナノポーラスＡｕの表面を表面処理により活性化する第六の段階と、第二の基板上のＡｕ薄膜又はナノポーラスＡｕの表面を活性化する第七の段階と、第一の基板及び第二の基板を対向させて、第一の基板上のナノポーラスＡｕを第二の基板上のＡｕ薄膜又はナノポーラスＡｕに当接させた状態で加圧する第八の段階と、を含んでいることを特徴とする。

上記構成において、好ましくは、第一の基板がシリコン基板であって、第二の基板がセラミック基板又はガラス基板である。
好ましくは、第三の段階における電解メッキで使用される電解メッキ液が、シアンを含まない電解メッキ液である。
好ましくは、第六の段階における表面処理が、プラズマの照射により行なわれる。
好ましくは、第七の段階において、第二の基板上に密着層を含む層を形成し、密着層を含む層上にＡｕ薄膜又はナノポーラスＡｕを形成する。
好ましくは、第八の段階において、加圧が、２５℃〜１５０℃の温度にて、加圧圧力１０〜５０ＭＰａ，加圧時間３０〜６０分の条件のもとで行なわれる。

上記構成によれば、第一の基板上に形成されたパターン状のＡｕ合金の内、Ａｕ以外の金属成分が選択的に除去されることにより、ナノポーラスＡｕとなる。従って、このナノポーラスＡｕのパターンが、第二の基板上に形成されたＡｕ薄膜に当接され、室温を含む温度範囲で加圧されることにより、接合される。このため、接合のために加熱する必要がないので、特段の加熱設備が不要となり、製造が容易である。また、接合の際に超高真空という特殊な環境が不要であることから、製造コストが大幅に低減され得ることになる。

さらに、ナノポーラスＡｕが殆どＡｕ以外の金属成分のない状態に脱合金化されるので、ナノポーラスＡｕが高い反応性表面を備えているため、接合面の平坦性に関する許容範囲が広い。従って、ナノポーラスＡｕの表面が高い平面性を有していなくても、確実に接合が行なわれ得るので、製品歩留りが向上すると共に、高分離温度による再加熱時の基板分離が防止され得る。これにより、互いに熱膨張率の異なる異種基板の接合の場合であっても、接合部分が部分的に剥がれて電気的接触不良や基板脱落が発生するようなことがなく、信頼性が高められる。

このようにして、本発明によれば、簡単な構成により、室温を含む温度範囲で、また超高真空という特殊な環境や高度平坦性を必要とすることなく、異種基板の接合をも可能にした、基板の接合方法及び電子部品のパッケージを構成することができる。

本発明に係る基板の接合方法の一実施形態により接合された二枚の基板から成る試料を示す概略断面図である。 図１に示した試料の接合方法を工程順に示す概略断面図である。 図１に示した試料における電解メッキ条件を変えた各実験例のＡｕＳｎ合金の脱合金化前後におけるＡｕとＳｎの組成を示す図表である。 図３に示した各実験例におけるＡｕとＳｎの組成を示すグラフである。 図３に示した実験例Ｎｏ．１〜４の試料におけるナノポーラスＡｕのＳＥＭ写真であって、（ａ）は平面図、（ｂ）は拡大平面図である。 図３に示した実験例Ｎｏ．１〜４の試料におけるナノポーラスＡｕの断面を示すＳＥＭ写真である。 （ａ）〜（ｄ）は、図３に示した実験例Ｎｏ．１〜４の試料におけるナノポーラスＡｕとＡｕ薄膜との接合界面の断面を示すＳＥＭ写真である。 本発明による電子部品のパッケージの第一の実施形態の構成を示す概略断面図である。 （Ａ）〜（Ｃ）は、図８に示す第一の実施形態に係る電子部品のパッケージの製造工程を順次に示す工程図である。 本発明による電子部品のパッケージの第二の実施形態の構成を示す概略断面図である。 （Ａ）〜（Ｃ）は、図１０に示す第二の実施形態に係る電子部品のパッケージの製造工程を順次に示す工程図である。 本発明による電子部品のパッケージの第三の実施形態の構成を示す概略断面図である。 （Ａ）〜（Ｃ）は、図１２に示す第三の実施形態に係る電子部品のパッケージの製造工程を順次に示す工程図である。 本発明による電子部品のパッケージの第四の実施形態の構成を示す概略断面図である。 （Ａ）〜（Ｃ）は、図１４に示す第四の実施形態に係る電子部品のパッケージの製造工程を順次に示す工程図である。 図１４に示す電子部品のパッケージの変形例の構成を示す概略断面図である。

以下、図面に示した実施形態に基づいて本発明を詳細に説明する。
図１は、本発明による基板の接合方法の一実施形態により接合された二枚の基板から成る試料１０を示している。
図１において、試料１０は、二枚の基板、即ち第一の基板１１及び第二の基板２０と、第一の基板１１の表面（図示の場合、下面）に順次に形成された密着層１２，Ａｕ（金）薄膜１３及びナノポーラスＡｕ層１４と、第二の基板２０の表面（図示の場合、上面）に形成されたＡｕ薄膜２１と、から構成されており、ナノポーラスＡｕ層１４とＡｕ薄膜２１とが互いに接合され、電気的に接続されている。第二の基板２０と、Ａｕ薄膜２１との間には密着層を含む薄膜が挿入されていてもよい。

第一の基板１１は、例えばシリコン基板であって、その表面（下面）に、密着層１２及びＡｕ薄膜１３が形成されている。

密着層１２は、例えばＴｉ（チタン）薄膜であって、適宜の形成方法、例えばスパッタリングにより第一の基板１１の表面に形成される。ここで、密着層１２の厚さは、Ｔｉ薄膜の場合、例えば２０ｎｍに選定される。
なお、密着層１２と、第二の基板２０とＡｕ薄膜２１との間に挿入される密着層とは、接着効果を備えていればよく、Ｔｉ以外の材料、例えばＣｒ（クロム）、Ｔａ（タンタル），Ｗ（タングステン）等から成る薄膜であってもよいことは明らかである。密着層は、Ｃｒ、Ｔａ，Ｗの層以外にこれらの元素を一つ以上含む合金からなる材料で形成してもよい。密着層は、１層ではなく多層膜で構成してもよい。

Ａｕ薄膜１３は、密着層１２の上から第一の基板１１上に、適宜の形成方法、例えばスパッタリングにより形成される。ここで、Ａｕ薄膜１３の厚さは、例えば１００ｎｍ〜１０μｍに選定される。なお、このＡｕ薄膜１３は、その後に行なわれる電解メッキのためのシード層として作用する。後述するパッケージに使用する数μｍのＡｕ薄膜１３では、最初に蒸着やスパッタリングで形成したシード層上に電解メッキ等で所定の膜厚としてもよい。

ナノポーラスＡｕ層１４は、上記Ａｕ薄膜１３の上に、後述するように、Ａｕ合金、例えば、ＡｕＳｎ（金−錫）合金層１６を形成した後、Ｓｎエッチングにより脱合金化され、Ｓｎ成分が選択的に除去されることにより、殆どＳｎ成分を含まないナノポーラスＡｕ層１４となる。Ａｕ合金は、ＡｕＳｎ、ＡｕＡｇ合金等が挙げられ、ＳｎやＡｇ（銀）のような卑金属のエッチングされやすい金属元素を含む。

第二の基板２０は、この場合、シリコン基板であって、例えば表面に、Ｔｉからなる密着層とＡｕ薄膜２１とが形成されている。このＡｕ薄膜２１は、接合媒介物や金属配線のパッドとの接合媒介物として作用する。

上述した第一の基板１１上のナノポーラスＡｕ層１４の表面（接合面）は、接合の前に表面処理により清浄化処理及び活性化処理がされる。この清浄化及び活性化はプラズマ処理やイオンミリング処理により行うことができる。第二の基板２０上のＡｕ薄膜２１の表面も、ナノポーラスＡｕ層１４の表面と同様に清浄化及び活性化の処理がされる。この清浄化及び活性化はプラズマ処理やイオンミリング処理により行うことができる。プラズマ処理は、不活性ガス、例えばアルゴンプラズマ処理により行なわれる。そして、第一の基板１１上のナノポーラスＡｕ層１４と第二の基板２０のＡｕ薄膜２１との接合は、例えば真空中で互いに対向して当接した状態で加圧されることにより室温にて行なわれる。ナノポーラスＡｕ層１４及びＡｕ薄膜２１の表面は、最終的に活性化されればよい。

ここで、上述した試料１０の作製方法を図２を参照して説明する。図２は、図１に示した試料の接合方法を工程順に示す概略断面図である。
まず、図２（Ａ）に示すように、第一の基板１１の表面に、厚さ２０ｎｍのＴｉ薄膜から成る密着層１２がスパッタリングにより形成され、続いて密着層１２の上から、厚さ１００ｎｍのＡｕ薄膜１３が同様にスパッタリングにより形成される。

次に、図２（Ｂ）に示すように、第一の基板１１上にて、密着層１２及びＡｕ薄膜１３の上から、電解メッキのためのマスクとして、レジストパターン１５が形成される。このレジストパターン１５は、フォトレジストを塗布したのち、リソグラフィ工程によりフレームタイプのように、パターン化されている。

続いて、図２（Ｃ）に示すように、第一の基板１１上に、密着層１２，Ａｕ薄膜１３及びレジストパターン１５の上から、ＡｕＳｎ合金層１６が室温で電解メッキにより形成される。

ここで、ＡｕＳｎ等のＡｕ合金堆積のための電解メッキ液は、例えば適量に混合されたＫＡｕＣｌ₄，クエン酸アンモニウム，硫酸ナトリウム（Ｎａ₂ＳＯ₃），Ｌアスコルビン酸及び塩化第一スズ（ＳｎＣｌ₂・２Ｈ₂Ｏ）から成る。この電解メッキ液は、シアン（ＣＮ）又はシアン化合物を含まない電解メッキであるので、電解メッキ工程や液の使用後の処理が安全に且つ低価格で行なわれる。
尚、電解メッキ液は、電解メッキ中に、Ａｕ及びＳｎイオンを供給する作用を有していれば、他の構成であってもよいことは明らかである。

これによって、電解メッキの間、Ａｕ及びＳｎイオンがＫＡｕＣｌ₄及びＳｎＣｌ₂・２Ｈ₂Ｏにより供給される。その際、クエン酸アンモニウムが緩衝液として、また硫酸ナトリウムが金及びスズのための合成材として作用する。さらに、Ｌアスコルビン酸がメッキ液を安定させる。そして、ＡｕＳｎ合金及びナノポーラスＡｕの性質及び厚さに大きく影響するため、電解メッキの攪拌条件，アノードと試料１０の間の距離及び電流密度が確実に制御される。

その後、図２（Ｄ）に示すように、レジストパターン１５が除去された後、脱合金化、即ちＳｎ成分の選択的除去が行なわれる。

レジストパターン１５の除去は、アセトン，メタノール及び脱イオン水で洗浄することにより、行なわれる。
脱合金化は、室温でＨＮＯ₃（６９％濃度）中に所定の時間、例えば二日間浸されることにより、Ｓｎエッチングにより行なわれる。これにより、ＡｕＳｎ合金中のＳｎ成分が殆ど除去され、Ｓｎが存在していた部分が空孔となることにより、ナノポーラスＡｕ層１４となる。

続いて、その後の接合工程のために、ナノポーラスＡｕ層１４の表面が、例えばプラズマ処理によって清浄化及び活性化が実施される。このプラズマ処理は、例えばアルゴンを用いたプラズマの照射により行なわれる。具体的には、６０Ｗの出力で二分間、アルゴンＲＦプラズマを照射することにより、清浄化及び活性化が行なわれる。

最後に、図２（Ｅ）に示すように、第一の基板１１が上下反転され、表面にＡｕ薄膜２１が形成された第二の基板２０上に対向され、真空中で接合が行なわれる。接合条件は、例えば接合圧力５０ＭＰａ，接合時間３０分である。
この接合工程によって、図１に示す試料１０が作製される。

次に、図１に示した試料１０における電解メッキ条件（時間）による脱合金化の効果、即ち脱合金化前のＡｕＳｎ合金層１６及び脱合金化後のナノポーラスＡｕ層１４のＡｕ及びＳｎの組成についての実験結果を説明する。
実験は、電解メッキ時間を２５分とした実験例１〜３と電解メッキ時間を１５分とした実験例４について行なった。これらの実験例１〜４について、電解メッキ条件、即ち攪拌速度，アノードと試料１０との間の距離及び電流密度はすべて同じ（４ｍＡ／ｃｍ²）とした。各実験例１〜４について、それぞれ脱合金化の前後に、試料１０をピースに切断し、イオンミリングによりサンプル片を作製した。脱合金化の前後の合金の組成について、エネルギー分散型のＸ線分析（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ、ＥＤＸと呼ばれる。）により測定を行なったところ、図３の図表及び図４のグラフに示す結果が得られた。

図３は、図１に示した試料における電解メッキ条件を変えた各実験例のＡｕＳｎ合金の脱合金化の前後におけるＡｕとＳｎの組成を示す図表であり、図４は、図３に示した各実験例におけるＡｕとＳｎの組成を示すグラフである。
図３において、脱合金化前のＡｕＳｎ合金に関して、実験例１〜３に示すように、電解メッキ時間２５分では、安定的に５０％を超えるＳｎ成分が得られたのに対して、実験例４では、電解メッキ時間１５分で、Ｓｎ成分は約４０％であった。これは、電解メッキの初期では、ＡｕがＳｎよりも速く堆積され、堆積時間が増えるにつれてＳｎ成分が増加して、Ａｕ／Ｓｎがほぼ１に近づくからである。
ここで、Ａｕ／Ｓｎが１であるということは、Ｓｎ成分の除去後に、Ｓｎ成分が存在していた場所が空孔になることにより、ナノポーラスＡｕ層１４の有孔性が十分に大きいということを意味している。

脱合金化後においては、図３及び図４のグラフに示すように、実験例１〜４の何れの試料１０においても、ナノポーラスＡｕ層１４中のＳｎ成分はほぼ完全に除去され、Ａｕ成分が９９％以上の濃度を有している。従って、脱合金化が確実に行われているので、ナノポーラスＡｕ層１４のポーラス構造におけるＳｎの影響がほぼ無視できることになる。

さらに、時間２５分間，電流密度４ｍＡ／ｃｍ²の条件による電解メッキで形成されたナノポーラスＡｕ層１４の平面及び断面をＳＥＭにより観察した。この場合、ＡｕＳｎ合金の堆積速度は、約５０ｎｍ／分であり、堆積したナノポーラスＡｕ層１４の厚さは、約１．２μｍである。
図５は、上記条件による電解メッキで形成されたナノポーラスＡｕ層１４のＳＥＭ写真による平面図を示している。図５（ａ）に示すように、ナノポーラスＡｕ層１４の有孔性は明らかであり、大きな表面積を保証することになる。また、図５（ｂ）のより大きく拡大したＳＥＭ写真によれば、孔の寸法は、１００ｎｍのオーダーであり、ランダムに配置された空孔は、電解メッキにより堆積されたＡｕＳｎ合金のＳｎ成分の配置から生ずるものである。

図６は、図５に示したナノポーラスＡｕ層１４のＳＥＭ写真による断面図を示している。図６において、ナノポーラスＡｕ層１４は、Ｓｎがほぼ完全に除去されてナノポーラス構造が確実に形成されていることが分かり、図３の図表に示された結果と一致している。

また、プラズマ処理による接合状態を検証するために、試料１０と同様のＳｉチップ上にナノポーラスＡｕ層１４を形成したものと、Ｓｉチップ上に密着層１２としてのＴｉ薄膜及びシード層としてのＡｕ薄膜１３がスパッタリングにより形成されたものが用意され、出力６０Ｗで二分間、アルゴンプラズマ処理された後、これら二つのＳｉチップを接合機で接合した。接合機内で接合温度が安定した状態で、二つのＳｉチップが互いに対向して当接され、接合圧力５０ＭＰａで接合された。このとき、接合温度を１５０℃，１００℃，５０℃及び２５℃にそれぞれ設定して、四種類の接合が行なわれ、接合後に、ＳＥＭによる観察のために切断され、四種類のサンプルは、実際の接合エリアの観察のために、イオンミリングにより加工された。

図７は、図３に示した実験例１〜４の試料におけるナノポーラスＡｕとＡｕ薄膜との接合界面の断面を示すＳＥＭ写真である。
図７（ａ）から（ｄ）には、それぞれ接合温度１５０℃，１００℃，５０℃及び２５℃で接合されたサンプルの断面図が示されており、上側がナノポーラスＡｕ層１４が成形されたＳｉチップであり、また下側が密着層１２及びＡｕ薄膜１３が形成されたＳｉチップである。
図示のように、上記の室温を含む接合温度にてナノポーラスＡｕとＡｕ薄膜１３が互いに接合されていることが観察された。即ち、１５０℃からほぼ室温である２５℃までの温度範囲において、低温接合が可能であることが分かる。
これは、アルゴンプラズマ処理によるナノポーラスＡｕとＡｕ薄膜１３の接合面の清浄化及び活性化によるものと考えられる。従来のナノポーラスＡｕ薄膜１３の接合には２００℃以上の接合温度が必要であり、またＡｕ−Ａｕ接合あるいはＣｕ−Ｃｕ接合の場合には、接合温度が通常３００℃以上であることと比較して、本発明によれば、接合温度が劇的に低くなっていることが分かる。

次に、本発明による電子部品のパッケージについて図８〜図１６を参照して説明する。
図８は、本発明による電子部品３０のパッケージの第一の実施形態の構成を示している。図８において、電子部品のパッケージ３０は、第一の基板３１と第二の基板３２を有し、第一の基板３１及び第二の基板３２の少なくとも一方に電子部品３１ａ，３２ａを搭載すると共に、これらの電子部品３１ａ，３２ａを内包するように第一の基板３１と第二の基板３２とを接合部３３を介して接合することにより構成されている。
ここで、図示の場合、第一の基板３１上に電子部品３１ａとしてのＬＳＩがＳｉ基板等の半導体基板上に形成されており、ＬＳＩの配線層３１ｂとＳｉＯ₂等の絶縁膜３１ｃを備えている。第二の基板３２には、点線で示すように、電子部品３２ａとしてＭＥＭＳが形成されていてもよい。

接合部３３は、図１に示した接合部としてのナノポーラスＡｕ層１４及びＡｕ薄膜２１による接合部と同様に構成されている。即ち、より具体的には、接合部３３は、第一の基板３１の表面に順次にパターン化して形成された密着層１２，シード層としてのＡｕ薄膜及びナノポーラスＡｕ層と、第二の基板３２の表面に形成された接合媒介物としてのＡｕ薄膜と、から構成されており、第一の基板３１上のナノポーラスＡｕ層が第二の基板３２上のＡｕ薄膜に対して、図２に示す接合方法により室温を含む温度範囲で加圧されることで接合される。第二の基板３２の表面に形成されたＡｕ薄膜は、第二の基板３２の表面に形成されている金属パッドでもよい。この場合、金属パッドの表面は、Ａｕ薄膜で被覆されていることが望ましい。ナノポーラスＡｕ層１４は、第二の基板３２に形成されてもよい。さらに、ナノポーラスＡｕ層１４は、第一の基板３１及び第二の基板３２の両方に形成してもよい。ナノポーラスＡｕ層１４を第一の基板３１及び／又は第二の基板３２に形成することは、後述する図１０以降のパッケージにも適用できる。
ここで、接合部３３の厚さは、電子部品３１ａ，３２ａを内包できる厚さに設定すればよく、特に電子部品３２ａとしてのＭＥＭＳを内包する場合には、ＭＥＭＳとなる振動子や片持ち梁等の動作に支障がないような厚さに設定されている。

このような構成の電子部品のパッケージ３０によれば、第一の基板３１と第二の基板３２が、互いに接合部３３を介して接合されており、接合部３３による接合は、所謂低温接合によって行なわれる。これにより、電子部品パッケージ３０の製造工程において、加熱接合が不要となるので、設備コスト及び製造コストが低減されると共に、接合の際に、第一の基板３１及び第二の基板３２上の電子部品３１ａ，３２ａが熱により劣化してしまうようなことはない。
また、第一の基板３１及び第二の基板３２の材料が異なる場合でも、熱膨張係数の差により機械的応力が発生せず、所謂ミスマッチの問題が回避され得る。

ここで、第一の基板３１は、例えばＳｉ基板等の半導体基板であって、半導体基板上にＬＳＩ等の集積回路が形成されている。また、第二の基板３２は例えば第一の基板３１と同様にＳｉ基板等の半導体基板であって、ＭＥＭＳが搭載されている。
さらに、第一の基板３１と第二の基板３２とは、互いに異なる材料、例えば一方がＳｉ基板等の半導体基板であって、他方がセラミック基板またはガラス基板等であってもよい。
尚、第一の基板３１及び第二の基板３２の少なくとも一方、図示の場合には、第一の基板３１に、外部回路との接続のための電極パッドまたは端子３１ｄを有しており、電極パッドまたは端子３１ｄは、第一の基板３１上に形成された配線層３１ｅを介して電子部品３１ａと電気的に接続されている。

次に、図８に示した電子部品のパッケージ３０の製造方法について、図９を参照して説明する。図９は、図８に示す電子部品のパッケージの製造工程を順次に示す工程図である。
図９において、第一の基板３１に電子部品３１ａを搭載し、第一の基板３１と第二の基板３２とを接合部３３を介して接合して電子部品３１ａを封止する場合について説明しているが、第二の基板３２に電子部品３２ａを搭載して、第一の基板３１と第二の基板３２とを接合部３３を介して接合して、電子部品３２ａを封止する場合についても同様である。

まず、第一の基板３１と第二の基板３２の少なくとも一方に関して、電子部品３１ａ，３２ａを取り囲む領域に、接合部３３として、密着層１２及びシード層としてのＡｕ薄膜（共に図示せず）とナノポーラスＡｕ層３３ａを形成する。
即ち、図９（Ａ）に示すように、第一の基板３１上に形成された電子部品３１ａ（ＬＳＩ）を取り囲む領域に、ナノポーラスＡｕ層３３ａを形成する。ナノポーラスＡｕ層３３ａは、例えば図２（Ａ）〜（Ｄ）に示した方法を利用して形成され、その接合面が例えばアルゴンプラズマ処理により清浄化及び活性化される。図示の場合、電子部品３１の一部として、配線層３１ｂ及び絶縁層３１ｃのみが示されている。

これに対して、図９（Ｂ）に示すように、第二の基板３２が用意され、その表面全体に接合媒介物としてのＡｕ薄膜（図示せず）が形成される。接合面のＡｕ薄膜は例えばアルゴンプラズマ処理により清浄化及び活性化が実施される。この第二の基板３２には、電子部品３２ａが搭載されていてもよい。

次に、第一の基板３１及び第二の基板３２を電子部品３１ａを内包するように対向させて位置合わせし、第一の基板３１と第二の基板３２を所定の接合時間の間、圧接する。このとき、接合温度は室温付近であるので、加熱する必要はない。
具体的には、図９（Ｃ）に示すように、電子部品３１ａを搭載し且つナノポーラスＡｕ層３３ａが形成された第一の基板３１を、接合機の試料ステージ３４上に載置し、第一の基板３１と第二の基板３２により電子部品３１ａを内包するように、第二の基板３２を第一の基板３１に対向させて位置合わせし、第二の基板３２上に加圧ツール３５を載置する。
そして、加圧ツール３５により、矢印で示すように、第二の基板３２を第一の基板３１に対して押圧して、第二の基板３２の下面（Ａｕ薄膜）を第一の基板３１上のナノポーラスＡｕ層３３ａに対して所定の圧力で当接させ、所定の接合時間の間、この状態を保持する。図示の場合、加圧は、上方側の第二の基板３２から行っているが、第一の基板３１と第二の基板３２との両方を加圧してもよい。

これにより、ナノポーラスＡｕ層３３ａが第二の基板３２の下面に対して密着することにより、接合が完了する。その際、接合面となるナノポーラスＡｕ層３３ａ及び第二の基板３２のＡｕ薄膜の平面性が高くなくても、ナノポーラスＡｕ層３３ａの有孔性によって、ナノポーラスＡｕ層３３ａが確実に第二の基板３２のＡｕ薄膜に密着することになり、接合が確実に行なわれ得る。

以上のように、接合部３３により第一の基板３１及び第二の基板３２を接合することにより、電子部品３１ａが封止される。第二の基板３２に電子部品３２ａが形成されている場合も同様に、電子部品３２aが封止されることは明らかである。

図１０は、本発明による電子部品のパッケージ４０の第二の実施形態の構成を示している。
図１０において、電子部品のパッケージ４０は、図８に示した電子部品のパッケージ３０と同様の構成であるので、同じ構成要素には同じ符号を付して、その説明を省略する。
電子部品のパッケージ４０と、図８に示した電子部品のパッケージ３０とは、接合部３３の代わりに、接合部４１を備えている点でのみ異なる構成である。

接合部４１は、第一の基板３１の表面にパターン化して形成された密着層１２，シード層としてのＡｕ薄膜（図示せず）及びナノポーラスＡｕ層４１ａと、第二の基板３２にパターン化して形成されたシール部４１ｂと、から構成されている。
ナノポーラスＡｕ層４１ａは、図８に示した電子部品のパッケージ３０におけるナノポーラスＡｕ層３３ａと同様の構成であり、同様に形成されているが、その厚さは約半分程度に設定されている。

シール部４１ｂは、第一の基板３１側に設けられた密着層，シード層としてのＡｕ薄膜及びナノポーラスＡｕ層４１ａと同様に構成されていてもよく、また他の導電性材料から構成されていてもよい。また、シール部４１ｂは、図８に示した電子部品のパッケージ３０におけるナノポーラスＡｕ層３３の約半分の厚さを有している。
これにより、接合部４１、即ちナノポーラスＡｕ層４１ａとシール部４１ｂは、全体として接合部３３とほぼ同じ厚さに選定されている。
さらに、シール部４１ｂは、そのナノポーラスＡｕ層４１ａに対向する表面に接合媒介物としてのＡｕ薄膜（図示せず）を備えている。

第一の基板３１は、例えばＳｉ基板等の半導体基板であって、その外周側にナノポーラスＡｕ層４１ａが形成されており、その表面には、ＣＭＯＳ集積回路等が形成されている。
第二の基板３２は、例えばＳｉ基板等の半導体基板であって、第一の基板３１に対向する面の外周側で、ナノポーラスＡｕ層４１ａに対向する領域に、シール部４１ｂが形成されていると共に、ＬＳＩ回路，ＣＭＳＬＳＩ回路，ＭＥＭＳ，空隙が形成されている。
第二の基板３２に空隙等を設ける場合には、第二の基板３２の材料として、半導体だけでなく、金属基板，ガラス基板やセラミック基板等の無機物から成る基板を使用することができる。
尚、接合部４１は、第一の基板３１に形成されたナノポーラスＡｕ層４１ａと第二の基板３２に形成されたシール部４１ｂから構成されているが、これとは逆に、ナノポーラスＡｕ層４１ａが第二の基板３２に、またシール部４１ｂが第一の基板３１に形成されていてもよい。

次に、図１０に示した電子部品のパッケージ４０の製造方法について、図１１を参照して説明する。図１１は、図１０に示す電子部品のパッケージの製造工程を順次に示す工程図である。
図１１において、第一の基板３１に電子部品３１ａを搭載し、第一の基板３１と第二の基板３２とを接合部４１を介して接合して電子部品３１ａを封止する場合について説明しているが、第二の基板３２に電子部品３２ａを搭載して、第一の基板３１と第二の基板３２とを接合部４１を介して接合して、電子部品３２ａを封止する場合についても同様である。

まず、第一の基板３１と第二の基板３２の少なくとも一方に関して、電子部品３１ａ，３２ａを取り囲む領域に、接合部４１の一部として、密着層及びシード層としてのＡｕ薄膜（共に図示せず）とナノポーラスＡｕ層４１ａを形成する。
即ち、図１１（Ａ）に示すように、第一の基板３１上に形成された電子部品３１ａ（ＬＳＩ）を取り囲む領域に、ナノポーラスＡｕ層４１ａを形成する。ナノポーラスＡｕ層４１ａは、同様に図２（Ａ）〜（Ｄ）に示した形成方法を利用して形成され、接合面が例えばアルゴンプラズマ処理により清浄化及び活性化される。

これに対して、図１１（Ｂ）に示すように、第二の基板３２が用意され、第一の基板３１に対向する面において、第一の基板３１に形成された接合部４１の一部であるナノポーラスＡｕ層４１ａと対向する領域に、シール部４１ｂが形成され、その下面に接合媒介物としてのＡｕ薄膜（図示せず）が形成される。接合面は例えばアルゴンプラズマ処理により清浄化及び活性化される。

続いて、第一の基板３１及び第二の基板３２を電子部品３１ａを内包するように対向させて位置合わせし、第一の基板３１と第二の基板３２を所定の接合時間の間、圧接する。このとき、接合温度は室温付近であるので、加熱する必要はない。
具体的には、図１１（Ｃ）に示すように、電子部品３１ａを搭載し且つナノポーラスＡｕ層４１ａが形成された第一の基板３１を、接合機の試料ステージ３４上に載置し、第一の基板３１と第二の基板３２により電子部品３１ａを内包するように、第二の基板３２を第一の基板３１に対向させて位置合わせし、第二の基板３２上に加圧ツール３５を載置する。
そして、加圧ツール３５により、矢印で示すように、第二の基板３２を第一の基板３１に対して押圧して、第二の基板３２の下面（Ａｕ薄膜）のシール部４１ｂを第一の基板３１上のナノポーラスＡｕ層４１ａに対して所定の圧力で当接させ、所定の接合時間の間、この状態を保持する。図示の場合、加圧は、上方側の第二の基板３２から行っているが、第一の基板３１と第二の基板３２との両方を加圧してもよい。

これにより、ナノポーラスＡｕ層４１ａが第二の基板３２の下面に設けられたシール部４１ｂに対して密着することにより、接合が完了する。その際、接合面となるナノポーラスＡｕ層４１ａ及び第二の基板３２のシール部４１ｂにおけるＡｕ薄膜の平面性が高くなくても、ナノポーラスＡｕ層４１ａの有孔性によって、ナノポーラスＡｕ層４１ａが確実に第二の基板３２のシール部４１ｂのＡｕ薄膜に密着することになり、接合が確実に行なわれ得る。

図１２は、本発明による電子部品のパッケージ５０の第三の実施形態の構成を示している。
図１２において、電子部品のパッケージ５０は、第一の基板５１と第二の基板５２を有し、第一の基板５１及び第二の基板５２にそれぞれ設けられた第一の接合部５１ａ及び第二の接合部５２ａと、第一の接合部５１ａと第二の接合部５２ａが互いに接合されるシール部５３とを含んでおり、さらに第二の基板５２上には、ＭＥＭＳ５２ｂが形成されている。

第一の基板５１は、例えばＳｉ基板等の半導体基板であって、ＣＭＯＳＬＳＩ等の電子部品が形成されている。第一の基板５１は、第二の基板５２と対向する表面に、図示しないＳｉＯ₂等の絶縁層が形成されている。この絶縁層には、第一の接合部５１ａが形成される凹状の領域を形成してもよい。

第二の基板５２は、Ｓｉ基板、ＳＯＩ基板、ＬｉＮｂＯ₃、ガラス基板、石英ガラス基板等から構成されており、その上面にはＭＥＭＳ５２ｂとなるべき振動子や片持ち梁等が形成されている。これらの振動子や片持ち梁等の作用に影響がないように、余分なＳｉ基板がエッチング等により除去され、空隙５２ｃが形成されている。
尚、シール部５３の厚さは、ＭＥＭＳ５２ｂとなる振動子や片持ち梁等の動作に支障がないような厚さに設定すればよい。

第二の基板５２において、第一の基板５１に設けられた第一の接合部５１ａと接合されるべき領域に、第二の接合部５２ａが形成されている。図示の場合、第一の接合部５２ａは、第二の基板５２上に設けられた端子５２ｄ上に形成されている。振動子や片持ち梁等からなるＭＥＭＳ５２ｂの作用に影響がないように、シール部５３の厚さの調整ではなく、第二の接合部５２ａの厚さを厚くしてもよい。なお、第二の接合部５２ａには、凸状の領域が形成されていてもよい。

第一の接合部５１ａ及び第二の接合部５２ａは、それぞれ図１０に示した電子部品のパッケージ４０における接合部４１のナノポーラスＡｕ層４１ａ及びシール部４１ｂと同様に構成されている。

次に、図１２に示した電子部品のパッケージ５０の製造方法について、図１３を参照して説明する。図１３は、図１２に示す電子部品のパッケージの製造工程を順次に示す工程図である。
まず、図１３（Ａ）において、第一の基板５１にＣＭＯＳから成るＬＳＩ（図示せず）を形成すると共に、第一の接合部５１ａとなる領域に、密着層及びシード層としてのＡｕ薄膜（共に図示せず）そしてナノポーラスＡｕ層を形成し、第一の接合部５１ａとする。このナノポーラスＡｕ層は、図２（Ａ）〜（Ｄ）に示すように形成され、その接合面が例えばアルゴンプラズマ処理により清浄化及び活性化が実施される。

次に、図１３（Ｂ）に示すように、第二の基板５２を用意して、ＭＥＭＳ５２ｂを形成すると共に、第二の接合部５２ａとなる領域に、同様にシール部４１ｂと同様のシール部を形成し、その上面に接合媒介物としてのＡｕ薄膜（図示せず）を形成して、第二の接合部５２ａとする。

続いて、図１３（Ｃ）に示すように、第一の基板５１と第二の基板５２を重ね合わせて、図１１（Ｃ）と同様の接合工程を実施する。これにより、第一の接合部５１ａと第二の接合部５２ａが互いに当接され、室温付近の温度での加圧によって接合されて、シール部５３が形成される。かくして、電子部品のパッケージ５０の内部が封止され、電子部品のパッケージ５０が完成する。
このような構成の電子部品のパッケージ５０によれば、第一の基板５１にはＣＭＯＳＬＳＩが、また第二の基板５２にはＭＥＭＳ５２ｂが、それぞれ単独で作製され、第一の基板５１と第二の基板５２との接合によって、一体化され得る。

図１４は、本発明による電子部品のパッケージ６０の第四の実施形態の構成を示している。
図１４において、電子部品のパッケージ６０は、第一の基板６１と第二の基板６２を有し、第一の基板６１及び第二の基板６２にそれぞれ設けられた第一の接合部６１ａ及び第二の接合部６２ａと、第一の接合部６１ａと第二の接合部６２ａが互いに接合されるシール部６３とを含んでおり、さらに第二の基板６２上には、ＭＥＭＳ６２ｂが形成されている。

第一の基板６１は、例えばＳｉ基板とほぼ同じまたは異なる熱膨張率の材料から成る基板で成る。第一の基板６１は、Ｓｉ基板、ガラス基板、セラミック基板等が使用できる。第一の基板６１は、例えばＳｉ基板と熱膨張率が同一の範囲と評価される材料でもよく、例えばセラミック基板，ガラス基板等を使用することができる。ここで、Ｓｉ基板とほぼ同じ熱膨張率を有するガラス基板としては、例えばパイレックス（登録商標）ガラスが好適である。
第一の基板６１において、第二の基板６２に設けられた第二の接合部６２ａと接合される領域には、貫通配線部６１ｂが形成されている。貫通配線部６１ｂの第二の接合部６２ａと接合される領域が第一の接合部６１ａである。ここで、貫通配線部６１ｂの最上部は、外部回路と接続するための電極パッドまたは端子として利用される。
さらに、第一の基板６１には、受動部品として、インダクタ，抵抗，コンデンサ等を内蔵することも可能である。例えばＬＴＣＣ基板から成る第一の基板６１は、この基板の内部に内蔵された縦配線，横配線、これらの配線に接続されたインダクタ等の受動部品から構成されていてもよい。

ここで、ＭＥＭＳ６２ｂが形成された第二の基板６２は、カバー基板とも呼ばれ、例えばＳｉやＳＯＩ基板から構成されており、ＭＥＭＳ６２ｂは、例えばスイッチ，ジャイロ用センサ，加速度センサ，リレー等である。また、第二の基板６２は、特に低熱膨張率の低温焼成セラミック基板（以下、ＬＴＣＣ基板という）を使用することができる。

次に、図１４に示した電子部品のパッケージ６０の製造方法について、図１５を参照して説明する。図１５は、図１４に示す電子部品のパッケージの製造工程を順次に示す工程図である。
まず、図１５（Ａ）に示すように、第一の基板６１を、例えばＬＴＣＣ基板やガラス基板等を使用して形成し、密着層及びシード層としてのＡｕ薄膜（共に図示せず）とナノポーラスＡｕ層を形成し、貫通配線部６１ｂと共に第一の接合部６１ａとする。このナノポーラスＡｕ層は、図２（Ａ）〜（Ｄ）に示すように形成され、その接合面が例えばアルゴンプラズマ処理により清浄化及び活性化が実施される。

次に、図１５（Ｂ）に示すように、第二の基板６２となるべきＳｉ基板にＭＥＭＳ６２ｂを形成すると共に、シール部４１ｂと同様のシール部を形成し、その上面に密着層と接合媒介物としてのＡｕ薄膜を形成し、Ａｕ薄膜の清浄化及び活性化を行ない、第二の接合部６２ａとする。Ｓｉ基板の代わりに、ＳＯＩ基板を使用してもよい。

続いて、図１５（Ｃ）に示すように、第一の基板６１と第二の基板６２を重ね合わせて、図１１（Ｃ）と同様の接合工程を実施する。これにより、第一の接合部６１ａと第二の接合部６２ａが互いに当接され、室温付近での温度での加圧によって接合されて、シール部６３が形成される。
かくして、電子部品のパッケージ６０の内部が封止され、電子部品のパッケージ６０が完成する。なお、第一の接合部６１ａ及び第二の接合部６２ａとしてのナノポーラスＡｕ層は、第一の接合部６１ａ，第二の接合部６２ａの何れか一方のみに形成されてもよく、また双方に形成されてもよい。

このような構成の電子部品のパッケージ６０によれば、第一の基板６１となるＬＴＣＣ基板やガラス基板と、第二の基板６２上のＭＥＭＳ６２ｂが、それぞれ単独で作製され、第一の基板６１と第二の基板６２との接合によって、一体化され得る。

図１６は、上述した電子部品のパッケージ６０の変形例を示している。図１６において、電子部品のパッケージ７０は、図１４に示した電子部品のパッケージ６０とは、貫通配線部６１ｂを備えていない点でのみ異なる構成になっている。ここで、電子部品のパッケージ７０においては、第二の基板６２の最外周に設けられた電極６２ｃが、外部回路と接続するための端子となっており、他の構成は、図１４に示した電子部品のパッケージ６０と同じである。
このような構成の電子部品のパッケージ７０によれば、図１４に示した電子部品のパッケージ６０と同様に作用する。

このようにして、本発明によれば、例えばアルゴンプラズマ処理によって活性化されたナノポーラスＡｕ層とＡｕ薄膜とを互いに室温付近の温度で接合することにより、二枚の異種基板が確実に接合され得る。その際、電解メッキ及び脱合金化の処理によって、ナノポーラスＡｕ層が基板上に形成されるので、十分な有孔性を有するナノポーラスＡｕ層が形成されることになる。また、ナノポーラスＡｕ層がプラズマ活性化されることによって、その接合面が清浄化及び活性化され、接合が確実に行なわれ得ることとなる。さらに、接合が室温を含む温度範囲で行なわれ得るので、所謂低温接合が可能となり、基板上の電子部品や半導体素子等に対する熱の影響が排除され、製品歩留りが向上することになる。

本発明はその趣旨を逸脱しない範囲において様々な形態で実施することができる。
例えば、上述した実施形態においては、ナノポーラスＡｕ層の下に形成される密着層がＴｉ薄膜から構成されているが、これに限らず、接着効果が得られるものであれば、他の材料から成る薄膜であってもよい。

上述した実施形態においては、例えば第二の基板２０，３０の表面の清浄化及び活性化のために、アルゴンＲＦプラズマを照射することによりプラズマ処理が行なわれているが、これに限らず、アルゴンによるプラズマ処理、あるいは他の材料によるプラズマ処理であってもよいことは明らかである。

以上述べたように、本発明によれば、簡単な構成により、室温を含む温度範囲で、また超高真空という特殊な環境や高度平坦性を必要とせずに、異種基板の接合をも可能にした、基板の接合方法及び電子部品のパッケージが提供される。

１０：試料
１１，３１，５１，６１：第一の基板
１２：密着層
１３：Ａｕ薄膜
１４：ナノポーラスＡｕ層
１５：レジストパターン
１６：Ａｕ合金（ＡｕＳｎ）層
２０，３２，５２，６２：第二の基板
２１：Ａｕ薄膜
３０，４０，５０，６０，７０：電子部品のパッケージ
３１，３２ａ：電子部品
３１ｂ：配線層（ＬＳＩ）
３１ｃ：絶縁膜（ＬＳＩ）
３１ｄ：電極パッドまたは端子
３１ｅ：配線層
３３：接合部
３３ａ：ナノポーラスＡｕ層
３４：試料ステージ（接合機）
３５：加圧ツール（接合機）
４１：接合部
４１ａ：ナノポーラスＡｕ層
４１ｂ：シール部
５１ａ，６１ａ：第一の接合部
５２ａ，６２ａ：第二の接合部
５２ｂ，６２ｂ：ＭＥＭＳ
５３，６３：シール部
６１ｂ：貫通配線部

Claims (6)

1. 第一の基板を、第二の基板に接合するための基板接合方法において、
   前記第一の基板上に密着層を形成して前記密着層上にＡｕ薄膜を形成する第一の段階と、
   前記Ａｕ薄膜上に、電解メッキのマスクのためにパターンマスクを形成する第二の段階と、
   前記パターンマスクによりパターン化されたＡｕ合金を前記電解メッキにより前記Ａｕ薄膜上に形成する第三の段階と、
   前記パターンマスクを除去する第四の段階と、
   前記Ａｕ合金のうちＡｕ以外の金属成分を選択的に除去して、前記Ａｕ合金をナノポーラスＡｕとする第五の段階と、
   前記ナノポーラスＡｕの表面を表面処理により活性化する第六の段階と、
   前記第二の基板上のＡｕ薄膜又はナノポーラスＡｕの表面を活性化する第七の段階と、
   前記第一の基板及び前記第二の基板を対向させて、前記第一の基板上のナノポーラスＡｕを第二の基板上のＡｕ薄膜又はナノポーラスＡｕに当接させた状態で加圧する第八の段階と、
   を含んでいることを特徴とする、基板の接合方法。
2. 前記第一の基板がシリコン基板であって、前記第二の基板がセラミック基板又はガラス基板であることを特徴とする、請求項１に記載の基板の接合方法。
3. 前記第三の段階における電解メッキで使用される電解メッキ液が、シアンを含まない電解メッキ液であることを特徴とする、請求項１又は２に記載の基板の接合方法。
4. 前記第六の段階における表面処理が、プラズマの照射により行なわれることを特徴とする、請求項１乃至３の何れかに記載の基板の接合方法。
5. 前記第七の段階において、前記第二の基板上に密着層を含む層を形成し、該密着層を含む層上に前記Ａｕ薄膜又はナノポーラスＡｕを形成することを特徴とする、請求項１乃至４の何れかに記載の基板の接合方法。
6. 前記第八の段階において、加圧が、２５℃〜１５０℃の温度にて、加圧圧力１０〜５０ＭＰａ，加圧時間３０〜６０分の条件のもとで行なわれることを特徴とする、請求項１乃至５の何れかに記載の基板の接合方法。