JP3090427B2 - はんだバンプの接続方法 - Google Patents

はんだバンプの接続方法

Info

Publication number
JP3090427B2
JP3090427B2 JP09043632A JP4363297A JP3090427B2 JP 3090427 B2 JP3090427 B2 JP 3090427B2 JP 09043632 A JP09043632 A JP 09043632A JP 4363297 A JP4363297 A JP 4363297A JP 3090427 B2 JP3090427 B2 JP 3090427B2
Authority
JP
Japan
Prior art keywords
solder
solder bump
bump
carrier substrate
soldered
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09043632A
Other languages
English (en)
Other versions
JPH10242149A (ja
Inventor
秀起 恒次
正風 細矢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP09043632A priority Critical patent/JP3090427B2/ja
Publication of JPH10242149A publication Critical patent/JPH10242149A/ja
Application granted granted Critical
Publication of JP3090427B2 publication Critical patent/JP3090427B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3478Applying solder preforms; Transferring prefabricated solder patterns

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高精度な位置合わ
せが要求される被はんだ付け部品(半導体素子や電気・
光部品あるいは配線基板)の位置合わせ方法であり、特
に溶融はんだの表面張力を利用した横方向および高さ方
向の高精度な位置合わせが可能なはんだバンプの接続方
法に関するものである。
【0002】
【従来の技術】従来のはんだバンプの表面張力とスタン
ドオフを利用した高精度な位置合わせ方法の例を図5に
示す(文献:K.P.Jackson et al.“A Compact Multicha
nnel Tranceiver Module Using Planar-Processed Opti
cal Waveguides and Flip-ChipOptoelectronic Compone
nts”,42nd ECTC,1992)。基板1上に横
方向の位置決めを行うためのスタンドオフ2と高さ方向
の位置決めを行うためのスタンドオフ3を形成してお
き、はんだバンプ4の表面張力により、LD(レーザダ
イオード)5の切り欠き部6を二つのスタンドオフ2,
3に突き当てることにより横方向と高さ方向の高精度な
位置合わせを行うものである。すなわち、図5で、右の
バンプ(斜めに変形したもの)は表面張力で斜め右に引
き付ける力が働く。このためスタンドオフ2はLD5の
右側の切り欠き部6に嵌合するため、高さ方向と合わせ
て横方向の位置を決めることができる。また、はんだの
表面張力でスタンドオフ3は高さ方向のみの位置を決め
ることができる。
【0003】また、これまでに開発されている転写形の
はんだバンプ接続方法の概略工程を図6に示す(特開平
5−166880号公報参照)。はんだの濡れ性に劣る
転写用キャリア基板7上にドット状のはんだ層8をパタ
ーン形成した後(a)、上記転写用キャリア基板7を半
導体素子9の電極10上に位置合わせし(b)、はんだ
を溶融することにより、転写用キャリア基板7上のはん
だ層8を半導体素子9の電極10上に転写し、はんだバ
ンプ11を形成する(c)。さらに、半導体素子9を配
線基板12上の電極13に位置合わせし(d)、はんだ
バンプ11をリフロすることによりフリップチップ接続
する(e)方法である。
【0004】
【発明が解決しようとする課題】しかしながら、表面張
力とスタンドオフを用いた図5の方法では、位置合わせ
精度は、二つのスタンドオフ2,3やLD5の切り欠き
部6の加工精度に大きく依存する。この加工精度は、マ
スクを用いたリアクティブイオンエッチング法が主であ
り、マスクを用いたパターンの形成精度やリアクティブ
イオンエッチング法による加工精度を考慮すると1μm
以下の加工精度を得るには限界がある。
【0005】また、はんだバンプ11を用いた図6の方
法で形成したはんだバンプ11を用いて図5のようなL
D5の発光部と基板1上の光ファイバとの位置合わせを
行う方法を図7および図8に示した。はんだ膜厚のばら
つきの影響を図7、チップ形状のばらつきの影響を図8
にそれぞれ示した。
【0006】図7の(a)は、はんだ体積が最適化され
た場合の例であり、(b)は、はんだの体積が少なく所
望の高さより小さい高さ方向の位置ずれ16を生じた場
合、(c)は、はんだの体積が多く所望の高さより大き
い高さ方向の位置ずれ16を生じた場合を示している。
【0007】図8の(a)は、チップの重量に対しては
んだ体積が最適化された場合の例であり、(b)は、チ
ップ(LD5)の形状が大きく重量が多いため所望の高
さより小さい高さ方向の位置ずれ16を生じた場合、
(c)は、チップの重量が少ないため所望の高さより大
きい高さ方向の位置ずれ16を生じた場合を示してい
る。このように、高さ方向の位置合わせについては、は
んだ膜厚(はんだ体積)にばらつきを生じたり、また、
バンプ接続されるチップの形状(チップ重量)のばらつ
きのためにバンプ高さの高精度な制御は困難である。
【0008】特にLDや光導波路形の受光素子と光ファ
イバや光導波路との光結合系においては1μm以下の高
精度な位置合わせが必要であることを考慮すると、上記
の二つの従来方法では、横方向と高さ方向の二つの方向
で同時に高精度な位置合わせをするには限界がある。
【0009】本発明は、前記従来の問題点を解消し、本
来の溶融はんだの表面張力による自己整合力で横方向の
高精度な位置合わせが可能なことに加えて、本発明の複
数回の転写により高さ方向の位置合わせが高精度に行え
る転写形のはんだバンプの接続方法を提供することを目
的とするものである。
【0010】
【課題を解決するための手段】本発明にかかるはんだバ
ンプの接続方法は、はんだの濡れ性に劣る転写用キャリ
ア基板上に所定の形状,ピッチからなる複数のドット状
のはんだ層を形成し、当該はんだ層と対向する位置に被
はんだ付け部品の電極部を位置合わせし、前記はんだ層
を加熱溶融して前記はんだ層を前記被はんだ付け部品の
電極部に転写することによりはんだバンプを形成し、さ
らに、当該はんだバンプを形成した前記被はんだ付け部
品を、他の被はんだ付け部品の電極部に位置合わせした
後、再度前記はんだバンプを加熱溶融することによりバ
ンプ接続する転写形のはんだバンプの接続方法におい
て、はんだ層を形成した転写用キャリア基板を用いて転
写する前記工程を複数回繰り返すことにより所望の大き
さのはんだバンプを形成するものである
【0011】
【発明の実施の形態】本発明の実施の形態として、はん
だバンプを用いてLDと光ファイバとの光結合を行う場
合の概略工程を図1に示す。はんだとの濡れ性に劣る第
一の転写用キャリア基板21上にドット状の一回目のは
んだ層22をパターン形成した後(a)、転写用キャリ
ア基板21をLD5の電極23上に位置合わせし
(b)、はんだを溶融することにより、転写用キャリア
基板21上のはんだ層22をLD5の電極23上に転写
し、第一段階でのはんだバンプ24を形成する(c)。
さらに、二回目のはんだ層25を形成した第二の転写用
キャリア基板26とはんだバンプ24を形成したLD5
とを位置合わせし(d)、はんだを溶融することによ
り、転写用キャリア基板26上のはんだ層25をLD5
の電極23上に転写し、第二段階でのはんだバンプ27
を形成する(e)。このようにして、発光部15と光フ
ァイバ14の中心が一致する所望のバンプ高さが得られ
る大きさとした後に、第二段階でのはんだバンプ27を
溶融することによりLD5を配線基板12にバンプ接続
するとともに光ファイバ14を搭載する(f)。
【0012】本発明は、前記のような方法により、前記
はんだ層を転写する工程において、所望のはんだ膜厚が
得られるまで転写用キャリア基板を用い転写する工程を
複数回繰り返すことで所望の形状のはんだバンプを形成
することができることから、高精度な位置合わせでLD
や光導波路形の受光素子と光ファイバや光導波路との光
結合系を実現することができる。
【0013】
【実施例】本発明の実施例を図2〜図4の(a)〜
(n)に示す。
【0014】はんだとの濡れ性に劣る基板材料として
は、例えばシリコン,チタン,モリブデン等からなる第
一の転写用キャリア基板21の上に、フィルム状の膜厚
レジスト(例えば、デュポン社の商品名「リストン」あ
るいは液状のレジスト(例えば、シプレー社のAZ系レ
ジスト))を用いてパターン形成し、真空蒸着法等によ
りはんだを形成した後、リフトオフ技術により前記レジ
ストを除去し、一回目のはんだ層22を形成する
(a)。前記転写用キャリア基板21に形成した一回目
のはんだ層22とLD5上の電極23を位置合わせし、
若干の加圧により両者を仮止めし、これをキャリア治具
28に載せ、一回目のはんだ層22に浸透するようにフ
ラックス29を塗布する(b)。次に、ホットプレート
30を用いて所望の時間,温度で加熱処理を行い
(c)、はんだバンプ24としてはんだ層22の転写を
完了する(d)。次に、有機溶剤を用いてフラックス2
9を洗浄除去し第一段階でのはんだバンプ24が完成す
る(e)。
【0015】さらに再度、二回目のはんだ層25を形成
した第二の転写用キャリア基板26と前記第一段階での
はんだバンプ24を形成したLD5を位置合わせし、若
干の加圧により両者を仮止めし、これをキャリア治具2
8に載せ、二回目のはんだ層25に浸透するようにフラ
ックス29を塗布する(f)。次に、ホットプレート3
0を用いて所望の時間,温度で加熱処理を行い(g)、
はんだバンプ27としてはんだ層25の転写が完了する
(h)。次に、有機溶剤を用いてフラックス29を洗浄
除去し第二段階でのはんだバンプ27が完成する
(i)。
【0016】さらに前記第二段階でのはんだバンプ27
を形成したLD5と光ファイバ14を固定するためのV
溝31を形成した配線基板12上の電極13を位置合わ
せし、若干の加圧により両者を仮止めし、これをキャリ
ア治具28に載せ、第二段階でのはんだバンプ27に浸
透するようにフラックス29を塗布する(j)。次に、
ホットプレート30を用いて所望の時間,温度で加熱処
理を行い(k)、バンプ接続が完了する(l)。次に、
有機溶剤を用いてフラックス29を洗浄除去し、LD5
の配線基板12へのバンプ接続が完成する(m)。最後
に、UV接着剤32を用いて光ファイバ14を接続する
(n)。このようにして、LD5の発光部15を光ファ
イバ14の中心に位置合わせすることができる。
【0017】上記実施例では二回の転写工程の例を示し
たが、所望のバンプ形状が得られるよう、所定の膜厚の
はんだ層を形成した転写用キャリア基板を二回以上転写
する工程で形成することができるのも自明である。
【0018】また、上記実施例ではLD5の例で示した
が、被はんだ付け部品としてはこれに限定されず、半導
体素子や電子部品にも適用できることも自明である。
【0019】さらに、上記実施例ではLD5側に転写用
のはんだバンプ27を形成する例を示したが、対向する
配線基板12側に所望の形状の転写用のはんだバンプ2
7を形成することもできる。
【0020】
【発明の効果】以上のように、本発明は、はんだ層を転
写する工程において、所定の膜厚のはんだ層を有する転
写用キャリア基板を用い、前記転写する工程を複数回繰
り返すことにより所望の大きさのはんだバンプを形成す
るようにしたので、高精度な位置合わせで被はんだ付け
部品、例えばLDや光導波路形の受光素子と他の被はん
だ付け部品、例えばファイバや光導波路との光結合系を
実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す工程図である。
【図2】本発明の一実施例を示す工程図である。
【図3】本発明の一実施例を示す図2に続く工程図であ
る。
【図4】本発明の一実施例を示す図3に続く工程図であ
る。
【図5】従来のはんだバンプを用いた高精度な位置合わ
せ方法を説明する図である。
【図6】従来の転写形のはんだバンプ接続方法を説明す
る図である。
【図7】図6の接続方法を用いた位置合わせの例を説明
する図である。
【図8】図6の接続方法を用いた位置合わせの例を説明
する図である。
【符号の説明】
1 基板 2 横方向の位置決めスタンドオフ 3 高さ方向の位置決めスタンドオフ 4 はんだバンプ 5 LD 6 切り欠き部 7 転写用キャリア基板 8 はんだ層 9 半導体素子 10 半導体素子の電極 11 はんだバンプ 12 配線基板 13 配線基板上の電極 14 光ファイバ 15 発光部 16 高さ方向の位置ずれ 21 第一の転写用キャリア基板 22 一回目のはんだ層 23 LDの電極 24 第一段階でのはんだバンプ 25 二回目のはんだ層 26 第二の転写用キャリア基板 27 第二段階でのはんだバンプ 28 キャリア治具 29 フラックス 30 ホットプレート 31 V溝 32 UV接着剤

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 はんだの濡れ性に劣る転写用キャリア基
    板上に所定の形状,ピッチからなる複数のドット状のは
    んだ層を形成し、当該はんだ層と対向する位置に被はん
    だ付け部品の電極部を位置合わせし、前記はんだ層を加
    熱溶融して前記はんだ層を前記被はんだ付け部品の電極
    部に転写することによりはんだバンプを形成し、さら
    に、当該はんだバンプを形成した前記被はんだ付け部品
    を、他の被はんだ付け部品の電極部に位置合わせした
    後、再度前記はんだバンプを加熱溶融することによりバ
    ンプ接続する転写形のはんだバンプの接続方法におい
    て、 はんだ層を形成した転写用キャリア基板を用いて転写す
    る前記工程を複数回繰り返すことにより所望の大きさの
    はんだバンプを形成することを特徴とするはんだバンプ
    の接続方法。
JP09043632A 1997-02-27 1997-02-27 はんだバンプの接続方法 Expired - Fee Related JP3090427B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09043632A JP3090427B2 (ja) 1997-02-27 1997-02-27 はんだバンプの接続方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09043632A JP3090427B2 (ja) 1997-02-27 1997-02-27 はんだバンプの接続方法

Publications (2)

Publication Number Publication Date
JPH10242149A JPH10242149A (ja) 1998-09-11
JP3090427B2 true JP3090427B2 (ja) 2000-09-18

Family

ID=12669248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09043632A Expired - Fee Related JP3090427B2 (ja) 1997-02-27 1997-02-27 はんだバンプの接続方法

Country Status (1)

Country Link
JP (1) JP3090427B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107422420B (zh) * 2017-08-29 2019-10-18 中国科学院宁波材料技术与工程研究所 一种基于熔融直写的三维光子器件互连方法
WO2023153476A1 (ja) * 2022-02-10 2023-08-17 京セラ株式会社 発光デバイスの製造方法および製造装置並びにレーザ素子基板

Also Published As

Publication number Publication date
JPH10242149A (ja) 1998-09-11

Similar Documents

Publication Publication Date Title
US5249733A (en) Solder self-alignment methods
US6838689B1 (en) Backside alignment and packaging of opto-electronic devices
JP2817778B2 (ja) 光モジュール及びその製造方法
JP3138343B2 (ja) 光モジュールの製造方法
JP2985830B2 (ja) 光モジュール及びその製造方法
JP2007133011A (ja) 光結合構造およびその製造方法、光モジュール
US5275970A (en) Method of forming bonding bumps by punching a metal ribbon
JPH09138325A (ja) 光ファイバ実装構造とその製造方法
KR100442609B1 (ko) 플립칩 본딩구조 및 본딩방법
US5661831A (en) Optical module having self-aligned optical element and optical wave-guide by means of bumps on rectangular pads and method of assembling thereof
US6762119B2 (en) Method of preventing solder wetting in an optical device using diffusion of Cr
JP4429564B2 (ja) 光部品及び電気部品の実装構造及びその方法
JP3090427B2 (ja) はんだバンプの接続方法
JP3613290B2 (ja) 光伝送モジュール
JP2005017394A (ja) 光電気回路基板およびその製造方法
JP2918423B2 (ja) 画像装置
JPH03184384A (ja) 光モジュール用サブマウント及びその製造方法
JPH1012971A (ja) 光モジュールおよびその製造方法
JP2000056189A (ja) 光モジュールの光結合構造
JP2000323649A (ja) ハイブリッド集積素子およびその製造方法
JP3884903B2 (ja) 光モジュール、光伝送装置及びその製造方法
JP2000249876A (ja) 光モジュール,実装基板,及び光導波路素子
KR0135037B1 (ko) 광통신 소자의 플립-칩 본딩방법 및 그를 사용한 패키징방법
KR100317397B1 (ko) 자유공간 광연결 모듈 구조
JP3087818B2 (ja) 光素子固定方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080721

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080721

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090721

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees