JP2002134820A - 半導体レーザ - Google Patents
半導体レーザInfo
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- JP2002134820A JP2002134820A JP2000327980A JP2000327980A JP2002134820A JP 2002134820 A JP2002134820 A JP 2002134820A JP 2000327980 A JP2000327980 A JP 2000327980A JP 2000327980 A JP2000327980 A JP 2000327980A JP 2002134820 A JP2002134820 A JP 2002134820A
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- Japan
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- semiconductor
- semiconductor laser
- layer
- groove
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Abstract
(57)【要約】
【課題】 ジャンクションダウン実装の実装面から半導
体レーザの活性層までの高さ調整を容易にする。 【解決手段】 半導体積層構造２０上に、実装面から活
性層１２までの高さ調整用の支柱１６を形成する。
体レーザの活性層までの高さ調整を容易にする。 【解決手段】 半導体積層構造２０上に、実装面から活
性層１２までの高さ調整用の支柱１６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ジャンクションダ
ウン実装に適した半導体レーザに関する。
ウン実装に適した半導体レーザに関する。
【０００２】
【従来の技術】半導体レーザは、例えば光通信システム
において光源として用いられる。図５は従来の半導体レ
ーザの構造を示す断面図である。図５に示すように、半
導体基板１上に活性層２を結晶成長とエッチングにより
形成する。次に電流ブロック層３、クラッド層４および
コンタクト層５を順次結晶成長により形成する。このよ
うにして、活性層２、電流ブロック層３、クラッド層４
およびコンタクト層５からなる半導体積層構造１０が半
導体基板１上に形成される。次に、コンタクト層５上に
オーミック電極（ＡｕＺｎ）６を形成する。
において光源として用いられる。図５は従来の半導体レ
ーザの構造を示す断面図である。図５に示すように、半
導体基板１上に活性層２を結晶成長とエッチングにより
形成する。次に電流ブロック層３、クラッド層４および
コンタクト層５を順次結晶成長により形成する。このよ
うにして、活性層２、電流ブロック層３、クラッド層４
およびコンタクト層５からなる半導体積層構造１０が半
導体基板１上に形成される。次に、コンタクト層５上に
オーミック電極（ＡｕＺｎ）６を形成する。
【０００３】Ｖ溝付きＳｉ基板を用いた表面実装技術
や、ＰＬＣ（Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ Ｃｉ
ｒｃｕｉｔ）プラットフォーム技術においては、半導体
レーザのｐｎ接合（ジャンクソン）が下となる状態、い
わゆるジャンクションダウンにより半導体レーザが実装
面に固定される。
や、ＰＬＣ（Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ Ｃｉ
ｒｃｕｉｔ）プラットフォーム技術においては、半導体
レーザのｐｎ接合（ジャンクソン）が下となる状態、い
わゆるジャンクションダウンにより半導体レーザが実装
面に固定される。
【０００４】
【発明が解決しようとする課題】ジャンクションダウン
により半導体レーザを実装する場合、実装面から活性層
２までの距離（高さ）が重要となる。これは、例えばＳ
ｉ基板のＶ溝に配置された光ファイバのコアと半導体レ
ーザの活性層の位置を合わせるためである。従来は、ク
ラッド層４の厚みを制御することにより、高さ調整を行
なっていた。
により半導体レーザを実装する場合、実装面から活性層
２までの距離（高さ）が重要となる。これは、例えばＳ
ｉ基板のＶ溝に配置された光ファイバのコアと半導体レ
ーザの活性層の位置を合わせるためである。従来は、ク
ラッド層４の厚みを制御することにより、高さ調整を行
なっていた。
【０００５】しかしながら、クラッド層を厚く形成する
ためには、結晶成長の時間を長くする必要があり、ま
た、結果として、クラッド層の厚さのばらつきが大きく
なるという問題があった。
ためには、結晶成長の時間を長くする必要があり、ま
た、結果として、クラッド層の厚さのばらつきが大きく
なるという問題があった。
【０００６】
【課題を解決するための手段】本発明によれば、半導体
基板と、前記半導体基板上に形成された半導体積層構造
と、前記半導体積層構造上に形成された複数の支柱とを
有する半導体レーザが得られる。
基板と、前記半導体基板上に形成された半導体積層構造
と、前記半導体積層構造上に形成された複数の支柱とを
有する半導体レーザが得られる。
【０００７】また、本発明によれば、溝を有する半導体
基板と、前記溝内に形成された半導体積層構造とを有す
る半導体レーザが得られる。
基板と、前記溝内に形成された半導体積層構造とを有す
る半導体レーザが得られる。
【０００８】
【発明の実施の形態】図１は本発明の第１の実施の形態
における半導体レーザを示す断面図である。図１におい
て、ＩｎＰからなる半導体基板１１上に、バッファ層
（図示せず）を形成した後、ＩｎＧａＡｓＰからなるＭ
ＱＷ活性層１２を形成する。活性層２は、エッチングに
より幅が１〜１．２μｍ程度になるように形成されてい
る。
における半導体レーザを示す断面図である。図１におい
て、ＩｎＰからなる半導体基板１１上に、バッファ層
（図示せず）を形成した後、ＩｎＧａＡｓＰからなるＭ
ＱＷ活性層１２を形成する。活性層２は、エッチングに
より幅が１〜１．２μｍ程度になるように形成されてい
る。
【０００９】次に電流ブロック層１３、クラッド層１
４、コンタクト層１５を、ＭＯＣＶＤ法により順次形成
する。このようにして、活性層１２、電流ブロック層１
３、クラッド層１４およびコンタクト層１５からなる半
導体積層構造２０が、半導体基板１１上に形成される。
４、コンタクト層１５を、ＭＯＣＶＤ法により順次形成
する。このようにして、活性層１２、電流ブロック層１
３、クラッド層１４およびコンタクト層１５からなる半
導体積層構造２０が、半導体基板１１上に形成される。
【００１０】次に、例えば感光性ポリイミド膜を所望の
厚さになるように、スピンコーティングにより塗布す
る。通常のリソグラフィ技術により、素子表面の周辺部
にポリイミド膜のパターンを形成する。そして、３００
℃〜４００℃程度の温度で、パターニングしたポリイミ
ド膜を硬化させる。このようにして、ポリイミド膜によ
る高さ調整用の支柱１６を複数個形成する。
厚さになるように、スピンコーティングにより塗布す
る。通常のリソグラフィ技術により、素子表面の周辺部
にポリイミド膜のパターンを形成する。そして、３００
℃〜４００℃程度の温度で、パターニングしたポリイミ
ド膜を硬化させる。このようにして、ポリイミド膜によ
る高さ調整用の支柱１６を複数個形成する。
【００１１】ポリイミド膜は、ポリイミド樹脂の粘度、
スピンコーティングの回転数、硬化温度により、１０μ
ｍ程度の厚さまで任意に形成することができる。また、
厚めに形成した後、例えば酸素プラズマエッチングによ
り、精度よくポリイミド膜の厚さを調整することも可能
である。
スピンコーティングの回転数、硬化温度により、１０μ
ｍ程度の厚さまで任意に形成することができる。また、
厚めに形成した後、例えば酸素プラズマエッチングによ
り、精度よくポリイミド膜の厚さを調整することも可能
である。
【００１２】次に、支柱１６の表面に絶縁膜１７を形成
し、露出しているコンタクト層１５上に、例えばＡｕＺ
ｎからなるオーミック電極１８を形成する。
し、露出しているコンタクト層１５上に、例えばＡｕＺ
ｎからなるオーミック電極１８を形成する。
【００１３】以上のように、半導体積層構造上に高さ調
整用の支柱１６を形成したので、従来に比べ、実装面か
ら活性層１２までの距離を容易に調整することができ
る。
整用の支柱１６を形成したので、従来に比べ、実装面か
ら活性層１２までの距離を容易に調整することができ
る。
【００１４】次に、図２を用いて、本発明の第２の実施
の形態における半導体レーザについて説明する。
の形態における半導体レーザについて説明する。
【００１５】図２において、半導体基板２１は活性層の
位置調整用の溝２３を有する。この溝２３は、基板２１
の表面を選択的にドライまたはウエットエッチングする
ことにより形成される。溝２３内に、ＭＯＣＶＤ法を用
いた選択成長により、活性層２２、クラッド層２４およ
びコンタクト層２５を形成する。このようにして、活性
層２２、クラッド層２４およびコンタクト層２５からな
る半導体積層構造３０を、半導体基板２１の溝２３内に
形成する。
位置調整用の溝２３を有する。この溝２３は、基板２１
の表面を選択的にドライまたはウエットエッチングする
ことにより形成される。溝２３内に、ＭＯＣＶＤ法を用
いた選択成長により、活性層２２、クラッド層２４およ
びコンタクト層２５を形成する。このようにして、活性
層２２、クラッド層２４およびコンタクト層２５からな
る半導体積層構造３０を、半導体基板２１の溝２３内に
形成する。
【００１６】次に、コンタクト層２５の表面を除いて絶
縁膜２７を形成する。露出したコンタクト層２５の表面
上にオーミック電極２８を形成する。
縁膜２７を形成する。露出したコンタクト層２５の表面
上にオーミック電極２８を形成する。
【００１７】第２の実施の形態の半導体レーザによれ
ば、半導体基板に溝を形成し、溝内に半導体積層構造を
形成したので、従来に比べ実装面から活性層の距離を容
易に調整することができる。
ば、半導体基板に溝を形成し、溝内に半導体積層構造を
形成したので、従来に比べ実装面から活性層の距離を容
易に調整することができる。
【００１８】次に、図３を用いて、本発明の第３の実施
の形態における半導体レーザについて説明する。
の形態における半導体レーザについて説明する。
【００１９】図３において、この半導体レーザは金属層
を形成して表面を平坦化した点が第１の実施の形態と異
なる。その他の点は第１の実施の形態と同じであり、同
一の構成要素には同一の参照符号が付されている。
を形成して表面を平坦化した点が第１の実施の形態と異
なる。その他の点は第１の実施の形態と同じであり、同
一の構成要素には同一の参照符号が付されている。
【００２０】図３において、支柱１６の間に形成された
凹部に、金属層１９として、例えば金メッキ層を形成
し、表面を平坦化する。このように平坦化することで、
実装時の強度が増す。また、実装面積が増大することで
発振時の放熱が改善される。金属層１９としては、金メ
ッキ層のほかに、ＡｕＧｅ、ＡｕＳｎ、ＰｂＳｎなどの
合金を用いてもよい。
凹部に、金属層１９として、例えば金メッキ層を形成
し、表面を平坦化する。このように平坦化することで、
実装時の強度が増す。また、実装面積が増大することで
発振時の放熱が改善される。金属層１９としては、金メ
ッキ層のほかに、ＡｕＧｅ、ＡｕＳｎ、ＰｂＳｎなどの
合金を用いてもよい。
【００２１】次に、図４を用いて、本発明の第４の実施
の形態における半導体レーザについて説明する。
の形態における半導体レーザについて説明する。
【００２２】図４において、この半導体レーザは金属層
を形成して表面を平坦化した点が第２の実施の形態と異
なる。その他の点は第２の実施の形態と同じであり、同
一の構成要素には同一の参照符号が付されている。
を形成して表面を平坦化した点が第２の実施の形態と異
なる。その他の点は第２の実施の形態と同じであり、同
一の構成要素には同一の参照符号が付されている。
【００２３】図４において、溝２３内に形成された凹部
に、金属層２９として、例えば金メッキ層を形成し、表
面を平坦化する。第３の実施の形態と同じく、このよう
に平坦化することで、実装時の強度が増す。また、実装
面積が増大することで発振時の放熱が改善される。
に、金属層２９として、例えば金メッキ層を形成し、表
面を平坦化する。第３の実施の形態と同じく、このよう
に平坦化することで、実装時の強度が増す。また、実装
面積が増大することで発振時の放熱が改善される。
【００２４】
【発明の効果】以上説明したように、本発明の半導体レ
ーザによれば、半導体積層構造の上に高さ調整用の支柱
を形成する。あるいは、半導体基板の表面に高さ調整用
の溝を形成する。これにより、従来に比べ、実装面から
活性層までの距離を容易に調整することができる。
ーザによれば、半導体積層構造の上に高さ調整用の支柱
を形成する。あるいは、半導体基板の表面に高さ調整用
の溝を形成する。これにより、従来に比べ、実装面から
活性層までの距離を容易に調整することができる。
【図１】本発明の第１の実施の形態における半導体レー
ザを示す断面図である。
ザを示す断面図である。
【図２】本発明の第２の実施の形態における半導体レー
ザを示す断面図である。
ザを示す断面図である。
【図３】本発明の第３の実施の形態における半導体レー
ザを示す断面図である。
ザを示す断面図である。
【図４】本発明の第４の実施の形態における半導体レー
ザを示す断面図である。
ザを示す断面図である。
【図５】従来の半導体レーザを示す断面図である。
１１，２１ 半導体基板 １２，２２ 活性層 １３ 電流ブロック層 １４，２４ クラッド層 １５，２５ コンタクト層 １６，２６ 支柱 １７，２７ 絶縁膜 １８，２８ オーミック電極 １９，２９ 金属層 ２０，３０ 半導体積層構造 ２３ 溝
Claims (5)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
された半導体積層構造と、前記半導体積層構造上に形成
された複数の支柱とを有することを特徴とする半導体レ
ーザ。 - 【請求項２】 請求項１に記載の半導体レーザにおい
て、前記支柱がポリイミド膜からなることを特徴とする
半導体レーザ。 - 【請求項３】 溝を有する半導体基板と、前記溝内に形
成された半導体積層構造とを有することを特徴とする半
導体レーザ。 - 【請求項４】 半導体基板と、前記半導体基板上に形成
された半導体積層構造と、前記半導体積層構造上に形成
された複数の支柱と、前記支柱の間を平坦化する金属層
とを有することを特徴とする半導体レーザ。 - 【請求項５】 溝を有する半導体基板と、前記溝内に形
成された半導体積層構造と、前記溝を平坦化する金属層
とを有することを特徴とする半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000327980A JP2002134820A (ja) | 2000-10-27 | 2000-10-27 | 半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000327980A JP2002134820A (ja) | 2000-10-27 | 2000-10-27 | 半導体レーザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134820A true JP2002134820A (ja) | 2002-05-10 |
Family
ID=18804903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000327980A Pending JP2002134820A (ja) | 2000-10-27 | 2000-10-27 | 半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134820A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477982A (en) * | 1987-09-18 | 1989-03-23 | Sanyo Electric Co | Machining method of substrate |
| JPH06120225A (ja) * | 1992-09-30 | 1994-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 光モジュールの製造方法 |
| JPH06302914A (ja) * | 1993-04-14 | 1994-10-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体発光装置およびその製造方法 |
| JPH1022574A (ja) * | 1996-06-28 | 1998-01-23 | Fuji Photo Film Co Ltd | 半導体レーザ |
| JP2000216491A (ja) * | 1999-01-25 | 2000-08-04 | Pioneer Electronic Corp | 分布帰還リッジ型半導体レ―ザ及びその製造方法 |
-
2000
- 2000-10-27 JP JP2000327980A patent/JP2002134820A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477982A (en) * | 1987-09-18 | 1989-03-23 | Sanyo Electric Co | Machining method of substrate |
| JPH06120225A (ja) * | 1992-09-30 | 1994-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 光モジュールの製造方法 |
| JPH06302914A (ja) * | 1993-04-14 | 1994-10-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体発光装置およびその製造方法 |
| JPH1022574A (ja) * | 1996-06-28 | 1998-01-23 | Fuji Photo Film Co Ltd | 半導体レーザ |
| JP2000216491A (ja) * | 1999-01-25 | 2000-08-04 | Pioneer Electronic Corp | 分布帰還リッジ型半導体レ―ザ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070813 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100901 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101228 |