JP5214753B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5214753B2 JP5214753B2 JP2011037573A JP2011037573A JP5214753B2 JP 5214753 B2 JP5214753 B2 JP 5214753B2 JP 2011037573 A JP2011037573 A JP 2011037573A JP 2011037573 A JP2011037573 A JP 2011037573A JP 5214753 B2 JP5214753 B2 JP 5214753B2
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- semiconductor element
- insulating protective
- opening
- base material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 280
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 230000001681 protective effect Effects 0.000 claims abstract description 102
- 239000000463 material Substances 0.000 claims abstract description 97
- 239000000945 filler Substances 0.000 claims description 99
- 239000010408 film Substances 0.000 claims description 99
- 239000000758 substrate Substances 0.000 claims description 34
- 239000010409 thin film Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000005429 filling process Methods 0.000 claims 1
- 229920005989 resin Polymers 0.000 description 15
- 239000011347 resin Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 238000001723 curing Methods 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004640 Melamine resin Substances 0.000 description 2
- 229920000877 Melamine resin Polymers 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000016 photochemical curing Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical compound [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Description
ここで、基板上に配置された電子部品を樹脂で封止する技術が採用された、従来の半導体装置について説明する。図7は、従来の半導体装置700の表面を示す図である。図8は、従来の半導体装置700の側断面を示す図である。
図7および図8に示した従来の半導体装置700には更に、上述した目的を達成するため、図9に示すように充填剤710が充填されている。図9は、充填剤710が充填された後の、従来の半導体装置700の側断面を拡大して示す図である。具体的には、充填剤710は、基板702の表面に半導体素子708が搭載実装された後、基板702の表面に形成されている開口部706a内に充填される。
図1は、本発明に係る第1の実施形態に係る半導体装置100の表面を示す図である。図2は、実施形態1に係る半導体装置100の側断面を示す図である。
実施形態1に係る半導体装置100は、テープキャリア型半導体装置であって、テープ基材102、配線パターン104、表面側絶縁保護膜106、半導体素子108、充填層110、および裏面側絶縁保護膜112を備えている。
テープ基材102は、柔軟性を有する、いわゆるフレキシブル基板である。テープ基材102には、柔軟性を有する絶縁体がその素材として用いられる。テープ基材102には、例えば、厚さ12〜50μmのテープ状のポリイミド樹脂等の素材が採用され得る。
半導体素子108は、テープ基材102に実装される素子である。半導体素子108におけるテープ基材102との対向面には、電極108aが設けられており、電極108aと、テープ基材102に形成されている配線パターン104の端子とが、金属バンプ等を用いて電気的に接続される(図3参照)。半導体素子108は、従来周知のものを採用することができる。例えば、本発明に係る半導体装置108を、画像表示装置の駆動手段として用いるならば、半導体素子108として表示ドライバを採用することができる。
配線パターン104は、テープ基材102の表面に形成されており、半導体素子108と、図示しない外部装置とを電気的に接続するためにある。上述のように半導体素子108として表示ドライバを用いる場合、テープ基材102に形成された配線パターン104によって、表示ドライバと、前記外部装置に相当する表示手段とを、電気的に接続することができる。
さらに、配線パターン104のインナーリード部の一部は、半導体素子108との接続部分からさらに当該表面側開口部106aの中心部に向かって延長した延長部104aが形成されている。より具体的には、延長部104aは、半導体素子108の電極108aの位置から、概ね表面側開口部106aの中心まで延伸している。
表面側絶縁保護膜106は、配線パターン104が形成されたテープ基材102の表面の一部を覆っている。表面側絶縁保護膜106は、主に、配線パターン104同士の接触によるショートの発生を防止する等の役割を担う。したがって、表面側絶縁保護膜106には、絶縁性の素材が用いられる。
この実施形態1では、表面側開口部106aは、半導体素子108の外形と概ね同形状を有する。具体的には、図1に示すように、半導体素子108の外形は、長方形をなしている。これに応じて、表面側開口部106aは、半導体素子108の外形と概ね同形状の長方形をなしている。
また、本実施形態1では、表面側絶縁保護膜106に設けられた表面側開口部106aの紙面左上角部分および紙面右上角部分のそれぞれに、表面側開口部106aの中心部分から外側に向けて局所的に突出している概ね円形状をなす突出開口部106bが形成されている。これにより、後述する製造過程で説明するように、充填剤110を注入する際には、突出開口部106bへ充填剤110を注入することが可能である。
図1および図2に示した半導体装置100に対しては、図3に示すように、充填剤110が充填される。図3は、充填剤110が充填された後の、実施形態1に係る半導体装置100の側断面を拡大して示す図である。
図2に示すように、本実施形態1の半導体装置100は、裏面側絶縁保護膜112をさらに備えている。
以下、本実施形態1の半導体装置100の製造過程の一例を示す。
まず、テープ基材102の表面に配線パターン104を形成する。配線パターン104は、例えば、テープ基材102に対して銅箔をラミネートまたはスパッタ形成した後、銅箔をエッチング加工することによって形成される。
次に、配線パターン104が形成されたテープ基材102の表面に、さらに、表面側絶縁保護膜106を形成する。このとき、当該表面側絶縁保護膜106において半導体素子108との対向領域に表面側開口部106aが形成されるように、配線パターン104のインナーリード部およびアウターリード部を避けるように素材を塗布し、表面側絶縁保護膜106を形成する。その後、テープ基材102の表面に形成された表面側絶縁保護膜106は、熱硬化もしくは光硬化等、その素材に応じた硬化処理が施されることによって、硬化する。
そして、テープ基材102の裏面に、裏面側絶縁保護膜112を形成する。このとき、当該裏面側絶縁保護膜112において裏面側開口部112aが形成されるように、この領域をさけるよう素材を塗布し、裏面側絶縁保護膜112を形成する。その後、テープ基材102の裏面に形成された裏面側絶縁保護膜112は、熱硬化もしくは光硬化等、その素材に応じた硬化処理が施されることによって、硬化する。
続いて、テープ基材102上に半導体素子108を実装して、配線パターン104と半導体素子108の電極108aとの電気的接続を行う。このときの位置合わせは、テープ基材102上に設けられているアライメントマークに従って行なわれる。
続いて、充填剤110の充填を行う。充填には、従来周知のディスペンサー300を用いる。ディスペンサー300には、予め十分な量の充填剤110が充填されている。
以下に説明する本実施形態2では、上述した実施形態1の異なる点のみを説明する。したがって、説明の便宜上、実施の形態1で用いたものと同じ機能を有する部材には同じ参照符号を付して、その説明を省略する。
表面側開口部106aの形状及び設置位置は、実施形態1および2で説明したものに限らない。表面側開口部106aは、少なくとも、この表面側開口部106aに充填された充填剤110によって半導体素子108とテープ基材102とを適度な強度で接合することができるように構成されていれば、どのような形状を有していても良く、どのような位置に設けられていても良い。
図5は、実施形態3に係る半導体装置100の表面を示す図である。図5に示すように、本実施形態3の半導体装置100は、半導体素子108の左上角部の近傍に突出開口部106b設けられている点では、実施形態2の半導体装置100と同様である。しかしながら、本実施形態3の半導体装置100は、表面側開口部106aの大きさが半導体素子108よりもさらに小さくなっている点で、実施形態2の半導体装置100と相違する。これに応じて、本実施形態3の半導体装置100においては、表面側絶縁保護膜106に対し、表面側開口部106aと突出開口部106bとを連結し、充填剤110の流入通路の役割を担う開口部106cが設けられている。その他の点については、実施形態2の半導体装置100と同様であるため、説明を省略する。
図6は、実施形態4に係る半導体装置100の表面を示す図である。図6に示すように、本実施形態4の半導体装置100は、表面側開口部106全体が概ね円形状をなしており、そのうちの一部が、突出開口部106bとして、半導体素子108の下辺の中央部分から外側に突出して設けられている点で、実施形態3の半導体装置100と相違する。その他の点については、実施形態3の半導体装置100と同様であるため、説明を省略する。
102 テープ基材
104 配線パターン
106 表面側絶縁保護膜
106a 表面側開口部
106b 突出開口部
108 半導体素子
108a 電極
110 充填剤
112 裏面側絶縁保護膜
112a 裏面側開口部
Claims (6)
- 半導体素子が、テープ基材の表面に形成された配線パターンと電気的に接続された状態で、当該テープ基材の表面に実装されているテープキャリア型半導体装置であって、
前記テープ基材の表面を覆う表面側絶縁保護膜と、前記テープ基材の裏面を覆う裏面側絶縁保護膜とを備え、
前記表面側絶縁保護膜には、前記テープ基材の表面における前記半導体素子との対向領域の少なくとも一部の領域が開口している表面側開口部が設けられているとともに、前記半導体素子との対向領域よりも外側に突出している突出開口部がさらに設けられており、
前記裏面側絶縁保護膜には、前記表面側開口部の裏側となる部分が開口している裏面側開口部が設けられており、
前記裏面側開口部は、前記テープ基材の表面における前記対向領域の大きさの1.00〜8.50倍の大きさを有して開口しており、
前記半導体素子と前記対向領域との間は、充填剤によって充填されている
ことを特徴とする半導体装置。 - 前記半導体素子および前記表面側開口部は、それぞれ矩形状をなしており、
前記表面側開口部がなす矩形状の各辺の長さは、前記半導体素子がなす矩形状の対応する辺の長さに0.50mmを加えた長さよりも短い
ことを特徴とする請求項1に記載の半導体装置。 - 前記突出開口部は、
前記半導体素子との対向領域の端部から外側に0.4〜1.0mm突出している
ことを特徴とする請求項1または2に記載の半導体装置。 - 前記テープ基材の表面の前記表面側開口部内には、
前記半導体素子との接続部分から当該表面側開口部の中心部に向かって延伸しており、且つ0.05〜0.20mm幅を有する、前記配線パターンの延長部が形成されている
ことを特徴とする請求項1〜3のいずれかに記載の半導体装置。 - 前記表面側絶縁保護膜の表面上の、前記表面側開口部の端部から外側に2〜3mm広がった部分である、前記表面側開口部の周辺部分には、厚さ5〜30μmを有する薄膜が形成されている
ことを特徴とする請求項1〜4のいずれかに記載の半導体装置。 - 半導体素子が、テープ基材の表面に形成された配線パターンと電気的に接続された状態で、当該テープ基材の表面に実装されているテープキャリア型半導体装置の製造方法であって、
前記テープ基材の表面を覆う表面側絶縁保護膜を形成する表面側絶縁保護膜形成工程と、前記テープ基材の裏面を覆う裏面側絶縁保護膜を形成する裏面側絶縁保護膜形成工程とを含み、
前記表面側絶縁保護膜形成工程では、当該表面における前記半導体素子との対向領域の少なくとも一部の領域が開口している表面側開口部が設けられているとともに、前記半導体素子との対向領域よりも外側に突出している突出開口部がさらに設けられている、前記表面側絶縁保護膜を形成し、
前記裏面側絶縁保護膜形成工程では、前記表面側開口部の裏側となる部分が開口している裏面側開口部であって、前記テープ基材の表面における前記対向領域の大きさの1.00〜8.50倍の大きさを有して開口している裏面側開口部が設けられている、前記裏面側絶縁保護膜を形成し、
前記テープ基材の表面における前記半導体素子との対向領域に、充填剤を、前記突出開口部から充填する充填剤充填工程をさらに含む
ことを特徴とする製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011037573A JP5214753B2 (ja) | 2011-02-23 | 2011-02-23 | 半導体装置およびその製造方法 |
US13/398,910 US8598692B2 (en) | 2011-02-23 | 2012-02-17 | Semiconductor device and method for manufacturing same |
TW101105898A TWI460797B (zh) | 2011-02-23 | 2012-02-22 | 半導體裝置及捲帶式承載型半導體裝置之製造方法 |
CN201210046998.XA CN102651353B (zh) | 2011-02-23 | 2012-02-22 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011037573A JP5214753B2 (ja) | 2011-02-23 | 2011-02-23 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012175000A JP2012175000A (ja) | 2012-09-10 |
JP5214753B2 true JP5214753B2 (ja) | 2013-06-19 |
Family
ID=46652074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011037573A Active JP5214753B2 (ja) | 2011-02-23 | 2011-02-23 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8598692B2 (ja) |
JP (1) | JP5214753B2 (ja) |
CN (1) | CN102651353B (ja) |
TW (1) | TWI460797B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104347575B (zh) * | 2013-08-07 | 2017-03-01 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
TWI596729B (zh) * | 2016-12-15 | 2017-08-21 | 南茂科技股份有限公司 | 晶片封裝結構 |
US10777498B2 (en) * | 2017-08-29 | 2020-09-15 | Novatek Microelectronics Corp. | Chip on film package with reinforcing sheet |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05190593A (ja) * | 1992-01-10 | 1993-07-30 | Hitachi Ltd | テープキャリア型半導体装置 |
JP3129960B2 (ja) * | 1996-02-27 | 2001-01-31 | シャープ株式会社 | Fpc上のベアチップicの樹脂封止構造およびその製造方法 |
JP3367886B2 (ja) | 1998-01-20 | 2003-01-20 | 株式会社村田製作所 | 電子回路装置 |
JP3792554B2 (ja) * | 2001-03-26 | 2006-07-05 | シャープ株式会社 | 表示モジュール及びフレキシブル配線板の接続方法 |
JP2003347366A (ja) * | 2002-05-27 | 2003-12-05 | Hitachi Cable Ltd | 半導体装置用テープキャリア、半導体装置およびその半導体装置の製造方法 |
JP2004349399A (ja) | 2003-05-21 | 2004-12-09 | Nec Corp | 部品実装基板 |
JP3722223B2 (ja) * | 2003-10-27 | 2005-11-30 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、電子モジュール並びに電子機器 |
JP2005175113A (ja) | 2003-12-10 | 2005-06-30 | Fdk Corp | フリップチップ実装用プリント配線基板 |
JP2005311321A (ja) * | 2004-03-22 | 2005-11-04 | Sharp Corp | 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール |
TWM269571U (en) * | 2004-12-27 | 2005-07-01 | Advanced Semiconductor Eng | Multi-chip-on-film package and the flexible multi-layer wiring board for the same |
JP4009872B2 (ja) * | 2006-03-07 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP5057043B2 (ja) | 2007-06-25 | 2012-10-24 | ブラザー工業株式会社 | 電子部品が搭載されたフレキシブル基板及びそれを備えた記録装置 |
JP2011018927A (ja) * | 2010-09-07 | 2011-01-27 | Murata Mfg Co Ltd | 回路基板 |
-
2011
- 2011-02-23 JP JP2011037573A patent/JP5214753B2/ja active Active
-
2012
- 2012-02-17 US US13/398,910 patent/US8598692B2/en active Active
- 2012-02-22 TW TW101105898A patent/TWI460797B/zh active
- 2012-02-22 CN CN201210046998.XA patent/CN102651353B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN102651353B (zh) | 2015-04-15 |
TWI460797B (zh) | 2014-11-11 |
US20120211877A1 (en) | 2012-08-23 |
CN102651353A (zh) | 2012-08-29 |
JP2012175000A (ja) | 2012-09-10 |
TW201241939A (en) | 2012-10-16 |
US8598692B2 (en) | 2013-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5481724B2 (ja) | 半導体素子内蔵基板 | |
JP4651359B2 (ja) | 半導体装置およびその製造方法 | |
US7825499B2 (en) | Semiconductor package and trenched semiconductor power device using the same | |
TWI413223B (zh) | 嵌埋有半導體元件之封裝基板及其製法 | |
US20170245365A1 (en) | Printed wiring board and method for manufacturing the same | |
KR20050023930A (ko) | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 | |
JP5214753B2 (ja) | 半導体装置およびその製造方法 | |
US8179686B2 (en) | Mounted structural body and method of manufacturing the same | |
KR20130122218A (ko) | 언더필 플립칩 패키지 제조방법 | |
JP2010062316A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2000124344A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP2008218932A (ja) | 半導体素子搭載用基板およびその製造方法 | |
KR20090122514A (ko) | 플립 칩 패키지 및 그 제조방법 | |
JP4647673B2 (ja) | 放熱型多穿孔半導体パッケージ | |
JP4688443B2 (ja) | 半導体装置の製造方法 | |
JP2006237367A (ja) | プリント配線板 | |
JP2008235615A (ja) | 配線基板、それを用いた半導体装置およびその製造方法 | |
JP2004186213A (ja) | 回路基板および半導体装置 | |
JP2004214255A (ja) | 電子部品の接続構造 | |
JP4561969B2 (ja) | 半導体装置 | |
JP4591715B2 (ja) | 半導体装置の製造方法 | |
JP2003347494A (ja) | リードフレーム及びその製造方法 | |
JP3646663B2 (ja) | 半導体装置の製造方法 | |
JP2010067850A (ja) | 回路装置 | |
JP3063691B2 (ja) | フレキシブルフィルム及びこれを有する半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130227 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5214753 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160308 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |