CN102651353B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置具有：带状基材；配线图形；半导体元件，与配线图形进行了电连接；顶面侧绝缘保护膜，覆盖带状基材的顶面，且在带状基材顶面上的与半导体元件对向的对向区域中具有顶面侧开口部；底面侧绝缘保护膜，覆盖带状基材的底面，且在位于顶面侧开口部背侧的部分中具有底面侧开口部。顶面侧绝缘保护膜具有突出开口部，该突出开口部向所述对向区域的外侧突出。底面侧开口部的开口尺寸为，位于带状基材顶面上的与半导体元件对向区域的尺寸的1.00倍～8.50倍。

Description

半导体装置及其制造方法
技术领域
本发明涉及带载(tape carrier)型半导体装置及其制造方法。
背景技术
近年，在大多数半导体装置的制造工序中，为了牢固地固定被配置在基板上的半导体元件等电子部件，多采用利用树脂来封装被配置在基板上的电子部件的技术。而在采用上述技术的半导体装置的制造工序中，为了实现提高半导体元件质量、削减制造成本、缩短制造时间等目的，如何更有效地利用树脂来封装电子部件已成为亟待解决的问题。
在此，对于利用树脂来封装被配置在基板上的电子部件的技术，以往已经揭露了各种用于提高封装效率的技术。
例如，在专利文献1中揭露了以下技术。即，在用树脂封装被装载在配线基板上的裸芯片(bare chip)时，为了防止树脂向外侧大幅蔓延，在配线基板的裸芯片装载部上，设置比裸芯片大的围栏，用于防止树脂流向外侧。
在专利文献2中揭露了以下技术。即，为了防止过量填充的液体状树脂流到基板上，在焊锡蚀刻胶部上设置贮存液体状树脂的凹部。
在专利文献3中揭露了以下技术。即，为了用最少量的树脂有效地封装IC芯片，将IC芯片的外形各边、与绝缘保护膜的开口边缘部之间的距离(间隙(clearance))设置为0.2mm～0.5mm。
此外，在专利文献4中揭露了以下技术。即，为了使当柔性基板弯曲时，底部填充(underfill)树脂不易与基板剥离，在装载电子部件的区域的外侧，即应力最集中的位置上，设有绝缘覆盖膜的开口部。在该开口部中，使底部填充树脂牢固地粘贴在柔性基板上。
(现有的半导体装置)
在此，对现有的半导体装置进行说明。该现有的半导体装置采用了利用树脂来封装被配置在基板上的电子部件的技术。图7为表示现有的半导体装置700的顶面图。图8为表示现有的半导体装置700的侧断面图。
如图7和图8所示，半导体装置700具有基板702、配线图形704、绝缘保护膜706、以及半导体元件708。图7和图8所示的是，填充剂710被填充之前的半导体装置700。而填充有填充剂710的半导体装置700如下述图9所示。
基板702即所谓柔性基板，具有柔软性。在基板702的顶面，形成有配线图形704。而形成有配线图形704的基板702的顶面还被具有绝缘性的绝缘保护膜706所覆盖。
在绝缘保护膜706中，在用于设置半导体元件708的部分形成有开口部706a。在该现有技术例中，半导体元件708的外形为长方形。相应地，开口部706a的外形也与半导体元件708的外形大致相同，也为长方形。
然而，所述开口部706a的尺寸比半导体元件708大。具体来说，开口部706a所形成的长方形的各边长与半导体元件708所形成的长方形的各相应边长相比，长0.4mm～1.0mm。因此，开口部706a的边缘部与半导体元件708的边缘部之间的间隙d1为0.2mm～0.5mm。
半导体元件708被设置在基板702的顶面，且位于开口部706a内。该半导体元件708通过电极708a与配线图形704相连接。
(填充剂710的填充)
在图7和图8所示的现有的半导体装置700中，为了实现上述目的，如图9所示，填充有填充剂710。图9为表示填充有填充剂710后的现有的半导体装置700的侧断面扩大图。具体来说，将半导体元件708封装在基板702的顶面上之后，再将填充剂710填充在形成于基板702顶面的开口部706a中。
使用分配器900来填充填充剂710。在分配器900中，事先填充好充足的填充剂710。在使用填充剂710进行填充时，首先，将分配器900的喷嘴部902置于开口部706a和半导体元件708之间的间隙内(例如，图7所示的位置P1)。然后，使填充剂710从喷嘴部902的前端喷出，同时沿开口部706a和半导体元件708之间的间隙移动分配器900，将填充剂710注入开口部706a内。由此，使填充剂710填充整个开口部706a的内部。
<现有技术文献>
专利文献1：日本国专利申请公开公报“特开平11-214586号公报”，1999年8月6日公开。
专利文献2：日本国专利申请公开公报“特开2004-349399号公报”，2004年12月9日公开。
专利文献3：日本国专利申请公开公报“特开2005-175113号公报”，2005年6月30日公开。
专利文献4：日本国专利申请公开公报“特开2009-4710号公报”，2009年1月8日公开。
发明内容
然而，在上述现有技术中，不能实现适当地填充树脂，即不可避免地使半导体元件和基板之间的间隙内产生未填充部分或气泡等问题。例如，在上述现有技术中，当在基板顶面上形成绝缘保护膜，并使该绝缘保护膜硬化时，绝缘保护膜会产生硬化收缩。在上述现有技术中，由于只在基板顶面设有绝缘保护膜，因此当所述绝缘保护膜产生硬化收缩时，基板会产生弯曲或起伏。而在半导体元件与基板之间的供注入树脂的间隙仅为10μm～30μm左右，因此，若基板产生弯曲或起伏，则树脂不能很好地流入半导体元件和基板之间的整个间隙。结果，导致在半导体元件和基板之间的间隙中产生未填充部分或气泡等问题。上述问题会导致半导体装置的信赖性下降，例如产生半导体元件与基板间的粘合强度下降等问题。
本发明的目的在于提供一种半导体装置及其制造方法，该半导体装置及其制造方法能够实现适当地填充填充剂，使在半导体元件和带状基材之间的间隙内不会产生未填充部分或气泡等问题。
为了解决上述问题，本发明的半导体装置为带载型半导体装置，在该半导体装置中，半导体元件以与在带状基材的顶面所形成的配线图形进行电连接的状态，被封装在所述带状基材的顶面上，该半导体装置的特征在于具有：顶面侧绝缘保护膜，覆盖所述带状基材的顶面；以及底面侧绝缘保护膜，覆盖所述带状基材的底面；在所述顶面侧绝缘保护膜中，设置有顶面侧开口部，该顶面侧开口部在所述带状基材的顶面上，且在与所述半导体元件对向的对向区域的至少一部分区域开口；在所述顶面侧绝缘保护膜中，还设置有突出开口部，该突出开口部向与所述半导体元件对向的所述对向区域的外侧突出；在所述底面侧绝缘保护膜中，设置有底面侧开口部，该底面侧开口部在位于所述顶面侧开口部背面侧的部分开口；所述底面侧开口部的开口尺寸为，位于所述带状基材顶面上的所述对向区域的尺寸的1.00倍～8.50倍；所述半导体元件与所述对向区域之间填充有填充剂。
根据上述技术方案，由于使带状基材的顶面和底面均产生绝缘保护膜硬化时产生的收缩，因此，能够使带状基材的顶面侧所产生的弯曲与带状基材底面侧所产生的弯曲相互抵消。这一方案在带载型半导体装置的制造工序中很有意义。具体来说，在带载型半导体装置的制造工序中，在形成了绝缘保护膜之后，将半导体元件封装在未形成绝缘保护膜的顶面侧开口部(内导线部)，半导体元件被封装后，在半导体元件和顶面侧开口部之间填充树脂。由于设置有封装半导体元件所需的顶面侧开口部，因此，需要抑制在形成顶面侧开口部的区域中带状基材所产生的弯曲。因此，假使不设置底面侧开口部，而在底面的整个面上都形成绝缘保护膜，则在顶面侧开口部中，带状基材的单侧的面会产生弯曲。对此，根据上述技术方案，通过设置底面侧开口部，能够避免上述事态的发生。因此，能够使填充剂很好地流入半导体元件与带状基材之间的整个间隙中。
此外，通常，在带状基材的顶面上，且在位于半导体元件和顶面侧开口部的边缘部之间的间隙部分中，设置有用于在装载半导体元件时进行位置对准的标记(十字形或L字形等)。然而，若带状基材底面上的位于该标记背面侧的位置被底面侧绝缘保护膜覆盖，则在半导体元件装载时会给位置对准带来问题。在此，底面侧开口部的尺寸至少为，带状基材顶面上与半导体元件对向的区域的尺寸的1.00倍，从而可以避免带状基材底面上的位于所述标记背面侧的位置被底面侧绝缘保护膜覆盖。因此，在装载半导体元件时，在进行位置对准的过程中不会产生问题。
此外，如上所述，所述底面侧开口部的尺寸为，位于所述带状基材顶面上的所述对向的区域的尺寸的1.00倍～8.50倍，由此，通过半导体装置的底面来固定该半导体装置时，既能够避免装置工具与底面侧绝缘保护膜相互干涉，又能够防止带状基材弯曲。
本发明的制造方法为带载型半导体装置的制造方法，在该半导体装置中，半导体元件以与在带状基材的顶面所形成的配线图形进行电连接的状态，被封装在所述带状基材的顶面上，该半导体装置的制造方法的特征在于包含：形成顶面侧绝缘保护膜的工序，形成顶面侧绝缘保护膜，该顶面侧绝缘保护膜覆盖所述带状基材的顶面；以及形成底面侧绝缘保护膜的工序，形成底面侧绝缘保护膜，该底面侧绝缘保护膜覆盖所述带状基材的底面；在经所述形成顶面侧绝缘保护膜的工序而形成的所述顶面侧绝缘保护膜中，设置有顶面侧开口部和突出开口部，该顶面侧开口部在所述带状基材的顶面上，且在与所述半导体元件对向的对向区域的至少一部分区域开口，该突出开口部向与所述半导体元件对向的所述对向区域的外侧突出；在经所述形成底面侧绝缘保护膜的工序而形成的所述底面侧绝缘保护膜中，设置有底面侧开口部，该底面侧开口部在位于所述顶面侧开口部背面侧的部分开口，且该底面侧开口部的开口尺寸为，位于所述带状基材顶面上的所述对向区域的尺寸的1.00倍～8.50倍；所述半导体装置的制造方法还包括填充填充剂的工序，将填充剂自所述突出开口部，填充入位于所述带状基材的顶面上的与所述半导体元件对向的区域。
根据上述技术方案，在制造半导体装置时，能够起到与以上所述本发明的半导体装置同样的效果。
根据本发明的半导体装置及其制造方法，能够实现适当地填充填充剂，使在半导体元件和带状基材之间的间隙内不会产生未填充部分或气泡等问题。
附图说明
图1为表示实施方式1的半导体装置的顶面图。
图2为表示实施方式1的半导体装置的侧断面图。
图3为表示实施方式1的半导体装置的侧断面扩大图。
图4为表示实施方式2的半导体装置的顶面图。
图5为表示实施方式3的半导体装置的顶面图。
图6为表示实施方式4的半导体装置的顶面图。
图7为表示现有的半导体装置的顶面图。
图8为表示现有的半导体装置的侧断面图。
图9为表示现有的半导体装置的侧断面扩大图。
<附图标记说明>
100    半导体装置
102    带状基材
104    配线图形
106    顶面侧绝缘保护膜
106a   顶面侧开口部
106b   突出开口部
108    半导体元件
108a   电极
110    填充剂
112    底面侧绝缘保护膜
112a   底面侧开口部
具体实施方式
下面参照附图，对本发明的实施方式进行说明。
[实施方式1]
图1为表示本发明实施方式1的半导体装置100的顶面图。图2为表示实施方式1的半导体装置100的侧断面图。
在此，虽然在图1中仅表示了一个半导体装置100的例子，但实际上，在带状基材102的延伸方向上等间距地形成有多个半导体装置100。下面仅对多个半导体装置100中的一个半导体装置100进行说明。多个半导体装置100中的其他半导体装置100均与在此将要说明的一个半导体装置100相同，因此省略了关于其他半导体装置100的说明。
<半导体装置的结构>
实施方式1的半导体装置100为带载型半导体装置，具有带状基材102、配线图形104、顶面侧绝缘保护膜106、半导体元件108、填充层110、以及底面侧绝缘保护膜112。
(带状基材102)
带状基材102即所谓柔性基板，具有柔软性。使用具有柔软性的绝缘体来作为带状基材102的材料。例如，带状基材102可以采用厚度为12μm～50μm的呈带状的聚亚胺树脂等材料。
(半导体元件108)
半导体元件108为用于封装在带状基材102上的元件。在半导体元件108的与带状基材102对向的面上，设有电极108a。电极108a、与带状基材102上所形成的配线图形104的端子，通过金属锡球等进行了电连接(参照图3)。可以采用现有的半导体元件来作为半导体元件108。例如，若本发明的半导体装置100被用作图像显示装置的驱动单元，则可以采用显示驱动装置作为半导体元件108。
(配线图形104)
为了使半导体元件108与未图示的外部装置进行电连接，在带状基材102的顶面上，形成有配线图形104。若如上所述将显示驱动装置用作半导体元件108，则通过形成于带状基材102上的配线图形104，能够对显示驱动装置、和相当于所述外部装置的显示单元进行电连接。
如下所述，配线图形104中的一部分被顶面侧绝缘保护膜106所覆盖。具体来说，配线图像104与半导体元件108的电极108a进行电连接的部分、以及该部分附近的部分，未被顶面侧绝缘保护膜106所覆盖。该未覆盖部分(露出部分)也称为配线图形104的内导线部。
并且，在配线图像104中，位于与半导体元件108一侧相反的一侧的外部端子连接用端部、以及该端部附近的部分，也未被顶面侧绝缘保护膜106所覆盖。该未覆盖部分(露出部分)也称为配线图形104的外导线部。
·延长部104a
在配线图形104的内导线部的一部分中还形成有延长部104a。该延长部104a自所述配线图形104与半导体元件108连接的部分起，向所述顶面侧开口部106a的中心部延长。具体来说，延长部104a大致从半导体元件108的电极108a的位置起，向顶面侧开口部106a的中心延伸。
按照上述方案设置延长部104a，从而使注入顶面侧开口部106a内的填充剂110沿延长部104a，流入整个顶面侧开口部106a。即，对于本实施方式1的半导体装置100，填充剂110能够经半导体元件和带状基材之间的间隙，容易地流入顶面侧开口部106a的内侧。因此，根据本实施方式1的半导体装置100，能够在半导体元件与带状基材之间的间隙中适当地填充填充剂。
在本实施方式1的半导体装置100中，延长部104a的线宽为0.05mm～0.20mm。其理由如下所示。
在本实施方式1的半导体装置100中，所述延长部104a被用作电源线。
因此，当所述延长部104a的线宽小于0.05mm时，若向所述延长部104a施加电压，则该延长部104a有可能因无法承受电力而被烧焦。
此外，当所述延长部104a的线宽大于0.20mm时，由于所述延长部104a的表面积较大，因而有碍半导体装置100的小型化。
而且，当所述延长部104a的线宽大于0.20mm时，带状基材中位于顶面侧开口部106a内侧的部分的露出面积将会减少，而所述延长部104a的表面积将会增加。一般来说，用于封装半导体元件的填充剂与配线图形表面间的密合性，没有该填充剂与带状基材的露出部分间的密合性高。
因此，在顶面侧开口部106a内侧，延长部104a的表面积越大，填充剂就越容易剥离。
总之，在本实施方式1的半导体装置100中，为了兼顾防止延长部104a被烧焦，和提高防止填充剂110剥离的效果，延长部104a的线宽的最佳值为0.05mm～0.20mm。
然而，延长部104a的线宽并不限于0.05mm～0.20mm。延长部104a的线宽既可以小于0.05mm，又可以大于0.20mm。
此外，图1等所示的是，延长部104a的一端与电极108a相连，而另一端在中途中断。而本发明并不限于此，如延长部104a的两端均与电极108a相连等配置方案都可以。
(顶面侧绝缘保护膜106)
顶面侧绝缘保护膜106覆盖了形成有配线图形104的带状基材102的顶面中的一部分。顶面侧绝缘保护膜106主要用于防止配线图形104相互接触导致短路。因此，使用绝缘性材料来作为顶面侧绝缘保护膜106。
顶面侧绝缘保护膜106即所谓焊锡蚀刻胶。举例来说，顶面侧绝缘保护膜106可以采用蜜胺树脂、环氧树脂、聚亚胺树脂等材料。
顶面侧绝缘保护膜106中设有顶面侧开口部106a，该顶面侧开口部106a在位于带状基材102的顶面、且与半导体元件108对向的区域中开口。
·顶面侧开口部106a
在本实施方式1中，顶面侧开口部106a具有与半导体元件108的外形大致相同的形状。具体来说，如图1所示，半导体元件108的外形为长方形。相应地，顶面侧开口部106a的外形也与半导体元件108的外形大致相同，也为长方形。
通过形成顶面侧开口部106a，使上述配线图形104的内导线部露出。从而使设置在顶面侧开口部106a上的半导体元件108的电极(锡球)108a、与配线图形104的内导线部的端子进行电连接。
在本实施方式1的半导体装置100中，如图1所示，顶面侧开口部106a仅比半导体元件108稍大一点。具体来说，顶面侧开口部106a所形成的长方形的各边长与半导体元件108所形成的长方形的各相应边长相比，仅稍长一点。
特别优选，顶面侧开口部106a所形成的长方形的各边长与半导体元件108所形成的长方形的各相应边长相比，长出的范围不超过0.50mm。由此，顶面侧开口部106a的边缘部与半导体元件108的边缘部之间的间隙d2在0.25mm以下。其理由如下所示。
优选使顶面侧开口部106a的尺寸在比半导体元件108的尺寸大的基础上尽量小。其理由在于，顶面侧开口部106a越大，在将半导体元件108装载在带状基材102的顶面上时，没有被绝缘覆盖的配线区域就越大，则因附着导电性异物而导致产生短路等问题的可能性就越大。
然而，通过特意设置间隙d2，在该间隙d2内，能够设置在装载半导体元件时用于对准位置的标记(十字形或L字形等)。由此，能够在装载半导体元件时提高对准位置时的精度。
而且，还能够使半导体元件108的侧面适度地被填充剂110所覆盖，从而能够更好地确保半导体元件108的粘合强度。
因以上理由，在本实施方式1的半导体装置100中，优选设置间隙d2，且该间隙d2的宽度不超过0.2mm。此外，顶面侧开口部106a的尺寸所允许的公差为0.05mm。因此，优选间隙d2的宽度为不超过0.25mm。
如上所述，在本实施方式1的半导体装置100中，顶面侧开口部106a与半导体元件108的边缘部之间的间隙非常小。即，使顶面侧开口部106a的尺寸在比半导体元件108的尺寸大的基础上尽量小。由此，本实施方式1的半导体装置100能够防止产生诸如过量使用填充剂110等因开口部过大所导致的各种问题。
如上所述，填充剂110是从突出开口部106b注入的。因此，尽管顶面侧开口部106a与半导体元件108的边缘部之间的间隙非常小，也不会产生难以注入填充剂110等问题。
·突出开口部106b
在本实施方式1中，在顶面侧绝缘保护膜106上所形成的顶面侧开口部106a的附图左上角以及附图右上角的部分中，分别形成有突出开口部106b。该突出开口部106b大致呈圆形，自顶面侧开口部106a的中心部分起向外侧局部性突出。由此，如在下述制造工序中所说明的，在注入填充剂110时，可以向突出开口部106b注入填充剂110。
在此，在本实施方式1的半导体装置100中，突出开口部106b位于距离半导体元件108最远的位置上，自带状基材102上与半导体元件108对向的区域的端部起向外侧偏离0.4mm～1.0mm。其理由如下所示。
如图3所示，在注入填充剂110时，使用分配器300，使填充剂110从该分配器300的喷嘴部302向突出开口部106b内喷出。
一般来说，用来注入填充剂110的分配器的喷嘴部内径约为0.25mm。本实施方式1的喷嘴部302也不例外，其内径约为0.25mm。
因此，若所述偏离值小于0.4mm，则注入填充剂110时，不易对准喷嘴部302的位置。此外，若喷嘴部302与半导体元件108接触，则注入填充剂110时会产生问题。
因此，在本实施方式1的半导体装置100中，偏离半导体元件108的所述偏离值至少为0.4mm。
此外，若所述偏离值超过1.0mm，则未被绝缘覆盖的配线区域变大，从而使产生因附着导电性异物而导致的短路、或因配线部分的强度不足而导致的断线等问题的可能性增大。
因此，在本实施方式1的半导体装置100中，所述偏离值为1.0mm以下。
总之，在本实施方式1的半导体装置100中，为了更易于注入填充剂110，并防止产生因配线区域变大所导致的问题，所述偏离值被设置为最佳数值，即0.4mm～1.0mm。
然而，所述偏离值并不限于0.4mm～1.0mm。即，所述偏离值既可以小于0.4mm，也可以超过1.0mm，这些数值都落在本发明的范围内。
总之，突出开口部106b只要与半导体元件108之间能够形成足够注入填充剂110的间隙即可。
在此，“带状基材102上与半导体元件108对向的对向区域的端部”实质上相当于：在图1所示的半导体装置100的顶面图中的半导体元件108的外围。
此外，在注入填充剂110时，不需要将喷嘴部302完全置于突出开口部106b内，只要喷嘴部302内径的50％以上被置于突出开口部106b内即可。
(填充剂110)
如图3所示，填充剂110被填充在图1及图2所示的半导体装置100中。图3为表示填充了填充剂110后的实施方式1的半导体装置100的侧断面扩大图。
在将半导体元件108设置在带状基材102的顶面上之后，将填充剂110填充在形成于带状基材102的顶面上的顶面侧开口部106a。所述填充剂110主要用于提高半导体元件108与带状基材102之间的粘合强度，保护半导体元件108的电极108a的表面，以及防止异物混入半导体元件108和带状基材102之间。
在此，半导体元件108的电极108a自半导体元件108本身向其下方(即，靠近带状基材102的方向)稍有突出。因此，设置半导体元件108之后，在半导体元件108与带状基材102之间会产生非常小的间隙。在顶面侧开口部106a中填充的填充剂110，在所述顶面侧开口部106a内，因毛细管现象的作用，进入半导体元件108与带状基材102之间的间隙，从而填充该间隙。
此外，通过顶面侧开口部106a的边缘部，亦即通过带状基材102与顶面侧绝缘保护膜106之间的高低差，不仅能够堵住填充剂110，使填充剂110沿该边缘部填充，还能够防止填充剂110轻易地流至顶面侧开口部106a外。
此时，在顶面侧开口部106a与半导体元件108之间的间隙中，填充剂110呈带状(fillet)，且覆盖半导体元件108的侧面。
采用具有流动性和绝缘性的材料来作为填充剂110。例如，填充剂110可以采用环氧树脂。作为优选，填充剂110采用经加热而产生热硬化的材料或者经紫外线等光的照射而产生光硬化的材料。
另外，在顶面侧开口部106a的周边部分上形成有厚度为5μm～30μm的薄膜，其中，所述周边部分是指，在顶面侧绝缘保护膜106的顶面，自顶面侧开口部106a起向外侧延伸2mm～3mm的部分。
在下述填充填充剂的工序中，对于遍布整个顶面侧开口部106a的填充剂110来说，有时，该填充剂110的一部分会越过顶面侧开口部106a的所述边缘部，而蔓延至顶面侧绝缘保护膜106的上部。在本实施方式1的半导体装置100中，正是利用该现象来形成上述薄膜的。
由此，能够提高所述顶面侧开口部106a的周边部分的强度，从而提高配线图形104在被施加应力等情况下的耐断线性。
用于封装半导体元件的填充剂分为：与顶面侧绝缘保护膜非浸润的填充剂、和与顶面侧绝缘保护膜浸润的填充剂。在本实施方式1的半导体装置100中，采用的是与顶面侧绝缘保护膜106相亲和的填充剂110。因此，即使填充剂110如上述那样蔓延至顶面侧绝缘保护膜106的上部，该填充剂110的厚度也仅为5μm～30μm。因此，可以保持带载型半导体装置的弯曲性，因而并不存在使用上的问题。
(底面侧绝缘保护膜112)
如图2所示，本实施方式1的半导体装置100还具有底面侧绝缘保护膜112。
底面侧绝缘保护膜112覆盖带状基材102的底面。底面侧绝缘保护膜112主要用于防止带状基材102单侧的面弯曲。此外，若带状基材102的底面上设置有配线图形或金属端子等具有导电性的部件，则底面侧绝缘保护膜112还用于防止这些具有导电性的部件彼此发生接触导致短路。因此，底面侧绝缘保护膜112与顶面侧绝缘保护膜106一样，优选采用蜜胺树脂、环氧树脂、聚亚胺树脂等绝缘性材料。
如图1和图2所示，在底面侧绝缘保护膜112的位于顶面侧开口部106a的背面侧的部分中，具有底面侧开口部112a。在该实施方式1中，底面侧开口部112a的外形、与半导体元件108的外形和顶面侧开口部106a的外形大致相同。具体为，如图1所示，半导体元件108的外形和顶面侧开口部106a的外形均为长方形。相应地，底面侧开口部112a的外形也为长方形。
如上所述，在本实施方式1的半导体装置100中，带状基材102的底面设有底面侧绝缘保护膜112，该底面侧绝缘保护膜112具有底面侧开口部112a。由此，通过使带状基材102的顶面和底面均产生绝缘保护膜的硬化收缩，能够使带状基材的顶面侧产生的弯曲、与带状基材底面侧产生的弯曲相互抵消。因此，能够防止带状基材102单侧的面发生弯曲。
该底面侧开口部112a的尺寸特别优选为：带状基材102顶面上与半导体元件108对向的区域的尺寸的1.00倍～8.50倍。其理由如下所示。
通常，在带状基材的顶面上，在半导体元件与顶面侧开口部的边缘部之间的间隙部分上，设有在装载半导体元件时用来对准位置的标记(十字形或L字形等)。然而，若带状基材的底面中位于该标记背面侧的位置被底面侧绝缘保护膜覆盖，则会在装载半导体元件时，给位置对准带来问题。
在此，在本实施方式1的半导体装置100中，底面侧开口部112a的尺寸至少为带状基材102顶面上与半导体元件108对向的区域的尺寸的1.00倍，因此能够避免带状基材102的底面中位于所述标记背面侧的位置被底面侧绝缘保护膜112覆盖。因此，在装载半导体元件时所进行的位置对准的过程中不会产生问题。
底面侧开口部112a的尺寸最大为：带状基材102顶面中与半导体元件108对向的区域的尺寸的8.50倍。由此，通过半导体装置的底面来固定半导体装置时，既能够避免装置工具与底面侧绝缘保护膜相互干涉，又能够防止带状基材弯曲。换言之，若底面侧开口部112a的尺寸超过8.50倍，则将不能使底面侧的弯曲与顶面侧的弯曲相互抵消。而且，若底面侧开口部112a的尺寸超过8.50倍，则底面侧开口部112a的尺寸将大于等于用模具切出半导体装置100的形状时所切出的区域的尺寸，从而导致切出后再次产生弯曲。
因此，底面侧开口部112a的尺寸要为：带状基材102顶面中与半导体元件108对向的对向区域的尺寸的1.00倍～8.50倍。
<半导体装置的制造方法>
本实施方式1的半导体装置100的制造工序的一个例子如下所示。
(形成配线图形的工序)
首先，在带状基材102的表面形成配线图形104。例如，先在带状基材102上用层压法(laminate)或溅射法形成铜箔，然后对铜箔进行蚀刻加工，由此形成配线图形104。
(形成顶面侧绝缘保护膜的工序)
然后，再在形成有配线图形104的带状基材102的顶面，形成顶面侧绝缘保护膜106。具体来说，此时，为了在该顶面侧绝缘保护膜106中的与半导体元件108对向的对向区域上形成顶面侧开口部106a，以避开配线图像104的内导线部和外导线部的方式涂覆材料，从而形成具有顶面侧开口部106a的顶面侧绝缘保护膜106。然后，通过热硬化或光硬化等根据材料的不同而施加的硬化处理，使形成于带状基材102顶面的顶面侧绝缘保护膜106硬化。
(形成底面侧绝缘保护膜的工序)
在带状基材102的底面，形成底面侧绝缘保护膜112。具体来说，此时，为了在该底面侧绝缘保护膜112中形成底面侧开口部112a，以避开要形成底面侧开口部112a的区域的方式涂覆材料，从而形成具有底面侧开口部112a的底面侧绝缘保护膜112。然后，通过热硬化或光硬化等根据材料的不同而施加的硬化处理，使形成于带状基材102底面的底面侧绝缘保护膜112硬化。
(封装半导体元件的工序)
然后，将半导体元件108封装在带状基材102上，对配线图形104和半导体元件108的电极108a进行电连接。此时，根据带状基材102上所设的调整标记(alignment mark)来进行位置对准。
在配线图形104的表面，至少对该配线图形104与半导体元件108进行电连接的部分施加镀锡或镀金。在此，在自带状基材102的底面一侧，对配线图形104进行加热后，使半导体元件108的电极108a对配线图形104进行加压。由此，通过形成金-锡共晶合金或金-金热压接，使电极108a和与该电极108a相对应的配线图形104以电连接的状态紧贴在一起。即，半导体元件108与配线图形104进行了电连接，且半导体元件108被固定在带状基材102上。
(填充填充剂的工序)
然后，填充填充剂110。在填充过程中使用现有的分配器300。分配器300中事先填充了足够量的填充剂110。
填充填充剂110时，首先将分配器300的喷嘴部302置于突出开口部106b内(例如，图1所示的位置P2)。然后，使填充剂110从喷嘴部302的前端喷出，由此将填充剂110注入突出开口部106b内。
在本实施方式1中，突出开口部106b位于距离半导体元件108最远的位置，该突出开口部106b自半导体元件108偏离出0.4mm～1.0mm。由此，在注入填充剂110时，可以从突出开口部106b注入填充剂110。此时，只要至少将分配器300的喷嘴部302置于突出开口部106b内即可，因此，能够容易地设置分配器300的喷嘴部302的位置。此外，还能够使在设置分配器300的喷嘴部302的位置时，允许产生误差。
正如以上已经说明的那样，填充剂110具有流动性。因此，填充剂110自突出开口部106b进入顶面侧开口部106a内后，因毛细管现象的作用，该填充剂110在半导体元件108和带状基材102之间蔓延，直至遍布整个顶面侧开口部106a。
[实施方式2]
在下面将要说明的本实施方式2中，仅对与上述实施方式1的不同点进行说明。因此，为了便于说明，对与实施方式1中的部件具有相同功能的部件赋予相同的参照标记，并省略其说明。
图4为表示实施方式2的半导体装置100的顶面图。如图4所示，图4中的半导体装置100与实施方式1的半导体装置100的不同之处在于，在图4中的半导体装置100中，顶面侧开口部106a的尺寸比半导体元件108的对向面(与带状基材102对向的面)的尺寸小。
具体来说，顶面侧开口部106a所形成的长方形的各边长均比半导体元件108所形成的长方形的相应各边长稍短一点。
在不妨碍半导体元件108的电极108a、与配线图形104的内导线部的端子进行连接的情况下，可以缩小顶面侧开口部106a的尺寸。
此时，在本实施方式2的半导体装置100中，通过使顶面侧开口部106a的尺寸小于半导体元件108的对向面(与带状基材102对向的面)的尺寸，能够防止产生过量消耗填充剂110等因开口部过大所导致的各种问题。
在此，由于顶面侧开口部106a的尺寸小于半导体元件108的与带状基材102对向的面的尺寸，因此，半导体元件108的边缘部与顶面侧开口部106a的边缘部之间不存在间隙。然而，在本实施方式2的半导体装置100中，与实施方式1的半导体装置100相同，突出开口部106b露出至半导体元件108的外侧，因此能够顺利地自突出开口部106b注入填充剂110。
(变形例)
顶面侧开口部106a的形状及设置位置并不限于实施方式1和2所述的方案。只要顶面侧开口部106a至少能够保证：用填充入该顶面侧开口部106a的填充剂110，使半导体元件108与带状基材102以适度地粘合强度粘贴在一起，则该顶面侧开口部106a无论具有什么形状，无论被设置在什么位置都可以。
另外，突出开口部106b的形状及设置位置也并不限于实施方式1和2所述的方案。只要突出开口部106b形成有足够的间隙，且该间隙至少能够使填充剂110自远离半导体元件108的位置注入，则该突出开口部106b无论具有什么形状，无论被设置在什么位置都可以。然而，如实施方式1和2中例举的那样，作为优选，突出开口部106b为：部分呈具有注入填充剂110所需的足够间隙的圆形、矩形、多边形、以及其他形状。
下面通过实施方式3，对顶面侧开口部106a和突出开口部106b的变形例进行说明。
[实施方式3]
图5为表示实施方式3的半导体装置100的顶面图。如图5所示，在本实施方式3的半导体装置100中，与实施方式2的半导体装置100相同的是，在半导体元件108的左上角部附近设有突出开口部106b。然而，在本实施方式3的半导体装置100中，与实施方式2的半导体装置100不同的是，顶面侧开口部106a的尺寸与半导体元件108的尺寸相比，比实施方式2中的方案所示的尺寸更小。并且，在本实施方式3的半导体装置100中，在顶面侧绝缘保护膜106上，设有开口部106c，该开口部106c连接顶面侧开口部106a和突出开口部106b，主要用作填充剂110的流入通道。至于本实施方式3的半导体装置100的其他结构，均与实施方式2的半导体装置100相同，因此在此省略其说明。
如上所述，在本实施方式3的半导体装置100中，顶面侧开口部106a的尺寸与半导体元件108的尺寸相比，比实施方式2中的方案所示的尺寸更小。因此，在本实施方式3的半导体装置100中，能够防止产生过量消耗填充剂110等因开口部过大所导致的各种问题。
此外，在本实施方式3的半导体装置100、与实施方式2的半导体装置100中，虽然二者的开口部的形状不同，但二者均具有突出开口部106b，且二者的突出开口部106b均形成有供注入填充剂110所需的足够间隙。因此，在本实施方式3的半导体装置100中，在注入填充剂110时，只要是注入在突出开口部106b内，从任何位置开始注入填充剂110都可以。
在本实施方式3的半导体装置100中，与实施方式1的半导体装置100相同，也是自突出开口部106b注入填充剂110。因此，虽然顶面侧开口部106a的尺寸变小，但也并不会产生难以注入填充剂110等问题。
在图5所示的本实施方式3的半导体装置100中，通过缩小顶面侧开口部106a的尺寸，配线图形104中的要与半导体元件108的电极108a相连接的部分被顶面侧绝缘保护膜106覆盖。因此，在实施方式3的半导体装置100中，在设置半导体元件108时，适度地对半导体元件108加压，使电极108a突破顶面侧绝缘保护膜106。由此，电极108a和/或配线图形104突破顶面侧绝缘保护膜106，从而实现电极108a与配线图形104间的电连接。在本实施方式3的半导体装置100中，顶面侧绝缘保护膜106的厚度约为10μm，而电极108a的突出量约为15μm～20μm，因此，通过上述方法能够实现电极108a与配线图形104间的电连接。
[实施方式4]
图6为表示实施方式4的半导体装置100的顶面图。如图6所示，在本实施方式4的半导体装置100中，与实施方式3的半导体装置100的不同之处在于，整个顶面侧开口部106a大致呈圆形，而该顶面侧开口部106a中的一部分被作为突出开口部106b，该突出开口部106b自半导体元件108的下边中央部分向外侧突出。本实施方式4的半导体装置100的其他结构均与实施方式3的半导体装置100相同，因此省略其说明。
如上所述，在本实施方式4的半导体装置100中，整个顶面侧开口部106a大致呈圆形，而该顶面侧开口部106a的一部分被作为突出开口部106b，该突出开口部106b自半导体元件108的下边中央部分向外侧突出。于是，整个顶面侧开口部106a的尺寸变小。因此，在本实施方式4的半导体装置100中，能够防止产生过量消耗填充剂110等因开口部过大所导致的各种问题。
在本实施方式4的半导体装置100中，由于所采用的顶面侧绝缘保护膜106在设置半导体元件108的位置的中央附近具有开口部，因此，该顶面侧绝缘保护膜106可通用于外形各异的各种半导体元件100中。
此外，在本实施方式4的半导体装置100、与实施方式3的半导体装置100中，虽然二者的突出开口部106b的形状不同，但二者均具有突出开口部106b，且二者的突出开口部106b均形成有供注入填充剂110所需的足够间隙。因此，在本实施方式4的半导体装置100中，在注入填充剂110时，只要是注入在突出开口部106b内，从任何位置开始注入填充剂110都可以。
在本实施方式4的半导体装置100中，与实施方式3的半导体装置100相同，也是自突出开口部106b注入填充剂110。因此，虽然整个顶面侧开口部106a的尺寸变小，但也并不会产生难以注入填充剂110等问题。
此外，与实施方式3相同，在本实施方式4的半导体装置100中，也是通过缩小顶面侧开口部106a的尺寸，使配线图形104中的要与半导体元件108的电极108a相连接的部分被顶面侧绝缘保护膜106覆盖。因此，在本实施方式4的半导体装置100中，在设置半导体元件108时，也是适度地对半导体元件108加压，使电极108a突破顶面侧绝缘保护膜106。由此，电极108a和/或配线图形104突破顶面侧绝缘保护膜106，从而实现电极108a与配线图形104间的电连接。在本实施方式4的半导体装置100中，顶面侧绝缘保护膜106的厚度也约为10μm，而电极108a的突出量也约为15μm～20μm，因此，通过上述方法能够实现电极108a与配线图形104间的电连接。
本发明并不限于上述实施方式，能够在权利要求所示的范围内进行各种变更。即，组合在权利要求所示的范围内经适当变更的技术方案所得到的实施方式也包含在本发明的技术范围内。
(总结)
综上所述，本发明的半导体装置为带载型半导体装置，在该半导体装置中，半导体元件以与在带状基材的顶面所形成的配线图形进行电连接的状态，被封装在所述带状基材的顶面上，该半导体装置的特征在于具有：顶面侧绝缘保护膜，覆盖所述带状基材的顶面；以及底面侧绝缘保护膜，覆盖所述带状基材的底面；在所述顶面侧绝缘保护膜中，设置有顶面侧开口部，该顶面侧开口部在所述带状基材的顶面上，且在与所述半导体元件对向的对向区域的至少一部分区域开口；在所述顶面侧绝缘保护膜中，还设置有突出开口部，该突出开口部向与所述半导体元件对向的所述对向区域的外侧突出；在所述底面侧绝缘保护膜中，设置有底面侧开口部，该底面侧开口部在位于所述顶面侧开口部背面侧的部分开口；所述底面侧开口部的开口尺寸为，位于所述带状基材顶面上的所述对向区域的尺寸的1.00倍～8.50倍；所述半导体元件与所述对向区域之间填充有填充剂。
根据上述技术方案，由于使带状基材的顶面和底面均产生绝缘保护膜硬化时产生的收缩，因此，能够使带状基材的顶面侧所产生的弯曲与带状基材底面侧所产生的弯曲相互抵消。这一方案在带载型半导体装置的制造工序中很有意义。具体来说，在带载型半导体装置的制造工序中，在形成了绝缘保护膜之后，将半导体元件封装在未形成绝缘保护膜的顶面侧开口部(内导线部)，半导体元件被封装后，在半导体元件和顶面侧开口部之间填充树脂。由于设置有封装半导体元件所需的顶面侧开口部，因此，需要抑制在形成顶面侧开口部的区域中带状基材所产生的弯曲。因此，假使不设置底面侧开口部，而在底面的整个面上都形成绝缘保护膜，则在顶面侧开口部中，带状基材的单侧的面会产生弯曲。对此，根据上述技术方案，通过设置底面侧开口部，能够避免上述事态的发生。因此，能够使填充剂很好地流入半导体元件与带状基材之间的整个间隙中。
此外，通常，在带状基材的顶面上，且在位于半导体元件和顶面侧开口部的边缘部之间的间隙部分中，设置有用于在装载半导体元件时进行位置对准的标记(十字形或L字形等)。然而，若带状基材底面上的位于该标记背面侧的位置被底面侧绝缘保护膜覆盖，则在半导体元件装载时会给位置对准带来问题。在此，底面侧开口部的尺寸至少为，带状基材顶面上与半导体元件对向的区域的尺寸的1.00倍，从而可以避免带状基材底面上的位于所述标记背面侧的位置被底面侧绝缘保护膜覆盖。因此，在装载半导体元件时，在进行位置对准的过程中不会产生问题。
此外，如上所述，所述底面侧开口部的尺寸为，位于所述带状基材顶面上的所述对向的区域的尺寸的1.00倍～8.50倍，由此，通过半导体装置的底面来固定该半导体装置时，既能够避免装置工具与底面侧绝缘保护膜相互干涉，又能够防止带状基材弯曲。
本发明的半导体装置在上述技术方案的基础上，作为优选，所述半导体元件和所述顶面侧开口部分别呈矩形；所述顶面侧开口部所形成的矩形的各边长，分别小于所述半导体元件所形成的矩形的相应各边长加上0.50mm后的长度。
根据上述技术方案，与“顶面侧开口部所形成的矩形的各边长与半导体元件所形成的矩形的相应各边长相比，长0.50mm以上”的技术方案相比，能够防止产生过量消耗填充剂等因顶面侧开口部过大所导致的各种问题。
本发明的半导体装置在上述技术方案的基础上，作为优选，所述突出开口部从与所述半导体元件对向的所述对向区域的端部向外侧突出0.4mm～1.0mm。
根据上述技术方案，在注入填充剂时，只要自突出开口部内注入，则无论从什么位置开始注入填充剂110都可以。因此能够容易地设置用于注入填充剂的分配器等装置的位置。此外，还能够使在设置用于注入填充剂的分配器等装置的位置时，允许产生误差。
本发明的半导体装置在上述技术方案的基础上，作为优选，在所述带状基材的顶面上，且在所述顶面侧开口部内，形成有所述配线图形的延长部，该延长部自所述配线图形与所述半导体元件相连接的部分起，向所述顶面侧开口部的中心部延伸；所述延长部的宽度为0.05mm～0.20mm。
根据上述技术方案，注入顶面侧开口部内的液体状填充剂在半导体元件和带状基材之间的间隙中，因表面张力的作用，沿延长部流入顶面侧开口部的内侧。因此，能够使填充剂经半导体元件与带状基材之间的间隙，容易地流入顶面侧开口部的内侧。特别是，延长部的线宽为0.05mm～0.20mm，因此既能够防止延长部104a被烧焦，又能够提高防止填充剂110剥离的效果。
作为优选，在本发明的半导体装置中，在所述顶面侧开口部的周边部分上形成有厚度为5μm～30μm的薄膜，其中，所述周边部分是指，在所述顶面侧绝缘保护膜的顶面，自所述顶面侧开口部起向外侧延伸2mm～3mm的部分。
根据上述技术方案，由于能够提高所述顶面侧开口部的周边部分的强度，因此，能够提高配线图形在被施加应力等的情况下的耐断线性。而且，所述薄膜的厚度仅为5μm～30μm，因此，能够保持带载型半导体装置的弯曲性，并不存在使用上的问题。
本发明的制造方法为带载型半导体装置的制造方法，在该半导体装置中，半导体元件以与在带状基材的顶面所形成的配线图形进行电连接的状态，被封装在所述带状基材的顶面上，该半导体装置的制造方法的特征在于包含：形成顶面侧绝缘保护膜的工序，形成顶面侧绝缘保护膜，该顶面侧绝缘保护膜覆盖所述带状基材的顶面；以及形成底面侧绝缘保护膜的工序，形成底面侧绝缘保护膜，该底面侧绝缘保护膜覆盖所述带状基材的底面；在经所述形成顶面侧绝缘保护膜的工序而形成的所述顶面侧绝缘保护膜中，设置有顶面侧开口部和突出开口部，该顶面侧开口部在所述带状基材的顶面上，且在与所述半导体元件对向的对向区域的至少一部分区域开口，该突出开口部向与所述半导体元件对向的所述对向区域的外侧突出；在经所述形成底面侧绝缘保护膜的工序而形成的所述底面侧绝缘保护膜中，设置有底面侧开口部，该底面侧开口部在位于所述顶面侧开口部背面侧的部分开口，且该底面侧开口部的开口尺寸为，位于所述带状基材顶面上的所述对向区域的尺寸的1.00倍～8.50倍；所述半导体装置的制造方法还包括填充填充剂的工序，将填充剂自所述突出开口部，填充入位于所述带状基材的顶面上的与所述半导体元件对向的区域。
根据上述技术方案，在制造半导体装置时，能够起到与以上所述本发明的半导体装置同样的效果。
(工业上的利用可能性)
本发明的半导体装置及其制造方法能够适用于各种采用以下技术的半导体装置及其制造方法，所述技术是指，用填充剂来封装配置在带状基材上的电子部件的技术。

Claims (6)

1.一种半导体装置，为带载型半导体装置，在该半导体装置中，半导体元件(108)以与在带状基材(102)的顶面所形成的配线图形(104)进行电连接的状态，被封装在所述带状基材(102)的顶面上，该半导体装置的特征在于：
具有
顶面侧绝缘保护膜(106)，覆盖所述带状基材(102)的顶面；以及
底面侧绝缘保护膜(112)，覆盖所述带状基材(102)的底面；
在所述顶面侧绝缘保护膜(106)中，设置有顶面侧开口部(106a)，该顶面侧开口部(106a)在所述带状基材(102)的顶面上，且在与所述半导体元件(108)对向的对向区域的至少一部分区域开口；
在所述顶面侧绝缘保护膜(106)中，还设置有突出开口部(106b)，该突出开口部(106b)向与所述半导体元件(108)对向的所述对向区域的外侧突出；
在所述底面侧绝缘保护膜(112)中，设置有底面侧开口部(112a)，该底面侧开口部(112a)在位于所述顶面侧开口部(106a)背面侧的部分开口；
所述底面侧开口部(112a)的开口尺寸为，位于所述带状基材(102)顶面上的所述对向区域的尺寸的1.00倍～8.50倍；
所述半导体元件(108)与所述对向区域之间填充有填充剂(110)，
所述顶面侧开口部(106a)的尺寸比所述半导体元件(108)与所述带状基材(102)对向的面的尺寸小。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体元件(108)和所述顶面侧开口部(106a)分别呈矩形；
所述顶面侧开口部(106a)所形成的矩形的各边长，分别小于所述半导体元件(108)所形成的矩形的相应各边长加上0.50mm后的长度。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述突出开口部(106b)从与所述半导体元件(108)对向的所述对向区域的端部向外侧突出0.4mm～1.0mm。
4.根据权利要求1或2所述的半导体装置，其特征在于，
在所述带状基材(102)的顶面上，且在所述顶面侧开口部(106a)内，形成有所述配线图形(104)的延长部(104a)，该延长部(104a)自所述配线图形(104)与所述半导体元件(108)相连接的部分起，向所述顶面侧开口部(106a)的中心部延伸；
所述延长部(104a)的宽度为0.05mm～0.20mm。
5.根据权利要求1或2所述的半导体装置，其特征在于，
在所述顶面侧开口部(106a)的周边部分上形成有厚度为5μm～30μm的薄膜，其中，所述周边部分是指，在所述顶面侧绝缘保护膜(106)的顶面，自所述顶面侧开口部(106a)的端部起向外侧延伸2mm～3mm的部分。
6.一种半导体装置的制造方法，为带载型半导体装置的制造方法，在该半导体装置中，半导体元件(108)以与在带状基材(102)的顶面所形成的配线图形(104)进行电连接的状态，被封装在所述带状基材(102)的顶面上，该半导体装置的制造方法的特征在于：
包含
形成顶面侧绝缘保护膜的工序，形成顶面侧绝缘保护膜(106)，该顶面侧绝缘保护膜(106)覆盖所述带状基材(102)的顶面；以及
形成底面侧绝缘保护膜的工序，形成底面侧绝缘保护膜(112)，该底面侧绝缘保护膜(112)覆盖所述带状基材(102)的底面；
在经所述形成顶面侧绝缘保护膜的工序而形成的所述顶面侧绝缘保护膜(106)中，设置有顶面侧开口部(106a)和突出开口部(106b)，该顶面侧开口部(106a)在所述带状基材(102)的顶面上，且在与所述半导体元件(108)对向的对向区域的至少一部分区域开口，该突出开口部(106b)向与所述半导体元件(108)对向的所述对向区域的外侧突出；
在经所述形成底面侧绝缘保护膜的工序而形成的所述底面侧绝缘保护膜(112)中，设置有底面侧开口部(112a)，该底面侧开口部(112a)在位于所述顶面侧开口部(106a)背面侧的部分开口，且该底面侧开口部(112a)的开口尺寸为，位于所述带状基材(102)顶面上的所述对向区域的尺寸的1.00倍～8.50倍；
所述半导体装置的制造方法还包括填充填充剂的工序，将填充剂(110)自所述突出开口部(106b)，填充入位于所述带状基材(102)的顶面上的与所述半导体元件(108)对向的区域，
所述顶面侧开口部(106a)的尺寸比所述半导体元件(108)与所述带状基材(102)对向的面的尺寸小。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427599A (zh) * 2017-08-29 2019-03-05 联咏科技股份有限公司 膜上芯片封装件以及膜上芯片封装件的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347575B (zh) * 2013-08-07 2017-03-01 日月光半导体制造股份有限公司 半导体封装件及其制造方法
TWI596729B (zh) * 2016-12-15 2017-08-21 南茂科技股份有限公司 晶片封裝結構

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190593A (ja) * 1992-01-10 1993-07-30 Hitachi Ltd テープキャリア型半導体装置
JP3129960B2 (ja) * 1996-02-27 2001-01-31 シャープ株式会社 Ｆｐｃ上のベアチップｉｃの樹脂封止構造およびその製造方法
JP3367886B2 (ja) 1998-01-20 2003-01-20 株式会社村田製作所 電子回路装置
JP3792554B2 (ja) * 2001-03-26 2006-07-05 シャープ株式会社 表示モジュール及びフレキシブル配線板の接続方法
JP2003347366A (ja) * 2002-05-27 2003-12-05 Hitachi Cable Ltd 半導体装置用テープキャリア、半導体装置およびその半導体装置の製造方法
JP2004349399A (ja) 2003-05-21 2004-12-09 Nec Corp 部品実装基板
JP3722223B2 (ja) * 2003-10-27 2005-11-30 セイコーエプソン株式会社 半導体装置及びその製造方法、電子モジュール並びに電子機器
JP2005175113A (ja) 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
TWM269571U (en) * 2004-12-27 2005-07-01 Advanced Semiconductor Eng Multi-chip-on-film package and the flexible multi-layer wiring board for the same
JP4009872B2 (ja) * 2006-03-07 2007-11-21 セイコーエプソン株式会社 半導体装置の製造方法
JP5057043B2 (ja) 2007-06-25 2012-10-24 ブラザー工業株式会社 電子部品が搭載されたフレキシブル基板及びそれを備えた記録装置
JP2011018927A (ja) * 2010-09-07 2011-01-27 Murata Mfg Co Ltd 回路基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427599A (zh) * 2017-08-29 2019-03-05 联咏科技股份有限公司 膜上芯片封装件以及膜上芯片封装件的制造方法
CN109427599B (zh) * 2017-08-29 2021-01-22 联咏科技股份有限公司 膜上芯片封装件以及膜上芯片封装件的制造方法

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