CN109427599A - 膜上芯片封装件以及膜上芯片封装件的制造方法 - Google Patents

膜上芯片封装件以及膜上芯片封装件的制造方法 Download PDF

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Abstract

本发明公开一种膜上芯片封装件以及膜上芯片封装件的制造方法。其中所述膜上芯片封装件包含基底薄膜、图案化电路层、芯片以及加强片。基底薄膜包含第一表面、与第一表面相对的第二表面以及位于第一表面上的安装区域。图案化电路层安置在第一表面上。芯片安装在安装区域上并且电连接到图案化电路层。加强片安置在第一表面和/或第二表面上并且曝露芯片，其中加强片的可挠性大体上等于或大于基底薄膜的可挠性。

Description

膜上芯片封装件以及膜上芯片封装件的制造方法
技术领域
本发明涉及一种芯片封装件以及芯片封装件的制造方法，具体地说，本发明涉及一种膜上芯片封装件以及膜上芯片封装件的制造方法。
背景技术
为扩大例如液晶显示器(liquid crystal displays；LCD)的显示装置的市场区域，同时促进低成本、大规模以及高性能，必须将更多像素整合在较小面积内。因此，随着在显示装置内控制每个像素的驱动器集成电路(integrated circuit；IC)的引脚间距变得更精细，已研发出各种封装方法。
主要用于显示装置领域的封装方法包含带载封装(tape carrier packaging；TCP)方法、玻璃上芯片(chip on glass；COG)封装方法、膜上芯片(chip on film；COF)封装方法，以及类似方法。这些方法被称作无线方法(wireless methods)。为促进由于细间距的制造成本减少以及良率提高，自90年代末，封装市场中COF技术的份额逐渐增加。
由于COF技术使用精细布线图案形成在其上的基底薄膜，可将邻近引脚之间的距离以及间距减到最小，因此使引脚密度达到最大。另外，这种COF技术可采用具有大量芯片衬垫以及细间距的半导体芯片或大尺寸的半导体芯片。因此，使用基底薄膜的COF技术实现高度集成且多功能的半导体装置。
相较于常规芯片封装件，具有极好的弯曲力以及良好的可挠性的COF封装具有高质量。然而，随着对更高性能的IC封装件的需求的增加，不仅要求增加此类IC封装件的外部端子的数量，而且要求更细间距。随着IC封装件的外部触点的细间距的水平上升，自然地，COF封装件的基底薄膜上的电路具有细间距触点变得必需，以便电连接IC封装件的外部端子。细间距电路的厚度也相应地减小，使得细间距电路更脆弱并且更容易破裂。
发明内容
因此，本发明提供一种具有良好良率的膜上芯片封装件以及膜上芯片封装件的制造方法，以解决现有技术的上述问题。
为达上述目的，本发明提供一种膜上芯片封装件，包含基底薄膜、图案化电路层、芯片以及加强片。基底薄膜包含第一表面、与第一表面相对的第二表面以及位于第一表面上的安装区域。图案化电路层安置在第一表面上。芯片安装在安装区域上并且电连接到图案化电路层。加强片安置在第一表面和/或第二表面上并且曝露芯片，其中加强片的可挠性大体上等于或大于基底薄膜的可挠性。
根据本发明的一实施例，加强片安置在第一表面上并且包含曝露芯片的第一开口。
根据本发明的一实施例，加强片直接安置在图案化电路层上，并且第一开口曝露芯片安装到的图案化电路层的一部分。
根据本发明的一实施例，膜上芯片封装件还包含阻焊层，其安置在图案化电路层上且包含第二开口，所述第二开口曝露芯片安装到的图案化电路层的一部分，加强片安置在阻焊层上并且曝露第二开口。
根据本发明的一实施例，加强片的大小大体上小于阻焊层的大小，并且加强片的外缘与阻焊层的外缘之间保持间隙。
根据本发明的一实施例，膜上芯片封装件还包含底胶，其安置在芯片与基底薄膜之间并且覆盖由第一开口曝露的图案化电路层。
根据本发明的一实施例，加强片安置在第二表面上。
根据本发明的一实施例，加强片包含多个导角。
根据本发明的一实施例，膜上芯片封装件还包含安置在加强片与基底薄膜之间的粘合剂层。
根据本发明的一实施例，图案化电路层包含多个电路线以及细间距区域，并且加强片覆盖细间距区域中的电路线。
根据本发明的一实施例，细间距区域中的电路线中的相邻两个之间的间距大体上小于20微米，并且细间距区域中的电路线中的每一个的宽度介于5微米到11微米之间。
根据本发明的一实施例，加强片的材料包含聚酰亚胺(polyimide；PI)。
根据本发明的一实施例，加强片的厚度介于3微米到40微米之间。
本发明还提供一种膜上芯片封装件的制造方法。所述方法包含以下步骤。提供基底薄膜，其中基底薄膜包含第一表面、与第一表面相对的第二表面以及位于第一表面上的安装区域。在第一表面上形成图案化电路层。将芯片安装于安装区域上，其中芯片电连接到图案化电路层。将加强片压合到第一表面和/或第二表面上，其中加强片的可挠性大体上等于或大于基底薄膜的可挠性。
根据本发明的一实施例，在芯片安装到安装区域之前将加强片压合到第一表面和/或第二表面上，并且加强片覆盖图案化电路层且曝露安装区域。
根据本发明的一实施例，在将芯片安装到安装区域之后将加强片压合到第二表面上。
根据本发明的一实施例，通过将加强片压合辊压合到第一表面和/或第二表面上，所述压合辊被配置成在第一表面和/或第二表面上滚动。
根据本发明的一实施例，将加强片压合到第一表面和/或第二表面上的步骤还包含加热工艺。
根据本发明的一实施例，加热工艺的加热温度介于80℃到170℃之间，并且加热工艺的加热时间介于1分钟到60分钟之间。
根据本发明的一实施例，膜上芯片封装件的制造方法还包含以下步骤。在加强片压合到第一表面和/或第二表面上之前在第一表面和/或第二表面上形成粘合剂层。
基于上述，在本发明的膜上芯片封装件中，加强片安置在基底薄膜的第一表面和/或第二表面上并且曝露基底薄膜上的芯片。此外，加强片的可挠性大体上等于或大于基底薄膜的可挠性以对基底薄膜上的图案化电路层提供可挠性以及保护，从而避免图案化电路层的精细电路线断裂。因此，本发明显着地提高了膜上芯片封装件的良率。
附图说明
包含随附的附图以提供对本发明的进一步的理解，随附的附图并入在本说明书中并且构成本说明书的一部分。附图绘示本发明的实施例，并且连同所述具体实施方式一起用来解释本发明的原理。
图1为本发明的一实施例的膜上芯片封装件的截面视图；
图2为本发明的一实施例的膜上芯片封装件的俯视图；
图2A为本发明的一实施例的膜上芯片封装件的组件的一部分的俯视图；
图3为本发明的一实施例的膜上芯片封装件的截面视图；
图4为本发明的一实施例的膜上芯片封装件的截面视图；
图5以及图6为本发明的实施例的膜上芯片封装件的制造工艺的一部分的示意图；
图7以及图8为本发明的一实施例的膜上芯片封装件的制造工艺的一部分的示意图。
附图标号说明
100：膜上芯片封装件；
100a：膜上芯片封装件；
100b：膜上芯片封装件；
110：基底薄膜；
112：第一表面；
114：第二表面；
120：图案化电路层；
122：电路线；
130：芯片；
140：加强片；
140a：第一加强片；
140b：第二加强片；
142：第一开口；
144：导角；
150：阻焊层；
152：第二开口；
160：底胶；
170：粘合剂层；
200：压合辊；
G1：间隙；
G2：间隙；
G3：间隙；
R1：安装区域；
R2：细间距区域。
具体实施方式
现将详细参考本发明的当前优选实施例，附图中绘示了其实例。只要可能，相同参考标号在附图和描述中用以指代相同或相似部件。
图1绘示本发明的一实施例的膜上芯片封装件的截面视图。图2绘示本发明的一实施例的膜上芯片封装件的俯视图。参看图1以及图2，在一些实施例中，膜上芯片封装件100可包含基底薄膜110、图案化电路层120、芯片130以及加强片140。基底薄膜110包含第一表面112、与所述第一表面相对的第二表面114以及位于所述第一表面112上的安装区域R1。在一些实施例中，基底薄膜110可包含绝缘材料，例如(但不限于)聚酰亚胺(PI)。图案化电路层120安置在第一表面112上。在一些实施例中，通过(例如)电镀以及蚀刻工艺等将图案化电路层120形成于基底薄膜110的第一表面112上。芯片130可通过表面安装技术(surfacemount technology；SMT)安装在安装区域R1上并且电连接到图案化电路层120。在一些实施例中，图案化电路层120可包含让芯片130安装在其上的多个焊垫。
在一些实施例中，加强片140安置在第一表面112和/或第二表面114上并且曝露芯片130。在一些实施例中，加强片140可以是可挠性薄片并且加强片140的可挠性大体上等于或大于基底薄膜110的可挠性。在一些实施例中，加强片140的材料可包含PI，其包含酸酐、二胺化合物等的缩合产物。可通过压合辊(例如，图5以及图8中所绘示的压合辊200)将加强片140压合到基底薄膜的第一表面112和/或第二表面114上。加强片140的厚度可介于3微米到40微米之间。通过此类布置，加强片140可用于对图案化电路层120提供可挠性以及保护，从而避免图案化电路层120的精细电路线的断裂。
在实施中的一个中，加强片140安置在第一表面112上，如图1中所绘示。加强片140可包含曝露安装区域R1的第一开口142以及安置在安装区域R1上的芯片130。在一些实施例中，膜上芯片封装件100可进一步包含阻焊层150，所述阻焊层150安置在图案化电路层120上。阻焊层150可包含第二开口152，其曝露芯片130安装到的图案化电路层120的一部分。在此类实施例中，加强片140安置在阻焊层150上，并且第一开口142曝露第二开口152以及围绕第二开口152的部分阻焊层150，如图1中所绘示。
此外，加强片140的大小大体上小于阻焊层150的大小，并且加强片140的外缘与阻焊层150的外缘之间保持间隙G1。在一些实施例中，膜上芯片封装件100可通过卷对卷(Reelto Reel)式生产而形成，因此卷轴中的多个膜上芯片封装100可通过冲压工艺而单体化。在一些实施例中，加强片140可安置在膜上芯片封装件100的冲压线内。因此，当膜上芯片封装件100经冲压而单体化时，加强片140的外缘与膜上芯片封装件100的外缘(即冲压线)之间可存在间隙。因此，可减少加强片140从基底薄膜110剥落的问题。此外，加强片140可进一步包含如图2中所绘示的多个导角144以进一步改善加强片140的剥落问题。
在一些实施例中，膜上芯片封装件100进一步包含底胶(underfill)160，其安置在芯片130与基底薄膜110之间并且覆盖由第一开口142所曝露的图案化电路层120。在一些实施例中，底胶160可进一步填充于芯片130的侧表面与由加强片140的第一开口142所曝露的阻焊层150的侧表面之间，如图1中所绘示。在当前实施例中，间隙存在于第一开口142的侧表面与芯片130的侧表面之间。举例来说，间隙G2可存在于第一开口142的侧表面与芯片130的短侧表面之间，并且间隙G3可存在于第一开口142的另一侧表面与芯片130的长侧表面之间，如图2中所绘示。优选地但并非限制性地，间隙G2的宽度可大体上与间隙G3的宽度相同。可替换的是，间隙G2的宽度可不同于间隙G3的宽度。
在一些实施例中，膜上芯片封装件100可进一步包含粘合剂层170，其安置在加强片140与基底薄膜110之间，使得加强片140通过粘合剂层170压合且贴附到基底薄膜110。在一些实施例中，可省略粘合剂层170，并且可仅通过向加强片140施加压力而将加强片140压合到基底薄膜110上。在一些实施例中，通过向加强片140施加热以及压力两种而将其压合到基底薄膜110上。即，将加强片140压合到第一表面112和/或第二表面114上的方法可进一步包含加热工艺。举例来说，加热工艺的加热温度可介于80℃到170℃之间，并且加热工艺的加热时间可介于1分钟到60分钟之间。本实施例仅用于说明并且本发明不限于此。
图2A绘示本发明的一实施例的膜上芯片封装件的组件的一部分的俯视图。应注意，为清楚以及简单起见，在图2A中省略了加强片140以及阻焊层150以较好地绘示图案化电路层120的布局。参看图1以及图2A，在一些实施例中，图案化电路层120可包含多个电路线122以及细间距区域R2。在细间距区域R2中，电路线122的密度较高，使得电路线122中的相邻两个之间的间距P1可极其精细。因此，也限制了每一电路线122的宽度以及厚度。举例来说，电路线122中的相邻两个之间的间距P1可大体上小于20微米，电路线122中的每一个的厚度可小于8微米，并且电路线122中的每一个的宽度可介于5微米到11微米之间。因此，细间距区域R2中的电路线122由于缺少机械强度而易于断裂。在此类实施例中，加强片140至少覆盖细间距区域R2中的电路线122，以便保护下方的电路线122并且还为电路线122以及基底薄膜110提供可挠性。如此，当膜上芯片封装件100遭受冲击力或弯曲时，细间距区域R2中的电路线122的断裂情形可显着地改善，因而增进膜上芯片封装件100的良率。在其它实施例中，出于相似目的，加强片140还可覆盖在电路线122转向(turns in direction)处的部分基底薄膜110上(例如，图2A中的圆圈区域)。
图3绘示本发明的一实施例的膜上芯片封装件的截面视图。应注意，绘示于图3中的膜上芯片封装件100a包含许多与先前描述的图1到图2A的膜上芯片封装件100相同或相似的特征。出于清楚以及简单的目的，可省略相同或相似特征的细节描述，并且相同或相似参考标号指代相同或类似组件。绘示于图3中的膜上芯片封装件100a与绘示于图1中的膜上芯片封装件100之间的主要区别描述如下。
参看图3，在一些实施例中，加强片140安置在基底薄膜110的第二表面114上。在此实施例中，加强片140通过粘合剂层170压合且贴附到基底薄膜110。在一些实施例中，可省略粘合剂层170，并且通过向加强片140上施加压力而将其压合到基底薄膜110上。在一些实施例中，将加强片140压合到第二表面114上的方法可进一步包含加热工艺。举例来说，加热工艺的加热温度可介于80℃到170℃之间，并且加热工艺的加热时间可介于1分钟到60分钟之间。
在一些实施例中，加强片140可安置在基底薄膜110的整个第二表面114上。在其它实施例中，加强片140的外缘与膜上芯片封装件100的外缘(即冲压线)之间可存在间隙，以便减少加强片140从基底薄膜110剥落的问题。此外，加强片140可进一步包含多个导角(类似于图2中所绘示的导角144)以进一步改善加强片140的剥落问题。可替换的是，加强片140可安置在对应于第一表面112的细间距区域R2的第二表面114的区域上，以便为电路线122以及基底薄膜110提供可挠性。举例来说，加强片140可安置在第一表面112的细间距区域R2的正下方的第二表面114的区域上。在其它实施例中，还可将加强片140安置在图2A的圆圈区域的正下方的第二表面114的区域上。
图4绘示本发明的一实施例的膜上芯片封装件的截面视图。应注意，绘示于图4中的膜上芯片封装件100b包含许多与先前描述的图1到图3的膜上芯片封装100、膜上芯片封装100a相同或相似的特征。出于清楚以及简单的目的，可省略相同或相似特征的细节描述，并且相同或相似参考标号指代相同或类似组件。绘示于图4中的膜上芯片封装件100b与绘示于图1到图3中的膜上芯片封装100、膜上芯片封装100a之间的主要区别描述如下。
参看图4，在一些实施例中，加强片140可包含安置在第一表面112上的第一加强片140a以及安置在第二表面114上的第二加强片140b。第一加强片140a直接安置在图案化电路层120上，并且第一开口142曝露芯片130安装到的图案化电路层120的一部分。即，在本实施例中，省略了阻焊层150并且由加强片140所取代。在本实施例中还省略了粘合剂层170。相似地，第二加强片140b在没有粘合剂层170的帮助的情况下直接安置在第二表面114上。在本实施例中，仅通过向加强片140a、加强片140b施加压力而将其压合到基底薄膜110上。此外，将加强片140a、加强片140b压合到第一表面112和/或第二表面114上的步骤可进一步包含加热工艺。举例来说，加热工艺的加热温度可介于(但不限于)80℃到170℃之间，并且加热工艺的加热时间可介于(但不限于)1分钟到60分钟之间。
图5以及图6绘示本发明的实施例的膜上芯片封装件的制造工艺的一部分。参看图1、图5以及图6，在一些实施例中，可在将芯片安装到安装区域R1之前，将加强片140压合到第一表面112和/或第二表面114上。应注意，出于说明的目的在图5中描绘将加强片140压合到第一表面112上，但本发明不限于此。在其它实施例中，还可将加强片140压合到第二表面114上。因此，在膜上芯片封装件100/100a/100b的制造工艺中，首先提供基底薄膜110，并且接着将图案化电路层120形成于基底薄膜110的第一表面112上。在一些实施例中，阻焊层150可选择性地形成于图案化电路层120上。随后，将加强片140压合到基底薄膜110的第一表面112和/或第二表面114上，并且接着将芯片130安装在基底薄膜110的安装区域R1上以电连接到图案化电路层120。
参看图5，在一些实施例中，加强片140可包含对应于基底薄膜110的安装区域R1的一个或多个第一开口142(本文中绘示多个第一开口142)。接着，通过压合辊200将包含第一开口142的加强片140压合到第一表面112(和/或第二表面114)上，所述压合辊200用以在第一表面112和/或第二表面114上的加强片140上滚动，以在加强片140上均匀地施加压力。对于将加强片140a、加强片140b压合到第一表面112以及第二表面114两个表面上的实施例，可分别将两个压合辊200施加到基底薄膜的两侧以同时将加强片140a、加强片140b压合到第一表面112以及第二表面114上。在一些实施例中，可在将加强片140被压合之前将粘合剂层(例如图1以及图3中所绘示的粘合剂层170)形成于第一表面112和/或第二表面114上，但本发明不限于此。
接着，参看图6，将一个或多个芯片130(本文中绘示多个芯片130)分别安置在第一开口142中以被安装在基底薄膜110的安装区域R1上，并且芯片130电连接到图案化电路层120。接着，将所产生的结构冲压以单体化并且形成多个膜上芯片封装100/100a/100b，如图1、图3或图4中所绘示。
图7以及图8绘示本发明的一实施例的膜上芯片封装件的制造工艺的一部分。参看图3、图7以及图8，在将加强片140压合到第二表面114上的实施例中，可在将芯片安装到安装区域R1之后将加强片140压合到第二表面114上。因此，在膜上芯片封装件100a的制造工艺中，首先提供基底薄膜110，并且接着将图案化电路层120形成于基底薄膜110的第一表面112上。在一些实施例中，阻焊层150可选择性地形成于图案化电路层120上。随后，将芯片130安装在基底薄膜110的安装区域R1上以待电连接到图案化电路层120，并且接着加强片140压合到基底薄膜110的第二表面114上。
参看图7，在一些实施例中，将一个或多个芯片130(本文中绘示多个芯片130)安装在基底薄膜110的安装区域R1上并且电连接到图案化电路层120。接着，通过压合辊200将加强片140压合到第二表面114上，所述压合辊200被配置成在第二表面114上的加强片140上滚动以在加强片140上均匀地施加压力。在一些实施例中，可在将加强片140压合之前将粘合剂层(例如，如图1以及图3中所绘示的粘合剂层170)形成于第二表面114上，但本发明不限于此。接着，将所产生的结构冲压以单体化并且形成多个膜上芯片封装100a，如图3中所绘示。
综上所述，在本发明的膜上芯片封装件中，加强片安置在基底薄膜的第一表面和/或第二表面上并且曝露基底薄膜上的芯片。加强片的可挠性大体上等于或大于基底薄膜的可挠性以对基底薄膜上的图案化电路层提供可挠性以及保护，从而避免图案化电路层的精细电路线断裂。此外，加强片可至少安置在对应于图案化电路层的细间距区域的基底薄膜的区域上以对图案化电路层以及基底薄膜提供可挠性。因此，当膜上芯片封装件遭受冲击力或弯曲时，可避免细间距区域中的图案化电路层的断裂，因而显着地提高了膜上芯片封装件的良率。
对于所属领域的技术人员将显而易见的是，在不脱离本发明的范围或精神的情况下，可对本发明的结构进行各种修改和变化。鉴于前文，希望本发明涵盖本发明的修改和变化，只要所述修改和变化落入所附权利要求书和其等效物的范围内。

Claims (20)

1.一种膜上芯片封装件，其特征在于，包括：
基底薄膜，包括第一表面、与所述第一表面相对的第二表面以及位于所述第一表面上的安装区域；
图案化电路层，安置在所述第一表面上；
芯片，安装在所述安装区域上并电连接到所述图案化电路层；以及
加强片，安置在所述第一表面和/或所述第二表面上并曝露所述芯片，其中所述加强片的可挠性等于或大于所述基底薄膜的可挠性。
2.根据权利要求1所述的膜上芯片封装件，其中所述加强片安置在所述第一表面上并包括曝露所述芯片的第一开口。
3.根据权利要求2所述的膜上芯片封装件，其中所述加强片直接安置在所述图案化电路层上，且所述第一开口曝露所述芯片安装到的所述图案化电路层的一部分。
4.根据权利要求2所述的膜上芯片封装件，还包括阻焊层，所述阻焊层安置在所述图案化电路层上并包括第二开口，所述第二开口曝露所述芯片安装到的所述图案化电路层的一部分，所述加强片安置在所述阻焊层上并曝露所述第二开口。
5.根据权利要求4所述的膜上芯片封装件，其中所述加强片的大小小于所述阻焊层的大小，且所述加强片的外缘与所述阻焊层的外缘之间保持间隙。
6.根据权利要求2所述的膜上芯片封装件，还包括底胶，所述底胶安置在所述芯片与所述基底薄膜之间且覆盖由所述第一开口曝露的所述图案化电路层。
7.根据权利要求1所述的膜上芯片封装件，其中所述加强片安置在所述第二表面上。
8.根据权利要求1所述的膜上芯片封装件，其中所述加强片包括多个导角。
9.根据权利要求1所述的膜上芯片封装件，还包括安置在所述加强片与所述基底薄膜之间的粘合剂层。
10.根据权利要求1所述的膜上芯片封装件，其中所述图案化电路层包括多个电路线以及细间距区域，且所述加强片覆盖所述细间距区域中的所述电路线。
11.根据权利要求10所述的膜上芯片封装件，其中所述细间距区域中的所述电路线中的相邻两个之间的间距小于20微米，且所述细间距区域中的所述电路线中的每一个的宽度介于5微米到11微米之间。
12.根据权利要求1所述的膜上芯片封装件，其中所述加强片的材料包括聚酰亚胺(PI)。
13.根据权利要求1所述的膜上芯片封装件，其中所述加强片的厚度介于3微米到40微米之间。
14.一种膜上芯片封装件的制造方法，其特征在于，包括：
提供基底薄膜，其中所述基底薄膜包括第一表面、与所述第一表面相对的第二表面以及位于所述第一表面上的安装区域；
在所述第一表面上形成图案化电路层；
在所述安装区域上安装芯片，其中所述芯片电连接到所述图案化电路层；以及
将加强片压合到所述第一表面和/或所述第二表面上，其中所述加强片的可挠性等于或大于所述基底薄膜的可挠性。
15.根据权利要求14所述的膜上芯片封装件的制造方法，其中所述加强片是在所述芯片安装到所述安装区域之前压合到所述第一表面和/或所述第二表面上，且所述加强片覆盖图案化电路层并曝露所述安装区域。
16.根据权利要求14所述的膜上芯片封装件的制造方法，其中所述加强片是在所述芯片安装到所述安装区域之后压合到所述第二表面上。
17.根据权利要求14所述的膜上芯片封装件的制造方法，其中所述加强片是通过压合辊压合到所述第一表面和/或所述第二表面上，所述压合辊用于在所述第一表面和/或所述第二表面上的所述加强片上滚动。
18.根据权利要求14所述的膜上芯片封装件的制造方法，将所述加强片压合到所述第一表面和/或所述第二表面上的步骤还包括加热工艺。
19.根据权利要求18所述膜上芯片封装件的制造方法，其中所述加热工艺的加热温度介于80℃到170℃之间，且所述加热工艺的加热时间介于1分钟到60分钟之间。
20.根据权利要求14所述的膜上芯片封装件的制造方法，还包括：
在将所述加强片压合到所述第一表面和/或所述第二表面上之前，在所述第一表面和/或所述第二表面上形成粘合剂层。
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