TWI567910B - 薄膜覆晶封裝體及薄膜封裝基板 - Google Patents

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Description

薄膜覆晶封裝體及薄膜封裝基板
本發明係關於一種薄膜覆晶封裝體及薄膜封裝基板，並且特別地，本發明係關於一種可使封裝膠體更順暢地填充於晶片與可撓性基板之間的薄膜覆晶封裝體及薄膜封裝基板。
薄膜覆晶(Chip On Film,COF)封裝結構乃是一種將晶片封裝於可撓性基板或是軟性基板的技術，一般常用於液晶顯示器中的驅動IC之封裝。
請參閱圖一，圖一係繪示先前技術之薄膜覆晶封裝體1的剖面圖。如圖一所示，薄膜覆晶封裝體1包含可撓性基板10、多條導線12、防銲層14、晶片16及封裝膠體18。可撓性基板10在其表面上設置有晶片接合區100，而多條導線12設置在可撓性基板10的表面上並延伸至晶片接合區100內。防銲層14局部覆蓋導線12以保護導線12，且防銲層14暴露出晶片接合區100。晶片16設置在晶片接合區100中，並與各導線12電性連接。封裝膠體18填充於晶片16及可撓性基板10之間，用來固定並保護晶片16及晶片16與導線12的連接處。封裝膠體18一般為底部填充材(underfill)。
實務中，當晶片16設置於可撓性基板10上且透過凸塊接 合各導線12之後，會以例如點膠的方式沿著晶片接合區100的外緣注入具流動性的封裝膠體18，藉由毛細現象，使封裝膠體18流入晶片16與可撓性基板10之間，以填滿晶片16與可撓性基板10間的空間。當封裝膠體18填充完畢時，再對封裝膠體18進行固化製程以形成薄膜覆晶封裝體1。
然而，由於高腳數與微間隙的需求趨勢，晶片16上的凸塊高度不斷降低，使得晶片16與可撓性基板10間的間隙縮小，且凸塊之間及導線12之間僅以微小的間距間隔開，封裝膠體18須由晶片接合區100的外緣，通過凸塊間及導線12間的微小間隙才能流入晶片16與可撓性基板10間的空間。通道寬度的縮減使得封裝膠體18的流速產生變化，不均勻的流速易造成擾流或在晶片16與可撓性基板10之間產生回流(air trap)，使氣體無法順利排出，而形成如圖一所示的氣泡180滯留於封裝膠體18中，於後續製程中因溫度上升即可能導致氣泡180膨脹而產生脫層(delamination)及裂痕等爆米花(popcorn)現象，甚至導致整個薄膜覆晶封裝體1損壞。
基於上述問題，有必要研發一種能確實將封裝膠體填入晶片與可撓性基板間以減少氣泡或孔洞形成於封裝膠體中的薄膜覆晶封裝體或封裝基板。
本發明之一範疇在於提供一種薄膜封裝基板。根據本發明之一具體實施例，薄膜封裝基板包含可撓性基板、多條導線以及至少一絕緣導流引腳。可撓性基板具有晶片接合區，多條導線設置於可 撓性基板上，並且各導線具有內接端延伸入晶片接合區內。至少一絕緣導流引腳設置在可撓性基板上並位於相鄰的兩條導線之間，絕緣導流引腳具有第一端部朝向晶片接合區之中心部延伸，且第一端部較相鄰之兩條導線的內接端更靠近晶片接合區之中心部。
本發明的另一範疇在於提供一種薄膜覆晶封裝體，根據本發明之一具體實施例，薄膜覆晶封裝體包含可撓性基板、多條導線、晶片、至少一絕緣導流引腳以及封裝膠體。可撓性基板具有晶片接合區，多條導線設置於可撓性基板之上，並且各導線具有內接端延伸入晶片接合區內。晶片設置於晶片接合區中，並藉多個凸塊與導線的內接端電性連接。至少一絕緣導流引腳設置在可撓性基板上並位於相鄰的兩條導線之間，絕緣導流引腳具有第一端部朝向晶片接合區之中心部延伸，且第一端部較相鄰之兩條導線的內接端更靠近晶片接合區之中心部。封裝膠體至少填充於晶片與可撓性基板間。
關於本發明之優點與精神可以藉由以下的發明詳述以及所附圖式得到進一步的了解。
1‧‧‧薄膜覆晶封裝體
10‧‧‧可撓性基板
12‧‧‧導線
14‧‧‧防銲層
16‧‧‧晶片
18‧‧‧封裝膠體
100‧‧‧晶片接合區
180‧‧‧氣泡
2、2’、2”、2’’’‧‧‧薄膜封裝基板
3‧‧‧薄膜覆晶封裝體
20、30‧‧‧可撓性基板
22、32‧‧‧導線
24、34‧‧‧防銲層
26、26’、26”、36‧‧‧絕緣導流引腳
200、300‧‧‧晶片接合區
220、320‧‧‧內接端
322‧‧‧外接端
260、260’、260”、360‧‧‧第一端部
262’、262”、362‧‧‧第二端部
364‧‧‧斜面
28、38‧‧‧絕緣圍擋
40‧‧‧晶片
42‧‧‧凸塊
50‧‧‧封裝膠體
圖一係繪示先前技術之薄膜覆晶封裝體的剖面圖。
圖二A係繪示根據本發明之一具體實施例之薄膜封裝基板的剖面圖。
圖二B係繪示圖二A之薄膜封裝基板的俯視圖。
圖二C係繪示根據本發明之另一具體實施例之薄膜封裝基板的剖面圖。
圖二D係繪示根據本發明之另一具體實施例之薄膜封裝基板的俯視圖。
圖二E係繪示根據本發明之另一具體實施例之薄膜封裝基板的剖面圖。
圖三A係繪示根據本發明之一具體實施例之薄膜覆晶封裝體之剖面圖。
圖三B係繪示圖三A之薄膜覆晶封裝體之俯視圖。
請參閱圖二A以及圖二B，圖二A係繪示根據本發明之一具體實施例之薄膜封裝基板2的剖面圖，圖二B則繪示圖二A之薄膜封裝基板2的俯視圖。如圖二A所示，薄膜封裝基板2具有可撓性基板20、多條導線22、防銲層24及至少一絕緣導流引腳26。可撓性基板20上具有晶片接合區200，於實務中可供晶片設置於其上。多條導線22分別設置在可撓性基板20上並朝向晶片接合區200延伸，且各導線22分別具有內接端220延伸入晶片接合區200中。於實務中各導線22之內接端220可透過凸塊與晶片進行電性連接，並且各導線22還具有與內接端220相對的外接端，可連接至外部電路使得晶片與外部電路能藉由導線22互相溝通。防銲層24局部覆蓋導線22並暴露出晶片接合區200，於實務上晶片接合區200是由防銲層24的一開口所定義出。
至少一個絕緣導流引腳26設置於可撓性基板20上，且位於兩個相鄰的導線22之間，並且，絕緣導流引腳26部分位於晶片接合區200之中。絕緣導流引腳26包含第一端部260朝晶片接合區200的中心 部延伸，並且，第一端部260較相鄰的兩條導線22的內接端220更靠近晶片接合區200的中心部。
請再參閱圖二B。於實務中，當晶片設置於晶片接合區200，且透過凸塊接合各導線22之內接端220後，會以例如點膠的方式沿著晶片接合區200之外緣環繞地注入可流動的封裝膠體。藉由毛細現象，使封裝膠體由晶片接合區200之外緣流入晶片接合區200中。而設置於兩個相鄰的導線22之間的絕緣導流引腳26則扮演著導引封裝膠體流動的角色。
由於絕緣導流引腳26的第一端部260位於比相鄰的導線22的內接端220更接近晶片接合區200之中心部的位置，故封裝膠體可藉由絕緣導流引腳26的導引而順利通過兩相鄰的導線22之間及與導線22電性連接的相鄰凸塊之間，進而流入晶片與可撓性基板20間的空間中。因此，本發明的絕緣導流引腳26可避免封裝膠體於晶片與可撓性基板20之間產生氣泡或孔洞，以防止氣泡或孔洞損害薄膜覆晶封裝體。請注意，絕緣導流引腳26設置在兩個相鄰的導線22之間，因此絕緣導流引腳26是以絕緣材質形成，以避免對鄰近的導線22產生電性上的影響。此外，於圖二B中，各兩個相鄰的導線22之間皆設置有絕緣導流引腳26，但在實務中，最少僅需一個絕緣導流引腳26即可達到導引封裝膠體的功能，設計者可根據所使用的封裝膠體材質、晶片尺寸、導線或凸塊之間距以及晶片與可撓性基板間的空隙大小等因素來決定所設置的絕緣導流引腳26的數量。另一方面，絕緣導流引腳26的最大厚度小於導線22的厚度，當晶片接合於可撓性基板20後，絕緣導流引 腳26與晶片之間仍具有一定空隙，使封裝膠體能順利地流動。
為了能更順暢地將封裝膠體導入晶片接合區中，絕緣導流引腳可再進一步進行設計。請參閱圖二C，圖二C係繪示根據本發明之另一具體實施例之薄膜封裝基板2’的剖面圖。如圖二C所示，本具體實施例之薄膜封裝基板2’與上一具體實施例之不同處，在於本具體實施例之絕緣導流引腳26’包含一斜面。詳言之，絕緣導流引腳26’具有朝晶片接合區200之中心部延伸的第一端部260’以及相對於第一端部260’之第二端部262’，而絕緣導流引腳26’的厚度係由第一端部260’向第二端部262’逐漸增加，亦即，絕緣導流引腳26’朝向晶片接合區200的中心部產生一個斜面。當封裝膠體沿著絕緣導流引腳26’流動時，絕緣導流引腳26’的斜面可幫助封裝膠體更順利地流至晶片接合區200中。請注意，本具體實施例之薄膜封裝基板2’的其他單元係與上一具體實施例之相對應單元大體上相同，故於圖二C中以同樣的標號來表示，並於此不再贅述。
請參閱圖二D，圖二D係繪示根據本發明之另一具體實施例之薄膜封裝基板2”的俯視圖。如圖二D所示，本具體實施例與上一具體實施例不同處，在於本具體實施例之絕緣導流引腳26”於靠近第一端部260”的一側的寬度較小，而於靠近第二端部262”的一側寬度較大。於實務中，導線22的內接端220會與凸塊連接，因此考慮到凸塊的尺寸與間距，第一端部260”較小的寬度可使封裝膠體更順暢地流入晶片接合區200中。同樣地，本具體實施例之薄膜封裝基板2”的其他單元係與上一具體實施例之相對應單元大體上相同，故於圖二D中以同樣的 標號來表示，並於此不再贅述。
請參閱圖二E，圖二E係繪示根據本發明之另一具體實施例之薄膜封裝基板2’’’的剖面圖。如圖二E所示，本具體實施例之薄膜封裝基板2’’’與圖二A之薄膜封裝基板2大致上相同，其不同處在於本具體實施例的薄膜封裝基板2’’’進一步包含絕緣圍擋28，設置於可撓性基板20上並環繞晶片接合區200。更具體而言，絕緣圍擋28是設置於防銲層24上。於實務中，封裝膠體沿著晶片接合區200之外緣注入時，會同時朝晶片接合區200內部及外部流動，而絕緣圍擋28可阻擋朝晶片接合區200外部流動的封裝膠體過度溢散，換言之，封裝膠體可被侷限只位於絕緣圍擋所包圍之區域內。絕緣圍擋28是以絕緣材質製成，以避免影響到導線22或整個薄膜封裝基板2’’’的電性功能。
綜上所述，本發明之薄膜封裝基板藉由設置於兩條導線間並延伸入晶片接合區內之絕緣導流引腳，可幫助後續製程中的封裝膠體順利流入晶片接合區中，避免封裝膠體內產生氣泡或孔洞而損害封裝結構。本發明之薄膜封裝基板可用於薄膜覆晶封裝製程，進一步製作出薄膜覆晶封裝體。
請參閱圖三A及圖三B，圖三A係繪示根據本發明之一具體實施例之薄膜覆晶封裝體3之剖面圖，圖三B則繪示圖三A之薄膜覆晶封裝體3之俯視圖。如圖三A及圖三B所示，薄膜覆晶封裝體3包含可撓性基板30、多條導線32、防銲層34、絕緣導流引腳36、晶片40以及封裝膠體50。可撓性基板30上具有晶片接合區300，多條導線32分別設置在可撓性基板30上並朝向晶片接合區300延伸，且各導線32具有內接 端320延伸入晶片接合區300中。防銲層34局部覆蓋導線32並暴露出晶片接合區300，於實務上晶片接合區300是由防銲層34的一開口所定義出。晶片40設置在晶片接合區中300，並藉由多個凸塊42與各導線32之內接端320電性連接。各導線32還具有與內接端320相對的外接端322，於實務中外接端322可連接至外部電路，使得晶片40與外部電路能藉由導線32互相電性溝通。
各絕緣導流引腳36分別設置在兩條相鄰的導線32之間，其包含第一端部360朝晶片接合區300的中心部延伸，並穿過與兩相鄰之導線32連接之兩凸塊42之間，且第一端部360比相鄰的導線32的內接端320以及對應的凸塊42更接近晶片接合區300的中心部。封裝膠體50填充於晶片40與可撓性基板30之間，藉此固定並保護晶片40與導線32間的連接關係。於本具體實施例中，絕緣導流引腳36的最大厚度小於導線32之厚度，因此當晶片40接合於可撓性基板30後，絕緣導流引腳36與晶片40之間仍具有一定空隙，使封裝膠體50能順利地流動。
於實務中，封裝膠體50可例如以點膠方式沿著晶片接合區300之外緣注入具流動性的封裝膠體50。藉由毛細現象，使封裝膠體50由晶片接合區300之外緣往晶片接合區300中流動，並填滿晶片40與可撓性基板30之間。而設置在兩條相鄰的導線32之間的絕緣導流引腳36可導引封裝膠體50順利通過兩相鄰的導線32之間及與導線32電性連接的兩相鄰凸塊42之間。此外，由於絕緣導流引腳36的第一端部360比凸塊42及導線32的內接端320更接近晶片接合區300的中心部，故封裝膠體50可沿絕緣導流引腳36輕易地流入晶片接合區300中，而填滿晶 片40與可撓性基板30間的空間。封裝膠體50於填充完成後會進行固化製程，進而形成固態的膠體以固定及保護晶片40與可撓性基板30和導線32間的連接關係。封裝膠體50在絕緣導流引腳36的幫助下順利地流入並填充於晶片40與可撓性基板30之間，因此於封裝膠體50中不會產生氣泡或孔洞，可避免於後續製程中因溫度上升使得氣泡或孔洞膨脹而導致脫層或裂痕等爆米花現象發生。
於本具體實施例中，絕緣導流引腳36的厚度由第一端部360朝向相對於第一端部360之第二端部362逐漸增加，亦即，絕緣導流引腳36形成朝晶片接合區300中心部向下傾斜之斜面364，如圖三A所示。於實務中，封裝膠體50沿絕緣導流引腳36流至斜面364時，可沿斜面364更順利地流入晶片接合區300的中心部。另一方面，由於絕緣導流引腳36的第一端部360穿過與兩相鄰之導線32連接之兩凸塊42之間，因此，絕緣導流引腳36於穿過凸塊42之部分的寬度小於兩凸塊42之間的間距，如圖三B所示，使封裝膠體50可順利地沿著絕緣導流引腳36流動。
此外，本具體實施例之薄膜覆晶封裝體3可進一步包含絕緣圍擋38。絕緣圍擋38設置於可撓性基板30上，詳言之，絕緣圍擋38設置於防銲層34上並環繞晶片接合區300。封裝膠體50沿著晶片接合區300之外緣注入時，會同時朝晶片接合區300內部及外部流動，而絕緣圍擋38可阻擋朝晶片接合區300外部流動的封裝膠體50過度溢散，換言之，封裝膠體50可被侷限只位於絕緣圍擋38所包圍之區域內。絕緣導流引腳36以及絕緣圍擋38，於實務中均是以絕緣材質形成，因此不影響晶 片40及薄膜覆晶封裝體3整體電性功能。
如上述，本發明之薄膜覆晶封裝體於其可撓性基板上設置絕緣導流引腳於相鄰兩導線之間並延伸入晶片接合區內。故封裝膠體可藉由絕緣導流引腳的導引而順利通過兩相鄰的導線之間及與導線電性連接的兩相鄰凸塊之間，進而流入晶片接合區中，因此，可減少或避免封裝膠體於晶片與可撓性基板之間產生氣泡或孔洞，以防止氣泡或孔洞損害薄膜覆晶封裝體。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
2‧‧‧薄膜封裝基板
20‧‧‧可撓性基板
22‧‧‧導線
24‧‧‧防銲層
26‧‧‧絕緣導流引腳
200‧‧‧晶片接合區
220‧‧‧內接端
260‧‧‧第一端部

Claims (10)

  1. 一種薄膜覆晶封裝體，包含：一可撓性基板，具有一晶片接合區；多條導線，設置於該可撓性基板上，各該導線具有一內接端，各該內接端延伸至該晶片接合區內；一晶片，設置於該晶片接合區內並藉由多個凸塊與該等內接端電性連接；至少一絕緣導流引腳，設置於該可撓性基板上，且位於相鄰的二條該等導線之間，該至少一絕緣導流引腳具有一第一端部朝向該晶片接合區之中心部延伸並穿過與相鄰的二條該等導線電性連接的該等凸塊之間，且該第一端部較相鄰的二條該等導線的該等內接端更接近該晶片接合區之中心部；以及一封裝膠體，至少填充於該晶片與該可撓性基板之間。
  2. 如申請專利範圍第1項所述之薄膜覆晶封裝體，其中該至少一絕緣導流引腳之最大厚度小於該等導線之厚度。
  3. 如申請專利範圍第2項所述之薄膜覆晶封裝體，其中該至少一絕緣導流引腳之厚度自該第一端部向相對該第一端部之一第二端部逐漸增加。
  4. 如申請專利範圍第1項所述之薄膜覆晶封裝體，其中該至少一絕緣導流引腳之寬度小於該至少一絕緣導流引腳所穿過的該等凸塊的間距。
  5. 如申請專利範圍第1項所述之薄膜覆晶封裝體，進一步包含一絕緣圍擋，該絕緣圍擋設置於該可撓性基板上，且環繞該晶片接合區，該封裝膠體位於該絕緣圍擋所包圍之區域內。
  6. 如申請專利範圍第1項所述之薄膜覆晶封裝體，進一步包含一防銲層，該防銲層局部覆蓋該等導線，並具有一開口定義出該晶片接合區。
  7. 一種薄膜封裝基板，包含：一可撓性基板，具有一晶片接合區； 多條導線，設置於該可撓性基板上，各該導線具有一內接端，各該內接端延伸至該晶片接合區內；以及至少一絕緣導流引腳，設置於該可撓性基板上，且位於相鄰的二條該等導線之間，該至少一絕緣導流引腳之最大厚度小於該等導線之厚度，該至少一絕緣導流引腳具有一第一端部朝向該晶片接合區之中心部延伸，且該第一端部較相鄰的二條該等導線的該等內接端更接近該晶片接合區之中心部。
  8. 如申請專利範圍第7項所述之薄膜封裝基板，其中該至少一絕緣導流引腳之厚度自該第一端部向相對該第一端部之一第二端部逐漸增加。
  9. 如申請專利範圍第7項所述之薄膜封裝基板，進一步包含一絕緣圍擋，該絕緣圍擋設置於該可撓性基板上，且環繞該晶片接合區。
  10. 如申請專利範圍第7項所述之薄膜封裝基板，進一步包含一防銲層，該防銲層局部覆蓋該等導線，並具有一開口定義出該晶片接合區。
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TWI713166B (zh) * 2020-02-17 2020-12-11 頎邦科技股份有限公司 晶片封裝構造及其電路板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025523A (en) * 2008-12-31 2010-07-01 Chipmos Technologies Inc Chip package structure and packaging method
TW201240042A (en) * 2011-03-29 2012-10-01 Powertech Technology Inc Flip-chip molded package having non-array bumps and its fabricating method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2570975Y (zh) * 2002-08-22 2003-09-03 南茂科技股份有限公司 薄膜覆晶封装结构
JP3913177B2 (ja) * 2003-01-15 2007-05-09 松下電器産業株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025523A (en) * 2008-12-31 2010-07-01 Chipmos Technologies Inc Chip package structure and packaging method
TW201240042A (en) * 2011-03-29 2012-10-01 Powertech Technology Inc Flip-chip molded package having non-array bumps and its fabricating method

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