TW201637146A - 半導體封裝及相關製造方法 - Google Patents
半導體封裝及相關製造方法 Download PDFInfo
- Publication number
- TW201637146A TW201637146A TW105100424A TW105100424A TW201637146A TW 201637146 A TW201637146 A TW 201637146A TW 105100424 A TW105100424 A TW 105100424A TW 105100424 A TW105100424 A TW 105100424A TW 201637146 A TW201637146 A TW 201637146A
- Authority
- TW
- Taiwan
- Prior art keywords
- trace
- leads
- insulating layer
- lead
- semiconductor package
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000565 sealant Substances 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 20
- 239000003292 glue Substances 0.000 claims description 14
- 239000008393 encapsulating agent Substances 0.000 claims description 11
- 238000007641 inkjet printing Methods 0.000 claims description 5
- 239000012812 sealant material Substances 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims 1
- 150000001875 compounds Chemical class 0.000 abstract 2
- 238000000465 moulding Methods 0.000 abstract 2
- 239000011344 liquid material Substances 0.000 description 19
- 239000011810 insulating material Substances 0.000 description 13
- 238000007639 printing Methods 0.000 description 11
- 230000009471 action Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 238000009413 insulation Methods 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- 230000008901 benefit Effects 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000011265 semifinished product Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012945 sealing adhesive Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49586—Insulating layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
- H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49558—Insulating layers on lead frames, e.g. bridging members
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本文中描述具有一絕緣層之半導體封裝及其製造方法,其中半導體封裝包括:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線部分,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該等引線;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線部分及該跡線部分之一第一表面自該封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面。
Description
本發明大體上係關於四邊扁平無引線(quad flat no-lead,QFN)半導體封裝,且更特定言之,係關於具有絕緣層之QFN半導體封裝及其製造方法。
QFN封裝為具有短信號跡線之半導體裝置封裝類型。短信號跡線可允許快速信號傳輸速度。因此,QFN封裝適合於運用高頻傳輸(例如,經由RF頻寬之高頻傳輸)之晶片封裝。本發明中描述改良型QFN半導體封裝。
本發明係有關於具有絕緣層之QFN半導體封裝及其製造方法。
本發明之一個態樣係關於半導體封裝。在一個實施例中,一種半導體封裝包含:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線部分,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該等引線中之若干者;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線部分及該跡線部分之一第一表面自該封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面。該外部引線部分可自該封膠膠材之底部凸起。
在另一實施例中,一種半導體封裝包含:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線表面,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該等引線;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線表面及該跡線部分之一第一表面自該封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面。該等外部引線表面可與該封膠膠材之底部實質上共平面。
本發明之另一態樣係關於電子裝置。在一個實施例中,一種電子裝置包含:一半導體封裝,其包含:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線部分,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該等引線;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線部分及該跡線部分之一第一表面自該封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面;其中該外部引線部分自該封膠膠材之底部凸起;及一印刷電路板,其附接至該半導體封裝且電連接至該半導體封裝。
在另一實施例中,一種電子裝置包含:一半導體封裝,其包含:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線表面,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該等引線;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線表面及該跡線部分之一第一表面自該封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面;其中該外部引線表面為與該封膠膠材之底部實質上共平面之一經曝露表面;及一印刷電路板,其附接至該半導體封裝且電連接至該半導體封裝。
本發明之另一態樣係關於製造方法。在一個實施例中,一種製造一半導體封裝之方法包含:(1)提供包含一晶粒墊及複數個引線之一引線框架;(2)將一晶片安置於該晶粒墊上;(3)將該晶片電連接至該引線框架;(4)形成封裝該晶片且部分地封裝該等引線之一封膠膠材;(5)蝕刻該引線框架,使得該等引線中之每一者包含一內部引線部分及一外部引線部分,其中至少一個引線包含一跡線部分,且該等外部引線部分及該跡線部分之一第一表面自該封膠膠材曝露;及(6)在該跡線部分之該第一表面上形成一絕緣層。該外部引線部分可自該封膠膠材之底部凸起。
在另一實施例中,一種製造一半導體封裝之方法包含:(1)提供包含一晶粒墊及複數個引線之一引線框架;(2)將一晶片安置於該晶粒墊上;(3)將該晶片電連接至該引線框架;(4)形成封裝該晶片且部分地封裝該等引線之一封膠膠材;(5)蝕刻該引線框架,使得該等引線中之每一者包含一內部引線部分及一外部引線表面,其中至少一個引線包含一跡線部分,且該等外部引線表面及該跡線部分之一第一表面自該封膠膠材曝露;及(6)在該跡線部分之該第一表面上形成一絕緣層。該外部引線表面可與該封膠膠材之底部實質上共平面。
亦預期本發明之其他態樣及實施例。前述發明內容及以下實施方式並不意欲將本發明限於任何特定實施例,而是僅意欲描述本發明之一些實施例。
1‧‧‧半導體封裝
2‧‧‧半導體封裝
7‧‧‧印刷電路板
8‧‧‧互連元件
10‧‧‧引線框架
11‧‧‧晶片
12‧‧‧接線
13‧‧‧晶粒墊
15‧‧‧引線
15'‧‧‧引線
17‧‧‧絕緣層/絕緣材料
18‧‧‧封膠膠材
20‧‧‧引線框架
21‧‧‧晶片
22‧‧‧接線
23‧‧‧晶粒墊
25‧‧‧引線
25'‧‧‧引線
26‧‧‧引線
27‧‧‧絕緣層
28‧‧‧封膠膠材
29‧‧‧載體
100‧‧‧半導體裝置/電子裝置
105‧‧‧半成品引線
105'‧‧‧半成品引線
151‧‧‧內部引線部分
151'‧‧‧內部引線部分
153‧‧‧外部引線部分
153'‧‧‧外部引線部分
155‧‧‧跡線部分
155'‧‧‧跡線部分
172‧‧‧第二表面
200‧‧‧半導體裝置/電子裝置
251‧‧‧內部引線部分
251'‧‧‧內部引線部分
253‧‧‧外部引線表面
253'‧‧‧外部引線表面
255‧‧‧跡線部分
1551‧‧‧第一表面
1553‧‧‧經曝露區域
2551‧‧‧第一表面
2553‧‧‧經曝露區域
A‧‧‧部分
B‧‧‧部分
C‧‧‧部分
D‧‧‧部分
d1‧‧‧距離
d2‧‧‧距離
d3‧‧‧厚度
d4‧‧‧距離
E‧‧‧部分
h1‧‧‧高度
h2‧‧‧高度
h3‧‧‧高度
L1‧‧‧輔助線
L2‧‧‧輔助線
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
為了更好地理解本發明之一些實施例的本質及目標,將參考結合隨附圖式而採取之以下實施方式。在圖式中,除非上下文另有明確規定,否則類似參考編號表示類似元件。
圖1A為根據本發明之一實施例之半導體封裝的仰視平面圖。
圖1B為沿著圖1A中之線I-I'的橫截面圖。
圖2A為圖1B中之部分「B」的放大圖。
圖2B為圖1A中之部分「A」或圖2A中之部分「C」的仰視平面圖。
圖3A為圖1B中之部分「B」的另一放大圖。
圖3B為圖1A中之部分「A」或圖3A中之部分「C」的另一仰視平面圖。
圖4A、圖4B、圖4C、圖4D及圖4E為根據本發明之一實施例的展示製造半導體封裝之方法的橫截面圖。
圖5為根據本發明之一實施例的包括半導體封裝之電子裝置的橫截面側視圖。
圖6A為根據本發明之一實施例之半導體封裝的仰視平面圖。
圖6B為根據本發明之一實施例之半導體封裝的橫截面側視圖。
圖7為圖6B中之部分「D」的放大圖。
圖8為圖7中之部分「E」的仰視平面圖。
圖9A、圖9B、圖9C、圖9D及圖9E為根據本發明之一實施例的展示製造半導體封裝之方法的橫截面圖。
圖10為根據本發明之一實施例的包括半導體封裝之電子裝置的橫截面側視圖。
以下定義適用於關於本發明之一些實施例所描述的態樣中之一些。此等定義可同樣地在本文中被詳細敍述。
如本文中所使用,除非上下文另有明確規定,否則單數術語「一(a/an)」及「該(the)」包括複數個指示物。因此,舉例而言,除非上下文另有明確規定,否則對一引線之參考可包括多個引線。
如本文中所使用,術語「鄰近」係指靠近或鄰接。鄰近組件可彼此隔開,或可彼此進行實際或直接接觸。在一些情況下,鄰近組件
可彼此連接,或可彼此整體地形成。
如本文中所使用,諸如「內部」、「內」、「外部」、「外」、「頂部」、「底部」、「前部」、「背部」、「上部」、「向上地」、「下部」、「向下地」、「垂直的」、「垂直地」、「側向的」、「側向地」、「上方」及「下方」之相對術語係指一組組件相對於彼此之定向(諸如根據圖式),但在製造或使用期間並不需要彼等組件之特定定向。
如本文中所使用,術語「連接(connect/connected/connection)」係指操作耦接或鏈接。經連接組件可彼此直接地耦接,或可彼此間接地耦接,諸如經由另一組組件。
如本文中所使用,術語「約」、「實質上」及「實質」係指相當大的程度或範圍。當結合事件或詳情而使用時,該等術語可指該事件或詳情精確地發生之例項,以及該事件或詳情以相當準確的近似值發生之例項,諸如考量本文中所描述之製造方法之典型容限位準。舉例而言,該等術語可指小於或等於±10%,諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%,或小於或等於±0.05%。在一些實施例中,若兩個表面之間的位移小(諸如不大於1μm、不大於5μm,或不大於10μm),則兩個表面可被認為是共平面或實質上共平面。
另外,有時在本文中以範圍格式來呈現量、比率及其他數值。應理解,此範圍格式係出於便利及簡潔起見而使用,且應被靈活地理解為不僅包括被明確地指定為一範圍之極限之數值,而且包括涵蓋於彼範圍內之所有個別數值或子範圍,就如同每一數值及子範圍被明確地指定一樣。
本發明描述半導體封裝及製造半導體封裝之方法,其中使用電絕緣材料來覆蓋經曝露跡線以防止短路。在一些實施例中,藉由噴墨
印刷而應用絕緣材料。
在本發明之圖中可看出,所描述之製造技術提供薄封裝之益處。根據此等製造技術而製造之封裝可具有一或多個經曝露引線跡線。在一些實施例中,引線跡線可經定位成彼此接近且接近於亦被曝露之其他引線部分。因此,若引線跡線被曝露,則存在安置於經曝露引線部分上之互連元件(諸如焊球)可無意地延伸至相鄰經曝露引線跡線且在經曝露引線部分與相鄰經曝露引線跡線之間造成短路的可能性。為了防止發生此等短路,製造技術包括運用絕緣材料來覆蓋經曝露引線跡線。
封裝之封膠膠材填充引線之間的空間;另外,封膠膠材之經延伸部分用來使經曝露引線跡線及經曝露引線部分彼此分離。在一些實施例中,可控制絕緣材料之應用以選擇性地覆蓋經曝露引線跡線,同時實質上使封膠膠材曝露,此係因為封膠膠材自身可為電絕緣體,且絕緣材料之另外應用可為不必要的。因此,在一些實施例中,絕緣材料之經控制應用允許將絕緣材料應用於經曝露引線跡線上,其中絕緣有用於防止短路,同時藉由不遍及封膠膠材延伸絕緣材料之應用而提供節省製造時間及成本之益處。然而,應注意,在一些實施例中,應用絕緣材料以有意地覆蓋引線跡線與引線部分之間曝露的封膠膠材之部分或全部。
如下文所描述,根據本發明中描述之技術而製造之半導體封裝的幾何形狀及材料所提供之益處在於:該幾何形狀及該等材料可用以出於所要覆蓋範圍而導引呈液態之絕緣材料。
如下文針對與經曝露引線部分接合之經曝露引線跡線所描述,絕緣材料之經控制應用之另外益處在於:經曝露引線跡線之一部分可未由絕緣材料覆蓋以允許增加互連元件的將進行實體及電連接所遍及之可用表面區域。
此等及其他益處將自以下論述及諸圖顯而易見。
參看圖1A及圖1B,分別說明根據本發明之一個實施例之半導體封裝的仰視平面圖及橫截面側視圖。沿著圖1A中之線I-I'採取圖1B所展示之半導體封裝1之橫截面。
參看圖1A及圖1B,此實施例之半導體封裝1包括晶片11、晶粒墊13、複數個接線12、複數個引線15、15',及封膠膠材18。引線15、15'實質上環繞晶粒墊13且充當用於將晶片11電連接至外部電路(諸如其他半導體裝置或印刷電路板)之接點。每一引線15、15'具有一內部引線部分151、151'及一外部引線部分153、153',其中外部引線部分153、153'連接至內部引線部分151、151'。另外,至少一個引線15、15'進一步包含跡線部分155(應理解,圖1B中之跡線部分155可表示(例如)圖1A中之跡線部分155或跡線部分155')。跡線部分155自內部引線部分151之一側延伸。圖1B所說明之引線15之跡線部分155進一步具有在其底部處之第一表面1551,且第一表面1551鄰近於內部引線部分151與外部引線部分153之相交點。
如下,參看圖1A及圖1B,晶片11附接至晶粒墊13,且接線12將晶片11電連接至各別引線15、15'之外部引線部分153、153'。在靠近封裝1之周邊邊緣之區域中,引線15之跡線部分155電連接至接線12及內部引線部分151,且實體上自靠近晶粒墊13之區域水平地延伸至外部引線部分153之內環;引線15'之跡線部分155'電連接至接線12及內部引線部分151',且實體上自靠近晶粒墊13之區域水平地延伸至外部引線部分153'之外環。接線12、跡線部分155、155'及內部引線部分151、151'構成電佈線以達成晶粒13與外部引線部分153、153'之間的電連接。
跡線部分155、155'可經圖案化以提供半導體封裝1之電路設計靈活性。此電路設計靈活性亦允許靈活地定位外部引線部分153、153'
以與對應安裝位置(諸如印刷電路板或其他裝置上之特定墊)對準。另外,跡線部分155、155'作為一中間體以橋接接線12與內部引線部分151、151',使得接線12之長度可受到限制;另外,接線12之弧高度可被控制且因此可縮減封裝1之總厚度。
繼續參看圖1A及圖1B,封膠膠材18封裝晶片11及接線12,且部分地封裝引線15、15'。外部引線部分153、153'及跡線部分155之第一表面1551自封膠膠材18曝露。以此方式,內部引線部分151、151'完全地封裝於封膠膠材18內,且外部引線部分153、153'自封膠膠材18之底部表面實質上凸出。另外,絕緣層17藉由(例如)噴墨印刷而形成於跡線部分155之第一表面1551上。絕緣層17實質上覆蓋跡線部分155之第一表面1551。絕緣層17之材料包含非導電材料,諸如(例如)環氧樹脂或阻焊劑,或其他聚合或非聚合絕緣材料。
圖2A為圖1B中之部分「B」的放大圖,其中點線L1及L2為出於清晰起見而用於說明之(假想)輔助線,以區別內部引線部分151、151'、外部引線部分153、153'及跡線部分155。輔助線L1同內部引線部分151、151'之傾斜側壁與外部引線部分153、153'之傾斜側壁之間的界面相交。輔助線L2區分內部引線部分151及跡線部分155。
進一步參看圖2A,封膠膠材18歸因於半導體封裝1之製造製程中之雙重蝕刻步驟而越過輔助線L1且越過跡線部分155之第一表面1551延伸達高度h1。高度h1小於或等於約70微米(μm)。舉例而言,高度h1可小於或等於約65μm、小於或等於約60μm、小於或等於約55μm,或小於或等於約50μm。外部部分153、153'之高度h2大於高度h1。如上文所提及,絕緣層17可藉由噴墨印刷而形成於跡線部分155之第一表面1551上。在形成期間,絕緣層17將散佈至封膠膠材18上,其歸因於絕緣層17之液態材料與呈固態之封膠膠材18之間的分子間力之毛細作用,其中封膠膠材18為延伸越過輔助線L1且越過跡線部分155之第
一表面1551。以液態型態呈現的絕緣層17被控制以散佈所遍及之區域,藉以限制絕緣材料17至外部引線部分153及封膠膠材18的散佈,其中封膠膠材18係延伸越過輔助線L1且越過跡線部分155之第一表面1551。以此方式,絕緣層17曝露封膠膠材18之未經覆蓋部分。因此,絕緣層17不僅覆蓋外部引線部分155之第一表面1551,而且部分地覆蓋延伸越過跡線部分155之第一表面1551的封膠膠材18之部分。
如圖2A所展示,絕緣層17包含與跡線部分155之第一表面1551相對的第二表面172。歸因於上文所提到之毛細作用,絕緣層17之輪廓為凹形。如圖2A之橫截面圖中所展示,絕緣層17之第二表面172與跡線部分155之第一表面1551之間的最小距離d1在介於約10μm與約24μm之間的範圍內。因為絕緣層17部分地覆蓋延伸越過跡線部分155之第一表面1551的封膠膠材18之部分,所以第二表面172與延伸越過跡線部分155之第一表面1551之封膠膠材18相交。鑒於上文,外部引線部分153之高度h2大於絕緣層17之凹形第二表面172與跡線部分155之第一表面1551之間的任何高度h3,且高度h3小於延伸越過跡線部分155之第一表面1551的封膠膠材18之部分的高度h1。
圖2B為圖1A中之部分「A」或圖2A中之部分「C」的仰視平面圖,其與根據本發明之一實施例的絕緣層17之形成一起被展示。
參看圖2B,跡線部分155之第一表面1551之區域1553自絕緣層17曝露,且經曝露區域1553鄰近於外部引線部分153。經曝露區域1553係在絕緣層17之形成期間形成。在跡線部分155之第一表面1551上印刷絕緣層17之液態材料以形成絕緣層17時,可控制絕緣層17之液態材料以實質上覆蓋跡線部分155之第一表面1551,但不接觸外部引線部分153之周邊。在印刷期間,液態材料選擇性地印刷於跡線部分155之第一表面1551之部分上。舉例而言,印刷可自跡線部分之末端(如圖2B所說明之最左側邊緣)開始且與外部引線部分153之周邊相隔一距離
停止。歸因於上文所描述之毛細作用,部分體積之液態絕緣層17可延伸於封膠膠材18之一些區域上且致始絕緣材料17曝露跡線部分155之部分,特別是鄰近於外部引線部分153之部分。在完全地固化絕緣層17之液態材料之後,固定地形成絕緣層17且界定經曝露區域1553。
當絕緣層17被固化,跡線部分155之第一表面1551上之絕緣層17與外部引線部分153之周邊之間的距離d2就較佳地約不大於跡線部分155之第一表面1551之寬度W1,其係已被確定。因此,控制印刷以考量毛細作用。經曝露區域1553之距離d2實質上大於0(例如,實質上大於W1之1%)。另外,因為延伸越過跡線部分155之第一表面1551的封膠膠材18之部分亦由絕緣層17部分地覆蓋,所以當自底部觀看時,絕緣層17之寬度W2將大於或等於跡線部分155之第一表面1551之寬度W1。絕緣層17之寬度W2對跡線部分155之第一表面1551之寬度W1的比率在約1:1至約1.5:1之範圍內。
圖3A亦為圖1B中之部分「B」的放大圖,且圖3B為圖1A中之部分「A」或圖3A中之部分「C」的仰視平面圖。圖3A及圖3B分別相似於圖2A及圖2B,惟如下情形除外:絕緣層17在外部引線部分153之周邊周圍延伸,且因此不存在如圖2B所展示之經曝露區域1553。
如圖3A及圖3B所展示,絕緣層17之液態材料可印刷於跡線部分155之實質上整個第一表面1551上。舉例而言,印刷可自跡線部分155之末端開始且接近於外部引線部分153之周邊停止,且歸因於上文所描述之毛細作用,部分體積之液態絕緣層17可延伸於封膠膠材18之一些區域上且亦可延伸於外部引線部分之周邊之部分上。以此方式,可控制絕緣層17之液態材料以覆蓋跡線部分155之實質上整個第一表面1551。對應地,絕緣層17之第二表面172與跡線部分155之第一表面1551之間的最小距離增加(例如,與圖2A中之距離d1相比較)。
圖4A至圖4E為根據本發明之一個實施例的展示製造半導體封裝
之方法的橫截面圖。
參看圖4A,提供藉由蝕刻製程而形成之引線框架10。引線框架10包括晶粒墊13及環繞晶粒墊13之複數個半成品引線105、105'。另外,晶片11附接至晶粒墊13且可電連接至晶粒墊13。
參看圖4B,將晶片11經由接線12而電連接至半成品引線105、105'。
參看圖4C,封膠製程形成封膠膠材18以覆蓋晶片11、晶粒墊13、接線12及半成品引線105、105'。詳言之,封膠膠材18填充鄰近半成品引線105、105'之間及晶粒墊13與半成品引線105、105'之間的空間。
參看圖4D,藉由另一蝕刻製程處理引線框架10,使得半成品引線105、105'分別變為成品引線15、15'。引線15、15'中之每一者包含各別內部引線部分151、151'及各別外部引線部分153、153',其中內部引線部分151、151'封裝於封膠膠材18內且外部引線部分153、153'自封膠膠材18曝露。另外,至少一個引線15(或引線15',如上文所描述)包含跡線部分155,其中跡線部分155係由封膠膠材18封裝,但跡線部分155之第一表面1551自封膠膠材18曝露。另外,因為在封膠膠材18已被形成且填充鄰近引線之間的空間之後進一步蝕刻引線框架10,且因為引線框架10及封膠膠材18之材料具有對蝕刻劑之不同阻抗,所以封膠膠材18延伸越過跡線部分155之第一表面1551。
參看圖4E,可將絕緣層17之液體材料噴墨印刷於跡線部分155之第一表面1551之若干部分或全部上。在完全地固化絕緣層17之後,絕緣層17覆蓋跡線部分155之第一表面1551之若干部分或全部。另外,在形成絕緣層17之製程期間,可交替地印刷及固化絕緣層17之液態材料(亦即,重複地執行印刷及固化直至形成所要絕緣層17為止)。此外,歸因於毛細作用,液態材料可散佈至延伸越過跡線部分155之第
一表面1551及外部引線部分153的封膠膠材18之部分上,且因此,絕緣層17在固化時不僅可覆蓋跡線部分155之第一表面1551之若干部分或全部,而且可部分地覆蓋延伸越過跡線部分155之第一表面1551的封膠膠材18之若干部分。以此方式,絕緣層17之寬度W2可大於第一表面1551之寬度W1;另外,可形成經曝露區域1553,如圖2B之實施例中所說明。
圖5為根據本發明之一個實施例的包括半導體封裝之電子裝置的橫截面側視圖。
參看圖5,半導體裝置100包含半導體封裝1(例如,圖1A之半導體封裝1)及印刷電路板7。半導體封裝1藉由互連元件8而附接至印刷電路板7,其中互連元件8可為(例如)焊球或焊錫膏。互連元件8實體上連接至外部引線部分153、153'、晶粒墊13及印刷電路板7,使得半導體封裝1、晶粒11及接線12可電連接至印刷電路板7。另外,運用跡線部分155而連接至引線15(或如上文所描述之15')之互連元件8可進一步接觸跡線部分155之第一表面1551之經曝露區域1553(參看圖2B)。
繼續參看圖5,互連元件8配置於外部引線部分153、153'與印刷電路板7之間,以便將半導體封裝1電連接至印刷電路板7。如圖5所展示,互連元件8中具有大於相對於兩個鄰近引線15、15'之間的距離的尺寸,其歸因於用以互連外部引線部分153、153'及互連元件8經的焊料經回焊製程。因此,當互連元件8配置於外部引線部分153、153'與印刷電路板7之間時,互連元件8可沿著外部引線部分153、153'之傾斜側壁爬升,且進一步達到鄰近引線15、15'之跡線部分(例如,跡線部分155)。若互連元件8之體積未受到良好地控制,則互連元件8可在兩個引線之間(例如,在引線15與引線15'之間)形成橋接件(例如,短路),藉此造成電子裝置100發生故障。參看圖1A及圖1B,兩個相鄰
跡線部分155之間的間距小於兩個外部引線153、153'之間的間距。為了達成較高輸入/輸出(I/O)計數以互連晶粒11與引線15、15',可縮減跡線部分155之間距,此情形增加經由互連元件8而橋接相鄰引線之風險。為了解決以上技術問題,再次參看圖5,半導體封裝1進一步包含覆蓋跡線部分155之第一表面1551的絕緣層17。以此方式,絕緣層17將防止互連元件8連接至跡線部分155,即使互連元件8爬上外部引線部分153、153'亦如此。
參看圖6A及圖6B,說明根據本發明之另一實施例之半導體封裝的仰視平面圖及橫截面側視圖。沿著圖6A中之線II-II'採取圖6B所展示之半導體封裝2之橫截面。
參看圖6A,此實施例之半導體封裝2包含晶片21、晶粒墊23及封膠膠材28。半導體封裝2進一步包括具有對應跡線部分之複數個引線,其實質上環繞晶粒墊23且充當用於將晶片21電連接至外部電路(諸如其他半導體裝置或印刷電路板)之接點。沿著線II-II'之三個引線表示於引線25、25'及26。與引線26相關聯之跡線表示於跡線255。
參看圖6B,在由點線勾勒之區域D中展示引線25、25'、26之橫截面;沿著跡線部分255展示引線26。如圖6B所說明,引線25、25'具有各別內部引線部分251、251',及具有各別外部引線表面253、253'之外部引線部分。跡線部分255具有在其底部處之第一表面2551,且第一表面2551與外部引線表面253、253'實質上共平面。半導體封裝2進一步包含複數個接線22。晶片21附接至晶粒墊23且經由接線22而電連接至引線25、25'。
繼續參看圖6B,封膠膠材28封裝晶片21及接線22,且部分地封裝引線25、25'及跡線部分255。外部引線表面253、253'及跡線部分255之第一表面2551自封膠膠材28曝露。以此方式,內部引線部分251、251'全部地封裝於封膠膠材18內,且外部引線表面253、253'及
跡線部分255之第一表面2551與封膠膠材28之底部表面實質上共平面。另外,絕緣層27藉由(例如)噴墨印刷而形成於跡線部分255之第一表面2551上,且因此可實質上覆蓋跡線部分255之第一表面2551。
圖7為圖6B中之部分「D」的放大圖。
參看圖7,外部引線表面253、253'及跡線部分255之第一表面2551與封膠膠材28之底部表面實質上共平面。封膠膠材28稍微延伸越過外部引線表面253、253'及跡線部分255之第一表面2551,此係因為引線及封膠膠材之材料具有對蝕刻劑之不同阻抗。如上文所提及,絕緣層27可藉由噴墨印刷而形成於跡線部分255之第一表面2551上。跡線部分255之第一表面2551上之絕緣層27的最大厚度d3在自約10μm至約24μm之範圍內。
圖8為圖7中之部分「E」的仰視平面圖。
參看圖8,跡線部分255之第一表面2551之區域2553自絕緣層27曝露,且經曝露區域2553鄰近於外部引線表面253。經曝露區域2553係由絕緣層27之形成造成。在跡線部分255之第一表面2551上印刷絕緣層27之液態材料以形成絕緣層27時,絕緣層27之液態材料可實質上覆蓋跡線部分255之第一表面2551而不接觸外部引線表面253之周邊。在印刷期間,絕緣層27之液態材料選擇性地印刷於跡線部分255之第一表面2551之部分上。舉例而言,印刷可自跡線部分之末端(如圖8所說明的跡線部分255之底部)開始且與外部引線部分之周邊相隔一距離停止,從而留下經曝露外部引線表面253。在印刷期間,歸因於毛細作用,部份體積之液態絕緣層27可遍及封膠膠材28之區域延伸,且造成跡線部分255之部分的曝露,特別是鄰近於外部引線表面253的跡線部分255之部分的曝露。在完全地固化絕緣層27之液態材料之後,固定地形成絕緣層27,且亦形成經曝露區域2553。
跡線部分255之第一表面2551上之經固化絕緣層27與外部引線表
面253之周邊之間的較佳距離約不大於跡線部分255之第一表面2551之寬度W3係已被決定。因此,控制印刷以考量毛細作用,使得控制經曝露區域2553與外部引線表面253相隔之距離d4。距離d4實質上大於0(例如,實質上大於W3之1%),且較佳地小於跡線部分255之第一表面2551之寬度W3。另外,因為絕緣層27部分地覆蓋封膠膠材28,所以當自底部觀看時(參見圖8),絕緣層27之寬度W4將等於或大於跡線部分255之第一表面2551之寬度W3。絕緣層27之寬度W4對跡線部分255之第一表面2551之寬度W3的比率在約1:1至約1.5:1之範圍內。
圖9A至圖9E為根據另一實施例的展示製造半導體封裝(諸如圖6A、圖6B、圖7及圖8所說明之半導體封裝)之方法的橫截面圖。
參看圖9A,提供引線框架20。引線框架20包括載體29、晶粒墊23及環繞晶粒墊23之複數個引線(例如,引線25、25',及與跡線255相關聯之引線)。晶粒墊23及引線配置於載體29之頂部上。另外,晶片21附接至晶粒墊23且可電連接至晶粒墊23。
參看圖9B,將晶片21經由接線22而電連接至引線25、25'。
參看圖9C,封膠製程形成封膠膠材28以覆蓋晶片21、晶粒墊23、接線22及引線(例如,引線25、25',及與跡線255相關聯之引線)。詳言之,封膠膠材28填充引線之間的空間及晶粒墊23與引線之間的空間。
參看圖9D,蝕刻引線框架20,使得自晶粒墊21及引線(例如,25、25')移除載體29。以此方式,引線25、25'中之每一者包含各別內部引線部分251、251',及具有各別外部引線表面253、253'之外部引線部分,其中內部引線部分251、251'封裝於封膠膠材28內,且外部引線表面253、253'自封膠膠材28曝露。另外,跡線部分255係由封膠膠材28封裝,但跡線部分255之第一表面2551自封膠膠材28曝露。另外,外部引線表面253、253'與跡線部分255之第一表面2551實質上共
平面,且可與封膠膠材28之底部表面實質上共平面。封膠膠材28可稍微延伸越過外部引線表面253、253'及跡線部分255之第一表面2551,此係因為引線及封膠膠材之材料具有對蝕刻劑之不同阻抗。
參看圖9E,將絕緣層27之液態材料噴墨印刷於跡線部分255之第一表面2551上。在完全地固化絕緣層27之液態材料之後,絕緣層27形成於跡線部分255之第一表面2551上且覆蓋跡線部分255之第一表面2551之若干部分或全部。另外,在形成絕緣層之製程期間,可交替地印刷及固化絕緣層27之液體材料(亦即,重複地執行印刷及固化直至形成所要絕緣層27為止)。此外,歸因於毛細作用,液態材料可延伸至鄰近於跡線部分255之封膠膠材28及外部引線表面253、253'上,且因此,絕緣層27不僅可覆蓋跡線部分255之第一表面2551之若干部分或全部,而且可在全部地固化絕緣層27之液態材料之後部分地覆蓋鄰近於跡線部分255之封膠膠材28。以此方式,絕緣層27之寬度W4可大於第一表面2551之寬度W3(圖8);另外,可形成經曝露區域2553(參見(例如)圖8)。
圖10為根據另一實施例的包括半導體封裝之電子裝置的橫截面側視圖。
參看圖10,半導體裝置200包含圖6A及圖6B所說明之半導體封裝2,及印刷電路板7。半導體封裝2藉由互連元件8而附接至印刷電路板7,其中互連元件8可為(例如)焊球或焊錫膏。互連元件8實體上連接至外部引線表面253、253'、晶粒墊23及印刷電路板7,使得半導體封裝2、晶粒21及接線22可電連接至印刷電路板7。另外,連接至與跡線部分255相關聯之引線的互連元件8可進一步接觸跡線部分255之第一表面2551之經曝露區域2553(參看圖8)。跡線部分(例如,圖10中之跡線部分255,且更一般化地,如圖6A所展示之引線之跡線部分)可經圖案化以允許靈活電路設計以及外部引線表面253、253'之靈活定位;
藉由允許至跡線部分之導線接合而提供電路設計之進一步靈活性。
繼續參看圖10,互連元件8配置於外部引線表面253、253'與印刷電路板7之間,以便將半導體封裝2電連接至印刷電路板7。如圖10所展示,互連元件8中之每一者具有大於相對於兩個鄰近引線之間的距離的尺寸(例如,在圖10中,引線25之外部引線表面253與跡線部分255之第一表面2551之間,或跡線部分255之第一表面2551與引線25'之外部引線表面253'之間;通常亦參見圖6A所說明之引線之間的距離)。因此,當互連元件8之體積未受到良好地控制時,互連元件8可在兩個相鄰引線之間形成橋接件(例如,短路),藉此造成電子裝置200發生故障。參看圖6A及圖6B,兩個相鄰跡線部分之間的間距小於兩個外部引線表面(例如,253、253')之間的間距。為了達成較高I/O計數以互連晶粒21與引線,可縮減跡線部分之間距,此情形增加經由互連元件8而橋接相鄰引線之風險。為了解決以上技術問題,半導體封裝2進一步包含覆蓋跡線部分255之第一表面2551的絕緣層27。以此方式,絕緣層27將防止互連元件8在跡線部分之間或更一般化地在引線之間形成橋接件。
雖然本發明已參考其特定實施例予以描述,但熟習此項技術者應理解,在不脫離如由隨附申請專利範圍界定的本發明之真實精神及範疇的情況下,可進行各種改變且可取代等效者。另外,可進行許多修改以使特定情境、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此等修改意欲在此處隨附之申請專利範圍之範疇內。詳言之,雖然已參考按特定次序而執行之特定操作來描述本文中所揭示之方法,但應理解,在不脫離本發明之教示的情況下,可組合、細分或重新排序此等操作以形成等效方法。因此,除非本文中有特定指示,否則操作之次序及分組並非對本發明之限制。
1‧‧‧半導體封裝
11‧‧‧晶片
12‧‧‧接線
13‧‧‧晶粒墊
15‧‧‧引線
15'‧‧‧引線
17‧‧‧絕緣層/絕緣材料
18‧‧‧封膠膠材
151‧‧‧內部引線部分
151'‧‧‧內部引線部分
153‧‧‧外部引線部分
153'‧‧‧外部引線部分
155‧‧‧跡線部分
1551‧‧‧第一表面
B‧‧‧部分
Claims (14)
- 一種半導體封裝,其包含:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線部分,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該複數個引線中之若干者;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線部分及該跡線部分之一第一表面自該封膠封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面。
- 如請求項1之半導體封裝,其中該絕緣層曝露該跡線部分之該第一表面之一區域,該跡線鄰近於該至少一個引線之該外部引線部分。
- 如請求項2之半導體封裝,其中該跡線部分之該第一表面之該經曝露區域自該外部引線部分至該絕緣層成錐形。
- 如請求項3之半導體封裝,其中該跡線部分之該第一表面之該經曝露區域的該錐形之末端與該外部引線部分之周邊之間的距離小於該跡線部分之該第一表面之一寬度。
- 如請求項1之半導體封裝,其中該絕緣層進一步覆蓋該封膠膠材之一部分。
- 如請求項1之半導體封裝,其中該外部引線部分延伸越過該封膠膠材之一底部表面。
- 如請求項6之半導體封裝,其中該絕緣層具有與該跡線部分之該 第一表面相對的一第二表面,且其中該外部引線部分之一第一高度大於該絕緣層之該第二表面與該跡線部分之該第一表面之間的一第二高度,且該第二高度小於延伸越過該跡線部分之該第一表面的該封膠膠材之一部分的一第三高度。
- 一種電子裝置,其包含:一半導體封裝,其包含:一晶粒墊;複數個引線,其環繞該晶粒墊,其中該等引線中之每一者包含一內部引線部分及一外部引線部分,且其中至少一個引線進一步包含一跡線部分;一晶片,其安置於該晶粒墊上且電連接至該複數個引線中之若干者;一封膠膠材,其封裝該晶片、該等內部引線部分及該跡線部分,其中該等外部引線部分及該跡線部分之一第一表面自該封膠膠材曝露;及一絕緣層,其覆蓋該跡線部分之該第一表面;及一印刷電路板,其附接至該半導體封裝且電連接至該半導體封裝。
- 如請求項8之電子裝置,其中該外部引線部分自該封膠膠材之底部凸起。
- 如請求項8之電子裝置,其進一步包含至少一個互連元件,該至少一個互連元件實體上連接至該外部引線部分、實體上連接至該印刷電路板,且與該跡線部分之一經曝露區域接觸。
- 如請求項8之電子裝置,其中該絕緣層進一步覆蓋該封膠膠材之一部分,且其中該絕緣層進一步曝露該封膠膠材之一部分。
- 一種製造一半導體封裝之方法,該方法包含: 提供包含一晶粒墊及複數個引線之一引線框架;將一晶片安置於該晶粒墊上;將該晶片電連接至該引線框架;形成封裝該晶片且部分地封裝該等引線之一封膠膠材;蝕刻該引線框架,使得該等引線中之每一者包含一內部引線部分及一外部引線部分,其中至少一個引線進一步包含一跡線部分,且該等外部引線部分及該跡線部分之一第一表面被曝露;及在該跡線部分之該第一表面上形成一絕緣層。
- 如請求項12之製造方法,其中形成該絕緣層包含:使用噴墨印刷。
- 如請求項12之製造方法,其中該外部引線部分自該封膠膠材之一底部表面凸起。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/677,863 US9570381B2 (en) | 2015-04-02 | 2015-04-02 | Semiconductor packages and related manufacturing methods |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201637146A true TW201637146A (zh) | 2016-10-16 |
TWI588952B TWI588952B (zh) | 2017-06-21 |
Family
ID=57016043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105100424A TWI588952B (zh) | 2015-04-02 | 2016-01-07 | 半導體封裝及相關製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9570381B2 (zh) |
CN (1) | CN106057764B (zh) |
TW (1) | TWI588952B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101747226B1 (ko) * | 2016-03-16 | 2017-06-27 | 해성디에스 주식회사 | 반도체 패키지 기판 및 그 제조 방법 |
EP3449502B1 (en) | 2016-04-26 | 2021-06-30 | Linear Technology LLC | Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits |
US10147673B2 (en) * | 2016-09-30 | 2018-12-04 | Stmicroelectronics, Inc. | Tapeless leadframe package with underside resin and solder contact |
US10115709B1 (en) * | 2017-07-07 | 2018-10-30 | Micron Technology, Inc. | Apparatuses comprising semiconductor dies in face-to-face arrangements |
US10685934B2 (en) * | 2017-07-10 | 2020-06-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package device and method of manufacturing the same |
US10497635B2 (en) | 2018-03-27 | 2019-12-03 | Linear Technology Holding Llc | Stacked circuit package with molded base having laser drilled openings for upper package |
US11410977B2 (en) | 2018-11-13 | 2022-08-09 | Analog Devices International Unlimited Company | Electronic module for high power applications |
US20200161206A1 (en) * | 2018-11-20 | 2020-05-21 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and semiconductor manufacturing process |
US11844178B2 (en) | 2020-06-02 | 2023-12-12 | Analog Devices International Unlimited Company | Electronic component |
US11569179B2 (en) * | 2020-11-19 | 2023-01-31 | Advanced Semiconductor Engineering, Inc. | Package structure including an outer lead portion and an inner lead portion and method for manufacturing package structure |
Family Cites Families (132)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69111002T2 (de) | 1990-09-20 | 1995-11-02 | Dainippon Screen Mfg | Verfahren zur Herstellung von kleinen Durchgangslöchern in dünne Metallplatten. |
US5331200A (en) * | 1992-09-30 | 1994-07-19 | Texas Instruments Incorporated | Lead-on-chip inner lead bonding lead frame method and apparatus |
US5389739A (en) | 1992-12-15 | 1995-02-14 | Hewlett-Packard Company | Electronic device packaging assembly |
US5646831A (en) | 1995-12-28 | 1997-07-08 | Vlsi Technology, Inc. | Electrically enhanced power quad flat pack arrangement |
US7166495B2 (en) | 1996-02-20 | 2007-01-23 | Micron Technology, Inc. | Method of fabricating a multi-die semiconductor package assembly |
US6001671A (en) | 1996-04-18 | 1999-12-14 | Tessera, Inc. | Methods for manufacturing a semiconductor package having a sacrificial layer |
US5847458A (en) | 1996-05-21 | 1998-12-08 | Shinko Electric Industries Co., Ltd. | Semiconductor package and device having heads coupled with insulating material |
KR0185512B1 (ko) | 1996-08-19 | 1999-03-20 | 김광호 | 칼럼리드구조를갖는패키지및그의제조방법 |
US6201292B1 (en) | 1997-04-02 | 2001-03-13 | Dai Nippon Insatsu Kabushiki Kaisha | Resin-sealed semiconductor device, circuit member used therefor |
JP2928190B2 (ja) | 1997-04-09 | 1999-08-03 | 九州日本電気株式会社 | テーピングリードフレーム |
JP3521758B2 (ja) | 1997-10-28 | 2004-04-19 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
TW200422709A (en) | 1997-11-19 | 2004-11-01 | Toshiba Corp | Flat panel display |
US7271032B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US6498099B1 (en) | 1998-06-10 | 2002-12-24 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US7247526B1 (en) | 1998-06-10 | 2007-07-24 | Asat Ltd. | Process for fabricating an integrated circuit package |
US7226811B1 (en) | 1998-06-10 | 2007-06-05 | Asat Ltd. | Process for fabricating a leadless plastic chip carrier |
US7049177B1 (en) | 2004-01-28 | 2006-05-23 | Asat Ltd. | Leadless plastic chip carrier with standoff contacts and die attach pad |
US6989294B1 (en) | 1998-06-10 | 2006-01-24 | Asat, Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US6585905B1 (en) | 1998-06-10 | 2003-07-01 | Asat Ltd. | Leadless plastic chip carrier with partial etch die attach pad |
US6635957B2 (en) | 1998-06-10 | 2003-10-21 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation and die attach pad array |
US6667541B1 (en) | 1998-10-21 | 2003-12-23 | Matsushita Electric Industrial Co., Ltd. | Terminal land frame and method for manufacturing the same |
US6303985B1 (en) | 1998-11-12 | 2001-10-16 | Micron Technology, Inc. | Semiconductor lead frame and package with stiffened mounting paddle |
JP4097403B2 (ja) | 1998-12-02 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体装置 |
SG75154A1 (en) | 1999-02-23 | 2000-09-19 | Inst Of Microelectronics | Plastic ball grid array package |
JP3780122B2 (ja) | 1999-07-07 | 2006-05-31 | 株式会社三井ハイテック | 半導体装置の製造方法 |
US20020100165A1 (en) | 2000-02-14 | 2002-08-01 | Amkor Technology, Inc. | Method of forming an integrated circuit device package using a temporary substrate |
JP3062192B1 (ja) | 1999-09-01 | 2000-07-10 | 松下電子工業株式会社 | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法 |
US6451627B1 (en) | 1999-09-07 | 2002-09-17 | Motorola, Inc. | Semiconductor device and process for manufacturing and packaging a semiconductor device |
TW423133B (en) | 1999-09-14 | 2001-02-21 | Advanced Semiconductor Eng | Manufacturing method of semiconductor chip package |
US6525406B1 (en) | 1999-10-15 | 2003-02-25 | Amkor Technology, Inc. | Semiconductor device having increased moisture path and increased solder joint strength |
US6333252B1 (en) | 2000-01-05 | 2001-12-25 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US6261864B1 (en) | 2000-01-28 | 2001-07-17 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US6342730B1 (en) | 2000-01-28 | 2002-01-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
JP3706533B2 (ja) | 2000-09-20 | 2005-10-12 | 三洋電機株式会社 | 半導体装置および半導体モジュール |
US6548328B1 (en) | 2000-01-31 | 2003-04-15 | Sanyo Electric Co., Ltd. | Circuit device and manufacturing method of circuit device |
US7091606B2 (en) | 2000-01-31 | 2006-08-15 | Sanyo Electric Co., Ltd. | Circuit device and manufacturing method of circuit device and semiconductor module |
US7173336B2 (en) | 2000-01-31 | 2007-02-06 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
US6306685B1 (en) | 2000-02-01 | 2001-10-23 | Advanced Semiconductor Engineering, Inc. | Method of molding a bump chip carrier and structure made thereby |
US6238952B1 (en) | 2000-02-29 | 2001-05-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US6562660B1 (en) | 2000-03-08 | 2003-05-13 | Sanyo Electric Co., Ltd. | Method of manufacturing the circuit device and circuit device |
US6242284B1 (en) | 2000-05-05 | 2001-06-05 | Advanced Semiconductor Engineering, Inc. | Method for packaging a semiconductor chip |
JP3883784B2 (ja) | 2000-05-24 | 2007-02-21 | 三洋電機株式会社 | 板状体および半導体装置の製造方法 |
JP2001338947A (ja) | 2000-05-26 | 2001-12-07 | Nec Corp | フリップチップ型半導体装置及びその製造方法 |
TW506236B (en) | 2000-06-09 | 2002-10-11 | Sanyo Electric Co | Method for manufacturing an illumination device |
TW507482B (en) | 2000-06-09 | 2002-10-21 | Sanyo Electric Co | Light emitting device, its manufacturing process, and lighting device using such a light-emitting device |
US6683368B1 (en) | 2000-06-09 | 2004-01-27 | National Semiconductor Corporation | Lead frame design for chip scale package |
JP3650001B2 (ja) | 2000-07-05 | 2005-05-18 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
US6429536B1 (en) | 2000-07-12 | 2002-08-06 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
TW473965B (en) | 2000-09-04 | 2002-01-21 | Siliconware Precision Industries Co Ltd | Thin type semiconductor device and the manufacturing method thereof |
TW497371B (en) | 2000-10-05 | 2002-08-01 | Sanyo Electric Co | Semiconductor device and semiconductor module |
JP4417541B2 (ja) | 2000-10-23 | 2010-02-17 | ローム株式会社 | 半導体装置およびその製造方法 |
US6689640B1 (en) | 2000-10-26 | 2004-02-10 | National Semiconductor Corporation | Chip scale pin array |
JP3653460B2 (ja) | 2000-10-26 | 2005-05-25 | 三洋電機株式会社 | 半導体モジュールおよびその製造方法 |
JP3895570B2 (ja) | 2000-12-28 | 2007-03-22 | 株式会社ルネサステクノロジ | 半導体装置 |
US6720207B2 (en) | 2001-02-14 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
US6551859B1 (en) | 2001-02-22 | 2003-04-22 | National Semiconductor Corporation | Chip scale and land grid array semiconductor packages |
US6545347B2 (en) | 2001-03-06 | 2003-04-08 | Asat, Limited | Enhanced leadless chip carrier |
JP3609737B2 (ja) | 2001-03-22 | 2005-01-12 | 三洋電機株式会社 | 回路装置の製造方法 |
US6993594B2 (en) | 2001-04-19 | 2006-01-31 | Steven Schneider | Method, product, and apparatus for requesting a resource from an identifier having a character image |
JP4034073B2 (ja) | 2001-05-11 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
KR20030019082A (ko) | 2001-08-27 | 2003-03-06 | 산요 덴키 가부시키가이샤 | 회로 장치의 제조 방법 |
JP2003124421A (ja) | 2001-10-15 | 2003-04-25 | Shinko Electric Ind Co Ltd | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 |
US7001798B2 (en) | 2001-11-14 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
TW523887B (en) | 2001-11-15 | 2003-03-11 | Siliconware Precision Industries Co Ltd | Semiconductor packaged device and its manufacturing method |
JP4173346B2 (ja) | 2001-12-14 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置 |
AU2003219354A1 (en) | 2002-04-11 | 2003-10-20 | Koninklijke Philips Electronics N.V. | Carrier, method of manufacturing a carrier and an electronic device |
US7790500B2 (en) | 2002-04-29 | 2010-09-07 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6812552B2 (en) | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US7799611B2 (en) | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6777265B2 (en) | 2002-04-29 | 2004-08-17 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
JP2004063615A (ja) | 2002-07-26 | 2004-02-26 | Nitto Denko Corp | 半導体装置の製造方法、半導体装置製造用接着シートおよび半導体装置 |
KR20040030283A (ko) | 2002-09-05 | 2004-04-09 | 신꼬오덴기 고교 가부시키가이샤 | 리드 프레임 및 그 제조 방법 |
US6818973B1 (en) | 2002-09-09 | 2004-11-16 | Amkor Technology, Inc. | Exposed lead QFP package fabricated through the use of a partial saw process |
US6927483B1 (en) | 2003-03-07 | 2005-08-09 | Amkor Technology, Inc. | Semiconductor package exhibiting efficient lead placement |
TW200425427A (en) | 2003-05-02 | 2004-11-16 | Siliconware Precision Industries Co Ltd | Leadframe-based non-leaded semiconductor package and method of fabricating the same |
TWI233674B (en) | 2003-07-29 | 2005-06-01 | Advanced Semiconductor Eng | Multi-chip semiconductor package and manufacturing method thereof |
WO2005017968A2 (en) | 2003-08-14 | 2005-02-24 | Advanced Interconnect Technologies Limited | Semiconductor device package and method for manufacturing same |
TWI257693B (en) | 2003-08-25 | 2006-07-01 | Advanced Semiconductor Eng | Leadless package |
JP2005095977A (ja) | 2003-08-26 | 2005-04-14 | Sanyo Electric Co Ltd | 回路装置 |
US7060535B1 (en) | 2003-10-29 | 2006-06-13 | Ns Electronics Bangkok (1993) Ltd. | Flat no-lead semiconductor die package including stud terminals |
KR100568225B1 (ko) | 2003-11-06 | 2006-04-07 | 삼성전자주식회사 | 리드 프레임 및 이를 적용한 반도체 패키지 제조방법 |
JP2005166985A (ja) | 2003-12-03 | 2005-06-23 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置の調整方法および調整装置 |
JP2005191240A (ja) | 2003-12-25 | 2005-07-14 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2005191342A (ja) | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
TWI254437B (en) | 2003-12-31 | 2006-05-01 | Advanced Semiconductor Eng | Leadless package |
US7122406B1 (en) | 2004-01-02 | 2006-10-17 | Gem Services, Inc. | Semiconductor device package diepad having features formed by electroplating |
JP2005203390A (ja) | 2004-01-13 | 2005-07-28 | Seiko Instruments Inc | 樹脂封止型半導体装置の製造方法 |
US7215009B1 (en) | 2004-02-23 | 2007-05-08 | Altera Corporation | Expansion plane for PQFP/TQFP IR—package design |
CN2726111Y (zh) | 2004-06-22 | 2005-09-14 | 胜开科技股份有限公司 | 堆叠集成电路封装组件 |
TWI236721B (en) | 2004-06-29 | 2005-07-21 | Advanced Semiconductor Eng | Leadframe for leadless flip-chip package and method for manufacturing the same |
TWI256096B (en) | 2004-10-15 | 2006-06-01 | Advanced Semiconductor Eng | Method for fabricating quad flat non-leaded package |
US7598606B2 (en) | 2005-02-22 | 2009-10-06 | Stats Chippac Ltd. | Integrated circuit package system with die and package combination |
US7348663B1 (en) | 2005-07-15 | 2008-03-25 | Asat Ltd. | Integrated circuit package and method for fabricating same |
TWI287275B (en) | 2005-07-19 | 2007-09-21 | Siliconware Precision Industries Co Ltd | Semiconductor package without chip carrier and fabrication method thereof |
JP3947750B2 (ja) | 2005-07-25 | 2007-07-25 | 株式会社三井ハイテック | 半導体装置の製造方法及び半導体装置 |
KR101089449B1 (ko) | 2005-08-10 | 2011-12-07 | 가부시키가이샤 미츠이하이테크 | 반도체 장치 및 그 제조 방법 |
US7262491B2 (en) | 2005-09-06 | 2007-08-28 | Advanced Interconnect Technologies Limited | Die pad for semiconductor packages and methods of making and using same |
TWI264091B (en) | 2005-09-15 | 2006-10-11 | Siliconware Precision Industries Co Ltd | Method of manufacturing quad flat non-leaded semiconductor package |
US8163604B2 (en) | 2005-10-13 | 2012-04-24 | Stats Chippac Ltd. | Integrated circuit package system using etched leadframe |
US7768618B2 (en) | 2005-12-26 | 2010-08-03 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
TW200729444A (en) | 2006-01-16 | 2007-08-01 | Siliconware Precision Industries Co Ltd | Semiconductor package structure and fabrication method thereof |
JP2007221045A (ja) | 2006-02-20 | 2007-08-30 | Oki Electric Ind Co Ltd | マルチチップ構造を採用した半導体装置 |
US7683461B2 (en) | 2006-07-21 | 2010-03-23 | Stats Chippac Ltd. | Integrated circuit leadless package system |
US20080029855A1 (en) | 2006-08-04 | 2008-02-07 | Yi-Ling Chang | Lead Frame and Fabrication Method thereof |
CN101131978A (zh) * | 2006-08-21 | 2008-02-27 | 南茂科技股份有限公司 | 集成电路封装构造及其使用的多层导线架 |
JP4533875B2 (ja) | 2006-09-12 | 2010-09-01 | 株式会社三井ハイテック | 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法 |
US20080079124A1 (en) | 2006-10-03 | 2008-04-03 | Chris Edward Haga | Interdigitated leadfingers |
US7741704B2 (en) | 2006-10-18 | 2010-06-22 | Texas Instruments Incorporated | Leadframe and mold compound interlock in packaged semiconductor device |
US7608482B1 (en) | 2006-12-21 | 2009-10-27 | National Semiconductor Corporation | Integrated circuit package with molded insulation |
US7605477B2 (en) | 2007-01-25 | 2009-10-20 | Raytheon Company | Stacked integrated circuit assembly |
US7800211B2 (en) | 2007-06-29 | 2010-09-21 | Stats Chippac, Ltd. | Stackable package by using internal stacking modules |
US7675146B2 (en) | 2007-09-07 | 2010-03-09 | Infineon Technologies Ag | Semiconductor device with leadframe including a diffusion barrier |
US20090230524A1 (en) | 2008-03-14 | 2009-09-17 | Pao-Huei Chang Chien | Semiconductor chip package having ground and power regions and manufacturing methods thereof |
TWI368983B (en) | 2008-04-29 | 2012-07-21 | Advanced Semiconductor Eng | Integrated circuit package and manufacturing method thereof |
TW200947654A (en) | 2008-05-12 | 2009-11-16 | Advanced Semiconductor Eng | Stacked type chip package structure and method of fabricating the same |
TWI372458B (en) | 2008-05-12 | 2012-09-11 | Advanced Semiconductor Eng | Stacked type chip package structure |
KR101204092B1 (ko) * | 2008-05-16 | 2012-11-22 | 삼성테크윈 주식회사 | 리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법 |
US7786557B2 (en) | 2008-05-19 | 2010-08-31 | Mediatek Inc. | QFN Semiconductor package |
US20110042794A1 (en) * | 2008-05-19 | 2011-02-24 | Tung-Hsien Hsieh | Qfn semiconductor package and circuit board structure adapted for the same |
US20100044850A1 (en) | 2008-08-21 | 2010-02-25 | Advanced Semiconductor Engineering, Inc. | Advanced quad flat non-leaded package structure and manufacturing method thereof |
US8124447B2 (en) | 2009-04-10 | 2012-02-28 | Advanced Semiconductor Engineering, Inc. | Manufacturing method of advanced quad flat non-leaded package |
TWI404175B (zh) | 2009-12-25 | 2013-08-01 | 矽品精密工業股份有限公司 | 具電性連接結構之半導體封裝件及其製法 |
US8258012B2 (en) * | 2010-05-14 | 2012-09-04 | Stats Chippac, Ltd. | Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die |
JP2012004282A (ja) * | 2010-06-16 | 2012-01-05 | Mitsubishi Electric Corp | 半導体装置 |
TWI419290B (zh) | 2010-10-29 | 2013-12-11 | Advanced Semiconductor Eng | 四方扁平無引腳封裝及其製作方法 |
US8557638B2 (en) * | 2011-05-05 | 2013-10-15 | Stats Chippac Ltd. | Integrated circuit packaging system with pad connection and method of manufacture thereof |
US20130105956A1 (en) * | 2011-10-31 | 2013-05-02 | Samsung Electro-Mechanics Co., Ltd. | Power module package and method for manufacturing the same |
CN102376656B (zh) * | 2011-11-28 | 2013-11-27 | 江苏长电科技股份有限公司 | 无基岛四面无引脚封装结构及其制造方法 |
US8513788B2 (en) * | 2011-12-14 | 2013-08-20 | Stats Chippac Ltd. | Integrated circuit packaging system with pad and method of manufacture thereof |
KR20130120762A (ko) * | 2012-04-26 | 2013-11-05 | 에스티에스반도체통신 주식회사 | 반도체 패키지 및 그 제조방법 |
US20140165389A1 (en) * | 2012-12-14 | 2014-06-19 | Byung Tai Do | Integrated circuit packaging system with routable grid array lead frame |
US9324584B2 (en) * | 2012-12-14 | 2016-04-26 | Stats Chippac Ltd. | Integrated circuit packaging system with transferable trace lead frame |
-
2015
- 2015-04-02 US US14/677,863 patent/US9570381B2/en active Active
-
2016
- 2016-01-07 TW TW105100424A patent/TWI588952B/zh active
- 2016-01-18 CN CN201610030663.7A patent/CN106057764B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
TWI588952B (zh) | 2017-06-21 |
US20160293531A1 (en) | 2016-10-06 |
CN106057764A (zh) | 2016-10-26 |
CN106057764B (zh) | 2018-12-14 |
US9570381B2 (en) | 2017-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI588952B (zh) | 半導體封裝及相關製造方法 | |
US6395579B2 (en) | Controlling packaging encapsulant leakage | |
US11908779B2 (en) | Land structure for semiconductor package and method therefor | |
US20080182398A1 (en) | Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate | |
US7579676B2 (en) | Leadless leadframe implemented in a leadframe-based BGA package | |
TWI565012B (zh) | 一種封裝結構及其製造方法 | |
TWI455269B (zh) | 晶片封裝結構及其製作方法 | |
US20090032977A1 (en) | Semiconductor device | |
TWI420630B (zh) | 半導體封裝結構與半導體封裝製程 | |
KR20060042872A (ko) | 반도체장치의 실장 방법 | |
CN108281408A (zh) | 半导体芯片封装和叠层封装 | |
US20090206459A1 (en) | Quad flat non-leaded package structure | |
TWI533419B (zh) | 封裝結構及其製造方法 | |
EP3301712B1 (en) | Semiconductor package assembley | |
KR101474189B1 (ko) | 집적회로 패키지 | |
TWI582905B (zh) | 晶片封裝結構及其製作方法 | |
US10770375B2 (en) | Semiconductor device | |
JP4400492B2 (ja) | 電子装置 | |
JP4626063B2 (ja) | 半導体装置の製造方法 | |
KR20140045248A (ko) | 집적회로 패키지 제조방법 | |
TWI455261B (zh) | 包覆基板側邊之模封陣列處理方法 | |
TW201738976A (zh) | 晶片封裝體及晶片封裝製程 | |
KR100285663B1 (ko) | 패키지화된집적회로소자및그제조방법 | |
KR100237329B1 (ko) | 칩 스케일 반도체 패키지의 구조 및 제조 방법 | |
CN117529804A (zh) | 芯片封装结构和用于制备芯片封装结构的方法 |