JP4009872B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
ベース基板の両面にレジスト層が形成された配線基板が知られている。また、配線基板に半導体チップを搭載する工程では、ボンディングツールによって半導体チップを加熱することが知られている。
ところで、レジスト層は、ボンディングツールからの熱の影響を受けて軟化することがある。配線基板に半導体チップを搭載する工程で、軟化したレジスト層がボンディングステージに押し付けられると、レジスト層とボンディングステージとが張り付くおそれがある。レジスト層とボンディングステージとが張り付いてしまうと、レジスト層の剥離や、ボンディングステージへの汚れの付着が懸念される。
特開２００１−８５４７５号公報
本発明の目的は、信頼性の高い半導体装置を製造する方法を提供することにある。
（１）本発明に係る半導体装置の製造方法は、
第１及び第２の面を有するベース基板と、複数の電気的接続部を有する、前記第１の面に形成された配線パターンと、前記電気的接続部を露出させる第１の開口を有する、前記第１の面及び前記配線パターンを部分的に覆う第１のレジスト層と、前記電気的接続部の形成領域とオーバーラップする第２の開口を有する、前記第２の面を部分的に覆う第２のレジスト層と、を含む配線基板を用意する工程と、
複数の電極を有する半導体チップを用意する工程と、
加熱機構を備える、先端面の外形が前記第２の開口よりも小さいボンディングツールによって前記半導体チップを保持して加熱し、前記ボンディングツールを前記先端面が前記第２の面における前記第２の開口の内側のみとオーバーラップするように配置して、前記半導体チップを前記第１の面側から前記配線基板に搭載し、前記複数の電気的接続部と前記複数の電極とを対向させて電気的に接続するボンディング工程と、
を含む。
本発明によると、第２のレジスト層には第２の開口が形成されてなる。そして、配線基板に半導体チップを搭載する工程では、ボンディングツールを、先端面が第２の開口の内側に配置されるように位置合わせする。言い換えると、ボンディングツールを、先端面が第２のレジスト層とオーバーラップしないように位置合わせする。
これによると、配線基板に半導体チップを搭載する工程で、第２のレジスト層が受ける、ボンディングツールの熱（輻射熱）の影響を小さくすることができるため、第２のレジスト層が過度に加熱されることを防止することができる。そのため、ボンディング工程で、第２のレジスト層がボンディングステージに張り付くことを防止することができ、第２のレジスト層の剥離を防止することができる。すなわち、本方法によると、信頼性の高い半導体装置を製造することができる。
（２）この半導体装置の製造方法において、
前記ボンディングツールの前記先端面の外形は前記第１の開口よりも小さく、
前記ボンディング工程では、
前記ボンディングツールを前記先端面が前記第１の面における前記第１の開口の内側のみとオーバーラップするように配置して前記半導体チップを前記配線基板に搭載してもよい。
これによると、ボンディング工程で、第１のレジスト層が受ける、ボンディングツールの熱（輻射熱）の影響を小さくすることができる。そのため、第１のレジスト層の劣化を防止することができ、信頼性の高い半導体装置を製造することができる。
（３）この半導体装置の製造方法において、
前記ボンディングツールの前記先端面の外形は、前記半導体チップの外形よりも大きくてもよい。
（４）この半導体装置の製造方法において、
前記ボンディングツールの前記先端面の外形は、前記半導体チップの外形よりも小さく、かつ、前記半導体チップの前記複数の電極の形成領域よりも大きくてもよい。
（５）この半導体装置の製造方法において、
前記ボンディング工程は、
吸着口を有するボンディングステージに前記配線基板を配置して、前記吸着口で前記第２の面における前記第２の開口からの露出領域を吸着した状態で、前記配線基板に前記半導体チップを搭載してもよい。
（６）本発明に係る半導体装置の製造方法は、
第１及び第２の面を有するベース基板と、複数の電気的接続部を有する、前記第１の面に形成された配線パターンと、前記電気的接続部を露出させる第１の開口を有する、前記第１の面及び前記配線パターンを部分的に覆う第１のレジスト層と、前記電気的接続部の形成領域とオーバーラップする第２の開口を有する、前記第２の面を部分的に覆う第２のレジスト層と、を含む配線基板を用意する工程と、
複数の電極を有する半導体チップを用意する工程と、
吸着口を有するボンディングステージに前記配線基板を配置して、前記吸着口で前記第２の面における前記第２の開口からの露出領域を吸着した状態で、前記配線基板に前記半導体チップを搭載し、前記複数の電気的接続部と前記複数の電極とを対向させて電気的に接続するボンディング工程と、
を含む。
本発明によると、第２のレジスト層には第２の開口が形成されてなる。そして、ボンディング工程では、ボンディングステージの吸着口で第２の面における第２の開口からの露出部を吸着した状態で、配線基板に半導体チップを搭載する。すなわち、本発明では、ボンディング工程で、第２のレジスト層を避けて、ベース基板の第２の面を吸着する。これによると、第２のレジスト層がボンディングステージに張り付くことを防止することができるため、第２のレジスト層の剥離を防止することができる。そのため、本方法によると、信頼性の高い半導体装置を製造することができる。
（７）この半導体装置の製造方法において、
前記配線基板の前記第２の面には第２の配線パターンが形成されてなり、
前記第２のレジスト層は、前記第２の配線パターンを覆うように形成されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
（第１の実施の形態）
図１〜図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
本実施の形態に係る半導体装置の製造方法は、図１に示す、配線基板１０を用意することを含む。以下、配線基板１０の構成について説明する。
配線基板１０は、図１に示すように、ベース基板１２を含む。ベース基板１２の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。ベース基板１２は、フレキシブル基板であってもよく、リジッド基板であってもよい。あるいは、ベース基板１２は、テープ基板であってもよい。また、ベース基板１２は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。また、ベース基板１２は、例えば、有機系又は無機系のいずれの材料で形成されていてもよく、これらの複合材料で形成されていてもよい。ベース基板１２は、樹脂基板であってもよい。ベース基板１２として、例えばポリエチレンテレフタレート（ＰＥＴ）からなる基板又はフィルムを使用してもよい。あるいは、ベース基板１２としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてFPC(Flexible Printed Circuit)や、TAB(Tape Automated Bonding)技術で使用されるテープを使用してもよい。また、無機系の材料から形成されたベース基板１２として、例えばセラミックス基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。
ベース基板１２は、第１及び第２の面１４，１６を有する。第１及び第２の面１４，１６は、それぞれ、反対方向を向く面である。
配線基板１０は、複数の電気的接続部２２を有する、配線パターン２０を有する。配線パターン２０（電気的接続部２２）は、ベース基板１２の第１の面１４に形成されてなる。配線パターン２０（電気的接続部２２）の構造は特に限定されるものではない。配線パターン２０は、例えば、単一の金属層で形成されていてもよく、複数の金属層で形成されていてもよい。配線パターン２０は、例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかが積層された構造をなしていてもよい。
配線基板１０は、第１のレジスト層３０を含む。第１のレジスト層３０は、ベース基板１２の第１の面１４に、配線パターン２０の上から形成されている。また、第１のレジスト層３０には、配線パターン２０の電気的接続部２２を露出させる第１の開口３２が形成されている。すなわち、第１の開口３２は、ベース基板１２の電気的接続部２２の形成領域を露出させるように形成されているといえる。そして、第１のレジスト層３０は、配線パターン２０を部分的に覆うように形成されているといえる。また、第１のレジスト層３０は、第１の面１４を部分的に覆うように形成されている。
配線基板１０は、第２のレジスト層３４を含む。第２のレジスト層３４は、ベース基板１２の第２の面１６を部分的に覆うように形成されてなる。第２のレジスト層３４には、第２の面１６を露出させる第２の開口３６が形成されてなる。第２の開口３６は、電気的接続部２２の形成領域とオーバーラップするように形成されている。第２の開口３６は、後述する半導体チップ４０とオーバーラップする領域をすべて露出させるように形成されていてもよい。
なお、配線基板１０は、ベース基板１２の第２の面１６に形成された配線パターンをさらに含んでいてもよい（図示せず）。すなわち、配線基板１０は、両面基板であってもよい。配線パターンは、その一部が、第２の開口３６から露出するように形成されていてもよい。あるいは、配線パターンは、すべて、第２のレジスト層３４に覆われるように形成されていてもよい。
本実施の形態に係る半導体装置の製造方法は、図２に示す、半導体チップ４０を用意することを含んでいてもよい。半導体チップ４０には、集積回路４１が形成されていてもよい。集積回路４１の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体チップ４０は、複数の電極４２を有する。電極４２は、半導体チップ４０の内部と電気的に接続されていてもよい。あるいは、半導体チップ４０の内部と電気的に接続されていない電極を含めて、電極４２と称してもよい。電極４２は、例えば、パッドと該パッド上に形成されたバンプとを含んでいてもよい。このとき、バンプは、金バンプであってもよい。あるいは、バンプは、ニッケルバンプに金メッキがなされた構造をなしていてもよい。さらに、半導体チップ４０は、図示しないパッシベーション膜を有してもよい。パッシベーション膜は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成してもよい。
本実施の形態に係る半導体装置の製造方法は、配線基板１０に半導体チップ４０を搭載して、電気的接続部２２と電極４２とを対向させて電気的に接続することを含む。以下、この工程について説明する。
本工程では、ボンディングツール５０によって半導体チップ４０を保持する（図３（Ａ）参照）。ボンディングツール５０は加熱機構を備える。ボンディングツール５０で半導体チップ４０を保持することによって、半導体チップ４０を加熱することができる。なお、ボンディングツール５０は、先端面５２が半導体チップ４０に接触するように、半導体チップ４０を保持する機構となっていてもよい。なお、ボンディングツール５０の先端面５２の外形は、第２の開口３６よりも小さい。先端面５２は、また、電極４２の形成領域よりも大きくてもよい。そして、ボンディングツール５０は、先端面５２がすべての電極４２とオーバーラップするように、半導体チップ４０を保持する。なお、ボンディングツール５０の先端面５２の外形は、半導体チップ４０の外形よりも小さくてもよい（図３（Ａ）参照）。ただし、本発明はこれに限られるものではなく、先端面の外形が半導体チップ４０の外形よりも大きいボンディングツールを利用してもよい（図示せず）。
本工程では、配線基板１０を、ボンディングステージ５４上に配置する（図３（Ｂ）参照）。なお、配線基板１０は、ベース基板１２の第２の面１６がボンディングステージ５４と対向するように配置する。すなわち、本工程では、ベース基板１２の第１の面１４側から、配線基板１０に半導体チップ４０を搭載する。
本工程では、図３（Ａ）に示すように、配線基板１０と半導体チップ４０とを、電気的接続部２２と電極４２とが対向するように位置合わせする。このとき、ボンディングツール５０は、先端面５２が第２の開口３６の内側のみとオーバーラップするように配置する。言い換えると、ボンディングツール５０が第２のレジスト層３４とオーバーラップしないように、ボンディングツール５０と配線基板１０との位置あわせを行う。すなわち、本実施の形態に係る半導体装置の製造方法では、電気的接続部２２と電極４２とを対向させたときに、ボンディングツール５０の先端面５２が第２の開口３６の内側に配置されるように、第２のレジスト層３４（配線基板１０）が設計されているといえる。
本工程では、図３（Ｂ）に示すように、配線基板１０に半導体チップ４０を搭載して、電気的接続部２２と電極４２とを対向させて電気的に接続する。このとき、ボンディングツール５０及びボンディングステージ５４によって、配線基板１０と半導体チップ４０とを押圧する。すなわち、電気的接続部２２と電極４２とを押し付けて電気的に接続する。電気的接続部２２と電極４２とは、接触させて電気的に接続してもよい。あるいは、電気的接続部２２と電極４２とは、間に導電性微粒子を介在させることによって、電気的に接続してもよい。
以上の工程によって、あるいは、配線基板１０と半導体チップ４０との間に樹脂部５５を形成する工程や、配線基板１０を切断する工程、検査工程などを経て、図４に示す半導体装置１を製造することができる。上述した半導体装置の製造方法によると、信頼性の高い半導体装置を製造することが可能になる。以下、その効果について説明する。
ベース基板の両面にレジスト層が形成された配線基板が知られているが、レジスト層は、ボンディングツール５０からの熱の影響を受けて軟化することがある。配線基板に半導体チップを搭載する工程で、軟化したレジスト層がボンディングステージ５４に押し付けられると、レジスト層とボンディングステージ５４とが張り付くおそれがある。レジスト層とボンディングステージ５４とが張り付いてしまうと、レジスト層の剥離や、ボンディングステージ５４への汚れの付着が懸念される。
ところで、本実施の形態に係る半導体装置の製造方法によると、第２のレジスト層３４には第２の開口３６が形成されてなる。そして、配線基板１０に半導体チップ４０を搭載する工程では、ボンディングツール５０を、先端面５２が第２の開口３６の内側に配置されるように位置合わせする。言い換えると、ボンディングツール５０を、先端面５２が第２のレジスト層３４とオーバーラップしないように位置合わせする。これによると、配線基板１０に半導体チップ４０を搭載する工程で、第２のレジスト層３４が受ける、ボンディングツール５０の熱（輻射熱）の影響を小さくすることができる。これにより、第２のレジスト層３４がボンディングステージ５４に張り付くことを防止することができるため、第２のレジスト層３４が剥離しないように、半導体チップ４０を搭載する工程を行うことができる。そのため、本方法によると、信頼性の高い半導体装置を製造することができる。
なお、ボンディングツール５０の先端面５２の外形は、第１のレジスト層３０の第１の開口３２の外形よりも小さくてもよい。そして、配線基板１０に半導体チップ４０を搭載する工程では、ボンディングツール５０を、先端面５２が第１のレジスト層３０の第１の開口３２の内側のみとオーバーラップするように配置してもよい。言い換えると、ボンディングツール５０を、先端面５２が第１のレジスト層３０とオーバーラップしないように配置してもよい。これによると、第１のレジスト層３０が受ける、ボンディングツール５０の熱の影響を小さくすることができる。そのため、配線基板１０に半導体チップ４０を搭載する工程で、第１のレジスト層３０が劣化することを防止することができる。そのため、さらに信頼性の高い半導体装置を製造することができる。
（第２の実施の形態）
以下、本発明を適用した第２の実施の形態に係る半導体装置の製造方法について説明する。図５（Ａ）〜図７は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法について説明するための図である。
本実施の形態に係る半導体装置の製造方法では、配線基板１０に半導体チップ４０を搭載する工程で、配線基板１０を、ボンディングステージ６０上に配置する。図５（Ａ）及び図５（Ｂ）は、ボンディングステージ６０について説明するための図である。なお、図５（Ａ）は、ボンディングステージ６０の上視図である。また、図５（Ｂ）は、図５（Ａ）のVB−VB線断面図である。
ボンディングステージ６０は、吸着口６２を有する。吸着口６２は、例えば、溝状の凹部をなしていてもよい。吸着口６２は、対象となる部材（配線基板１０）を吸着し、固定する役割を果たす部分である。ボンディングステージ６０は、また、支持部６４を有していてもよい。支持部６４は、ボンディング工程時に、配線基板１０を支持するための領域である。ボンディングステージ６０では、吸着口６２は、支持部６４を囲むように設けられていてもよい。なお、ボンディングステージ６０（吸着口６２）の吸着方式は特に限定されるものではなく、例えば真空吸着を採用してもよい。
そして、本実施の形態に係る半導体装置の製造方法では、図６に示すように、配線基板１０をボンディングステージ６０上に配置して、吸着口６２でベース基板１２の第２の面１６における第２の開口３６からの露出部を吸着する。配線基板１０は、ボンディングステージ６０に対して、電気的接続部２２の形成領域がすべて支持されるように位置合わせしてもよい。
そして、本実施の形態に係る半導体装置の製造方法では、図７に示すように、吸着口６２でベース基板１２の第２の面１６における第２の開口３６からの露出部を吸着した状態で、配線基板１０に半導体チップ４０を搭載する。以上の工程によって、半導体装置を製造してもよい。
本実施の形態に係る半導体装置の製造方法では、吸着口６２によって、第２のレジスト層３４ではなく、ベース基板１２（第２の面１６）を吸着する。そのため、配線基板１０に半導体チップ４０を搭載する工程で、第２のレジスト層３４がボンディングステージ６０（特に、吸着口６２の周辺）に張り付くことを防止することができる。そのため、第２のレジスト層３４の剥離が発生しないように半導体装置を製造することができる。また、吸着口６２によって配線基板１０の位置ずれを防止することができることから、信頼性の高い半導体装置を製造することができる。
なお、ボンディングステージ６０の外形は、図６に示すように、第２の開口３６よりも大きくてもよい。ただし、本発明はこれに限られるものではなく、外形が第２の開口３６よりも小さいボンディングステージを利用してもよい。この場合にも、信頼性の高い半導体装置を製造することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である。
符号の説明
１…半導体装置、 １０…配線基板、 １２…ベース基板、 １４…第１の面、 １６…第２の面、 ２０…配線パターン、 ２２…電気的接続部、 ３０…第１のレジスト層、 ３２…第１の開口、 ３４…第２のレジスト層、 ３６…第２の開口、 ４０…半導体チップ、 ４１…集積回路、 ４２…電極、 ５０…ボンディングツール、 ５２…先端面、 ５４…ボンディングステージ、 ５５…樹脂部、 ６０…ボンディングステージ、 ６２…吸着口、 ６４…支持部

Claims (7)

  1. 第１及び第２の面を有するベース基板と、複数の電気的接続部を有する、前記第１の面に形成された配線パターンと、前記電気的接続部を露出させる第１の開口を有する、前記第１の面及び前記配線パターンを部分的に覆う第１のレジスト層と、前記電気的接続部の形成領域とオーバーラップする第２の開口を有する、前記第２の面を部分的に覆う第２のレジスト層と、を含む配線基板を用意する工程と、
    複数の電極を有する半導体チップを用意する工程と、
    加熱機構を備える、先端面の外形が前記第２の開口よりも小さいボンディングツールによって前記半導体チップを保持して加熱し、前記ボンディングツールを前記先端面が前記第２の面における前記第２の開口の内側のみとオーバーラップするように配置して、前記半導体チップを前記第１の面側から前記配線基板に搭載し、前記複数の電気的接続部と前記複数の電極とを対向させて電気的に接続するボンディング工程と、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記ボンディングツールの前記先端面の外形は前記第１の開口よりも小さく、
    前記ボンディング工程では、
    前記ボンディングツールを前記先端面が前記第１の面における前記第１の開口の内側のみとオーバーラップするように配置して前記半導体チップを前記配線基板に搭載する半導体装置の製造方法。
  3. 請求項１又は請求項２記載の半導体装置の製造方法において、
    前記ボンディングツールの前記先端面の外形は、前記半導体チップの外形よりも大きい半導体装置の製造方法。
  4. 請求項１又は請求項２記載の半導体装置の製造方法において、
    前記ボンディングツールの前記先端面の外形は、前記半導体チップの外形よりも小さく、かつ、前記半導体チップの前記複数の電極の形成領域よりも大きい半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
    前記ボンディング工程は、
    吸着口を有するボンディングステージに前記配線基板を配置して、前記吸着口で前記第２の面における前記第２の開口からの露出領域を吸着した状態で、前記配線基板に前記半導体チップを搭載する半導体装置の製造方法。
  6. 第１及び第２の面を有するベース基板と、複数の電気的接続部を有する、前記第１の面に形成された配線パターンと、前記電気的接続部を露出させる第１の開口を有する、前記第１の面及び前記配線パターンを部分的に覆う第１のレジスト層と、前記電気的接続部の形成領域とオーバーラップする第２の開口を有する、前記第２の面を部分的に覆う第２のレジスト層と、を含む配線基板を用意する工程と、
    複数の電極を有する半導体チップを用意する工程と、
    吸着口を有するボンディングステージに前記配線基板を配置して、前記吸着口で前記第２の面における前記第２の開口からの露出領域を吸着した状態で、前記配線基板に前記半導体チップを搭載し、前記複数の電気的接続部と前記複数の電極とを対向させて電気的に接続するボンディング工程と、
    を含む半導体装置の製造方法。
  7. 請求項１から請求項６のいずれかに記載の半導体装置の製造方法において、
    前記配線基板の前記第２の面には第２の配線パターンが形成されてなり、
    前記第２のレジスト層は、前記第２の配線パターンを覆うように形成されてなる半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5214753B2 (ja) * 2011-02-23 2013-06-19 シャープ株式会社 半導体装置およびその製造方法
US8836094B1 (en) * 2013-03-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package device including an opening in a flexible substrate and methods of forming the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
US20020149027A1 (en) * 1998-03-19 2002-10-17 Noriyuki Takahashi Semiconductor device and its manufacture, and semiconductor device packaging structure
JP2000077563A (ja) * 1998-08-31 2000-03-14 Sharp Corp 半導体装置およびその製造方法
JP3550057B2 (ja) 1999-09-16 2004-08-04 東芝マイクロエレクトロニクス株式会社 テープフィルム及び半導体パッケージ
JP3494940B2 (ja) * 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
JP3476442B2 (ja) * 2001-05-15 2003-12-10 沖電気工業株式会社 半導体装置及びその製造方法
JP3847693B2 (ja) * 2002-09-30 2006-11-22 シャープ株式会社 半導体装置の製造方法
JP2004327920A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置の製造方法、フレキシブル基板及び半導体装置
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