JP3476442B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3476442B2
JP3476442B2 JP2001145219A JP2001145219A JP3476442B2 JP 3476442 B2 JP3476442 B2 JP 3476442B2 JP 2001145219 A JP2001145219 A JP 2001145219A JP 2001145219 A JP2001145219 A JP 2001145219A JP 3476442 B2 JP3476442 B2 JP 3476442B2
Authority
JP
Japan
Prior art keywords
thin film
leads
resistant thin
heat
device hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001145219A
Other languages
English (en)
Other versions
JP2002343836A (ja
Inventor
秀一 山中
富一 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2001145219A priority Critical patent/JP3476442B2/ja
Priority to US10/139,344 priority patent/US7408242B2/en
Publication of JP2002343836A publication Critical patent/JP2002343836A/ja
Application granted granted Critical
Publication of JP3476442B2 publication Critical patent/JP3476442B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】半導体集積回路に関する技術が発展し、
多ピン化による高密度実装の要求が高まるにつれて、半
導体装置の様々なパッケージ形態が開発されてきた。
【０００３】以下、図１４（Ａ）及び（Ｂ）を参照して
従来技術につき説明する。図１４（Ａ）は、従来製造さ
れているテープキャリアの模式的な平面図である。図１
４（Ｂ）は、図１４（Ａ）のＢ−Ｂ破線における断面の
切り口を示す図である。
【０００４】従来のテープキャリアは、ポリイミド等の
膜で形成された長尺の写真フィルム状ベーステープ１４
０に、デバイスホール１１４が、ベーステープ１４０の
長軸方向に向かって直列するように多数設けられてい
る。また、ベーステープ１４０の短軸方向の両端近傍に
は、ベーステープ１４０の製造工程、輸送工程等におい
て、運搬等を容易にするために、ベーステープ１４０の
長軸方向にデバイスホール１１４に平行となるような配
列で複数のキャリーホール１４２が、設けられている。
そしてデバイスホール１１４のひとつずつに複数のリー
ド１２０が形成されている。
【０００５】複数のリード１２０は、図１４（Ｂ）に示
したように、銅細線１２０ａに、後にチップをボンディ
ングするための金属メッキ１２０ｂが施されて形成され
ている。さらにリード１２０上には、リード１２０がベ
ーステープ１４０上に載っている範囲内において、配線
パターンを保護する目的でソルダーレジスト１３２が施
されている。図には示していないが、チップは金属共晶
法又は熱圧着法を用いてデバイスホール側のリード１２
０とボンディングされる。然る後、モールド形成を行う
ことでパッケージ化される。最後にひとこまごとに切り
出されて、プリント基板等に表面実装されることにな
る。
【０００６】上述したフィルムキャリアパッケージは、
他のパッケージ形態と比較して、小型化、薄型化が容易
であり、高密度表面実装に極めて好適であるので、その
利用範囲はますます拡大していくものと期待される。
【０００７】しかしながら、従来のテープキャリアは、
チップが、ボンディングされたリードのみにより支持さ
れている。また、配線、すなわちリードによる電気的な
短絡を防ぐため、チップがキャリアのデバイスホールに
対してやや下方に沈み込むようにオフセットされて支持
されていることから、例えば長尺テープを巻き取る工
程、輸送工程等に加えて品質検査工程においてさえも、
軽度な衝撃にもかかわらず、変形及び断線等の不具合が
生じていた。このような不具合による不良率は製品の５
％〜１０％にも達することから、歩留まりの向上及び品
質管理の困難さといった観点からも早急な対策が求めら
れている。
【０００８】
【発明が解決しようとする課題】この発明は、上記従来
の問題点に鑑みてなされたものであり、ベース上に配設
されたリードの耐応力性を高めることにより、上述した
ような製造工程、輸送工程及び品質検査工程等におけ
る、リードの変形、断線等の発生を防止することにあ
る。すなわち、得られる半導体装置の歩留まりの向上、
そして製品の不良率を低減することにある。加えて半導
体装置のさらなる小型化、薄型化に貢献することを目的
とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、この発明のキャリアの構成は、デバイスホールを有
するベースに、チップをボンディングするための複数の
リードを設けたキャリアにおいて、デバイスホールのデ
バイスホールエッジ部の上側に位置する複数のリードの
上面に、デバイスホールエッジ部をまたぐように、かつ
デバイスホールに突出した複数のリードの下面に設けら
れている耐熱性薄膜を具え、デバイスホールに突出する
リードの先端部分には、耐熱性薄膜が設けられていな
い、先端部分の上面、両側面及び下面領域を含むチップ
搭載領域を具えていることを特徴とする。
【００１０】この構成により、リードの耐応力性が飛躍
的に向上し、リードの変形、断線の発生を減少させるこ
とができる。
【００１１】 また、この発明の半導体装置の製造方法
によると、ベースにデバイスホールを形成する工程と、
ベースに銅箔を貼り合わせる工程と、銅箔をエッチング
して複数のリードを形成する工程と、複数のリードに金
属メッキを施す工程と、デバイスホールのデバイスホー
ルエッジ部の上側に位置する金属メッキが施された複数
のリードの上面に、デバイスホールエッジ部をまたぐよ
うに耐熱性薄膜を設け、かつデバイスホールに突出する
金属メッキが施された複数のリードの先端部分には、耐
熱性薄膜が設けられていない、先端部分の上面、両側面
及び下面領域を含むチップ搭載領域を設ける工程と、複
数のリードのチップ搭載領域にチップをボンディングす
る工程と、チップを覆うモールドを施す工程とを含むこ
とを特徴とする。
【００１２】この製造方法により、特にデバイスホール
側のリードの耐応力性が飛躍的に向上したキャリア及び
半導体装置を効率的に製造することができる。
【００１３】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。なお、図面は、この発明が
理解できる程度に概略的に示されているに過ぎず、これ
によりこの発明が特に限定されるものではない。また、
以下の説明に用いる各図において同様の構成成分につい
ては、同一の符号を付して示し、その重複する説明を省
略する場合もあることを理解されたい。
【００１４】〈第１の実施の形態〉図１は、この発明の
第１の実施形態を示す図である。図１（Ａ）はベースに
設けられたデバイスホールと、デバイスホールに突出す
るように設けられたリードとを、位置関係が理解できる
ように拡大して示した斜視図である。図１（Ｂ）は、図
１（Ａ）のＢ−Ｂ一点破線による断面の切り口を示す図
である。
【００１５】図１（Ａ）および（Ｂ）を参照して、この
発明の第１の実施形態につき説明する。この発明のキャ
リア１０は、デバイスホール１４が設けられたベース１
２にリード２０と、このリード２０に配設された耐熱性
薄膜３０とを具えている。この耐熱性薄膜３０は、デバ
イスホール１４のデバイスホールエッジ１４ａの上側
を、このデバイスホールエッジ１４ａをまたぐように、
リード２０の上面及び側面に配設されている。リード２
０表面に設けられた耐熱性薄膜３０は、リード２０ごと
に独立して、空間的に離間するように設けられている。
そして、このリード２０のデバイスホール側にチップが
ボンディングされる。
【００１６】この第１の実施の形態及び以下に説明する
全ての実施形態において、ベースには、好ましくはシリ
コン基板、ガラス基板、エポキシ基板、ガラスエポキシ
基板及びセラミック基板等の半導体装置の製造に一般的
に用いられている基板類に加えて、ポリイミドフィル
ム、ポリエステルフィルム等の使用が想定されている。
【００１７】しかし、当業者は、半導体装置の仕様によ
り、ベースに求められる性質等を考慮して、列記された
いずれかの基板又はフィルムを適宜選択できることはも
とより、列記された基板やフィルム以外の所望材料で形
成されたベースを適宜選択することができる。
【００１８】なお、図１に示した構成例ではデバイスホ
ール１４の形状を矩形状としたが、この発明の構成例に
よれば、何らこれに限定されるものではなく、例えばこ
れを円形状又は楕円形状等にすることもできる（以下の
実施の形態においても同様）。
【００１９】リード２０は、ベース１２上に、デバイス
ホールエッジ１４ａからデバイスホール１４側へと突出
するように、複数個並設されている。このリード２０
は、図１（Ｂ）に示したように、好ましくは銅細線２０
ａに金属メッキ２０ｂを施すことで形成されている。こ
のリード２０の横断面形状は、好ましくは矩形状あるい
は台形状とするのがよい。
【００２０】この金属メッキ２０ｂは、ベース１２との
接触面を除くリード２０全面、すなわちリード露出表面
全面に施されている。この金属メッキ２０ｂの層は、チ
ップとリード２０とを、この金属メッキ２０ｂに金属共
晶法又は熱圧着法によりボンディングするために設けら
れている。そのメッキ材料には、Ａｕ又はＳｎ等が挙げ
られるがこれらに限定されるものではない。このメッキ
材料は、ボンディングされるチップの形状、パッド、ボ
ンディングエリアの性質等によって適宜所望の材料を選
択することができる（以下の実施の形態においても同
様）。
【００２１】また、この発明でいう耐熱性を備えた薄膜
（耐熱性薄膜ともいう。）の材質は、耐熱性が第１に優
先されるが、耐応力性及び柔軟性等を併せて考慮して決
定される。この薄膜の材料として絶縁性の材料又は導電
性の材料のいずれも使用できるが、例えば絶縁性の材料
としては、好ましくはポリイミド系、エポキシ系及びウ
レタン系等の樹脂が挙げられる。より好ましくはこの材
料をポリイミド系樹脂とするのがよい。
【００２２】また、導電性の材料としては、例えば純ニ
ッケル等が挙げられるが、耐熱性薄膜３０に導電性の材
料を使用する場合には、配線、すなわちリード２０が電
気的に短絡するのを防ぐために、それぞれのリード２０
ごとに導電性を有する耐熱性薄膜３０をそれぞれ設ける
必要がある。
【００２３】このように、リードに耐熱性薄膜を設けた
構成によれば、この発明のキャリアのリードのデバイス
ホール側にチップをボンディングした場合に、デバイス
ホールエッジの直上及び／又はその近傍等の例えば図１
（Ａ）中に示した矢印Ｆそれぞれの方向もしくはこれら
の方向が複合した方向にかかる応力の集中する部分を効
果的に強化することができる。そしてリードの変形、断
線等の発生を防止し、その結果キャリアの不良率を劇的
に低減することができる。
【００２４】図２（Ａ）及び（Ｂ）は、この発明のキャ
リアの第１の実施の形態の変形例を示す図である。図２
（Ａ）は、ベースに設けられたデバイスホールと、デバ
イスホールに突出するように設けられたリードとを、位
置関係が理解できるように拡大して示した斜視図であ
る。図２（Ｂ）は、図２（Ａ）のＣ−Ｃ一点破線による
断面の切り口を示す図である。
【００２５】この変形例では、耐熱性薄膜３０が、デバ
イスホール１４のデバイスホールエッジ１４ａの上側
を、このデバイスホールエッジ１４ａをまたぐように、
リード２０の上面及び両側面に設けられていることは、
第１の実施の形態と同様である。この例では、さらにリ
ード２０上面及び両側面に配設された耐熱性薄膜３０の
うちベース１２上にある領域部分に連続して、この領域
の幅と等しい幅で、耐熱性薄膜３０をベース１２上に設
ける。従って、この耐熱性薄膜３０は、ベース１２上で
あって、リード２０それぞれの間隙間の領域とにも設け
られている。すなわちこの変形例では耐熱性薄膜３０
は、複数のリード２０にまたがるように設けられてい
る。
【００２６】この変形例では、耐熱性薄膜３０がひと続
きに配設されるので、配線、すなわちリード２０同士の
電気的な短絡を防ぐために、耐熱性薄膜３０が絶縁性の
材料から形成される必要がある。
【００２７】この変形例によれば、レジスト工程などの
複雑な工程を経ずとも、耐熱性薄膜の材料を注入、塗
布、吹きつけする等の簡易な工程のみで、一度に連続し
た耐熱性薄膜３０を形成することができるので、この構
造は、より工業的な生産に好適であり、さらにコストパ
フォーマンスの向上も期待される。
【００２８】〈第２の実施の形態〉図３は、この発明の
キャリアの第２の実施の形態を模式的に示す図である。
図３（Ａ）はデバイスホール１４、リード２０及びベー
ス１２の位置関係がわかるように、この発明のキャリア
の要部を拡大して示した斜視図である。図３（Ｂ）は図
３（Ａ）のＢ−Ｂ一点破線における断面の切り口を示す
図である。
【００２９】この実施の形態では、耐熱性薄膜３０が、
リード２０の上面のうち、チップにボンディングするた
めの領域（チップ搭載領域ともいう。）を残した上面領
域（チップ非搭載領域ともいう。）に、広く形成してあ
る。
【００３０】一般に、キャリアにチップをボンディング
する場合には、リードに施したメッキ材と、チップ側の
ボンディングエリア、すなわちＡｕバンプ等とを金属共
晶、又は熱圧着することにより行われる。従って、この
発明でいう、「チップにボンディングするための領
域」、すなわちチップ搭載領域とは、リードの少なくと
も上面、場合によってはこの上面に追加して下面及び／
又は側面（一方又は双方の側面）に存在する金属メッキ
を溶解させて、チップ側のパッド、Ａｕバンプ等と、金
属共晶させるか、又は熱圧着させることにより、リード
をチップにボンディングするために十分である領域のこ
とをいう。この領域は、図３（Ａ）及び（Ｂ）に２０ｃ
で示す領域に相当する。その領域のリード長軸方向の長
さは、チップ側のパッド、Ａｕバンプ等の条件によっ
て、適宜決定されるが、好ましくは６０μｍから１００
μｍである。
【００３１】このように、リード２０の上面のチップ搭
載領域２０ｃ以外の上面領域に耐熱性薄膜３０を設けた
構成によれば、第１の実施の形態に比較して、デバイス
ホール１４に突出しているリード２０先端部分は、特に
リード２０の長軸及び短軸と直交する方向の応力Ｆ、す
なわち上下方向の屈曲に対する耐応力性が一層高められ
ることが期待される。
【００３２】〈第３の実施の形態〉図４は、この発明の
キャリアの第３の実施の形態を模式的に示す斜視図であ
る。第３の実施の形態の構成例では、第２の実施の形態
の構成に加えて、チップにボンディングするための領
域、すなわちチップ搭載領域２０ｃを残したリード２０
両側面にも耐熱性薄膜３０が配設されている。
【００３３】この構成によれば、第２の実施の形態の効
果に加えて、特にリード２０の短軸方向、すなわち横方
向から加わる応力Ｆに対する耐応力性をより効果的に付
与することができる。従ってリード２０の変形、断線等
をさらに効果的に防止することができる。
【００３４】〈第４の実施の形態〉図５は、この発明の
キャリアの構成をベーステープに適用した第４の実施の
形態を模式的に示した平面図である。この構成例によれ
ば、デバイスホール１４を設けたベーステープ４０上
に、リード２０が設けられている。この構成例では、こ
のベーステープ４０は、両側の縁に沿って、等ピッチで
キャリーホール４２が設けられていて、幅方向のほぼ中
央に複数個のデバイスホール１４がキャリーホール４２
に沿って並設されている。さらに、このデバイスホール
１４の縁周辺にはソルダーレジスト３２が設けられてい
る。上述したリード２０は、デバイスホール１４の周辺
にそれぞれ離間して並設されている。これらリード２０
の一方の先端部分はデバイスホール側に突出している。
そして耐熱性薄膜３０はデバイスホール１４とソルダー
レジスト３２との境界をまたがってリード２０の上面と
両側面とに設けられている。ここでベーステープとは、
いわゆるテープキャリアの製造に適用可能なものであれ
ばよく、その材質、大きさ等は特に限定されない。条件
によって異なるが、一般的には４０ｍほどの長さのベー
ステープから１０００個程度のテープキャリア半導体装
置が製造される。これらのベーステープとしては、例え
ばポリイミドテープ、ポリエステルテープ等が挙げられ
るが、好ましくはポリイミドテープとするのがよい。
【００３５】〈第５の実施の形態〉図６は、この発明の
第５の実施の形態を模式的に示す斜視図である。この構
成例では、耐熱性薄膜３０をベース１２上に各リード２
０周囲を埋め込むように設けてある。さらに、デバイス
ホール１４に突出しているリード２０部分は、チップ搭
載領域２０ｃから外れた側面領域に、ベース１２上の耐
熱性薄膜３０と連結させて設け、この突出した耐熱性薄
膜３０の部分で各リード２０の両側面を埋めてある。さ
らに、各リード２０の上面には、チップ搭載領域２０ｃ
以外の領域にも設けられている。
【００３６】このように、耐熱性薄膜３０が、ベース１
２上であって隣接するリード２０同士の間の間隙及び両
端に位置するリード２０外側近傍、リード２０のうちチ
ップにボンディングするための領域、すなわちチップ搭
載領域２０ｃを残した上面及び両側面、並びにチップ搭
載領域２０ｃを残した、デバイスホール１４に突出した
隣接するリード２０同士間の間隙に翼状に張り出すよう
に及び両端リード２０外側面近傍に、翼状に張り出すよ
うに配設されている。
【００３７】ここで、例えばデバイスホール１４が円形
状又は楕円形状である場合には、例えば円周（楕円周）
の１／８の間隔ごとに、切れ目を入れる等して耐熱性薄
膜３０の上述した翼状に張り出した部分を分割すること
で、リード２０が、ある程度方向性を持った柔軟性を有
するようにできる（以下の実施の形態においても同
様）。
【００３８】この構成により、第３の実施の形態の構成
と比較して、リード２０それぞれのねじれ方向に加わる
応力に対して、より効果的に耐応力性を付与することが
できる。
【００３９】図７は、第５の実施の形態の変形例を模式
的に示す斜視図である。この変形例は、図６を参照して
説明した構成例において、各リード２０の側面に、デバ
イスホール１４に突出させて設けた耐熱性薄膜３０の部
分を、その突出長よりも短くした例である。耐熱性薄膜
３０が、ベース１２上であって隣接するリード２０同士
の間の間隙及び両端に位置するリード２０外側近傍、リ
ード２０のチップ搭載領域２０ｃを残した上面、並びに
少なくともチップ搭載領域２０ｃを残した、デバイスホ
ール１４に突出した隣接するリード２０同士の間隙に、
リード２０上に配設されたものとは異なる長さで翼状に
張り出すように及び両端に位置するリード２０外側面近
傍に、翼状に張り出すように配設されている。
【００４０】この構成により、第５の実施の形態と比較
して、リード２０ひとつひとつの柔軟性を確保しつつ、
デバイスホールエッジ１４ａ直上及び／又はその近傍等
の応力の集中する部分のリードの耐応力性を一層効果的
に向上させることができる。
【００４１】〈第６の実施の形態〉図８は、第６の実施
の形態を模式的に示す図である。ベース裏面１２ａ側か
ら、ベース１２、リード２０及び耐熱性薄膜３０との位
置関係を理解しやすいように拡大して示した斜視図であ
る。
【００４２】この構成例では、耐熱性薄膜３０が各リー
ド２０の裏面側にも設けられている。すなわち、上述し
た第１の実施の形態から第５の実施の形態の構成に加え
て、耐熱性薄膜３０が、デバイスホール１４に突出した
リード２０の下面（裏面）に、デバイスホールエッジ１
４ａからチップ搭載領域２０ｃの端縁に至るまでの領域
内に、後の工程でのチップとのボンディングに支障をき
たさない範囲でさらに配設されている。
【００４３】この構成により、リード２０は表面側及び
裏面側に、補強材すなわち耐熱性薄膜３０が設けられて
いるので、さらに効果的にリード２０の耐応力性を向上
させることができる。
【００４４】また、この構成の耐熱性薄膜が、絶縁性の
材料から形成される場合には、電気的短絡の懸念がな
く、従ってリード２０をチップのより中央部にボンディ
ングすることが可能となる。このため、通常なされるベ
ースに対するチップの下方へのオフセットの度合いを減
少させるか、又はなくすことが可能となる。さらにリー
ド自体の剛性が顕著に向上することから、リード２０の
すべてをモールドする必要もなくなるので、パッケージ
をより薄型化及び／又は小型化することができる。
【００４５】図９は、第６の実施の形態の変形例を、図
８と同様にベース裏面１２ａ側からベース１２、リード
２０及び耐熱性薄膜３０との位置関係を理解しやすいよ
うに拡大して示した模式的な斜視図である。耐熱性薄膜
３０が、第６の実施の形態の構成に加えて、さらにベー
ス裏面１２ａ上にも配設されている。
【００４６】この構成により、第６の実施の形態により
得られる効果に加えて、以下の実施の形態において詳し
く説明するが、製造工程面で、フォトレジスト工程等の
複雑なパターン形成工程を省略できるので、より製造工
程を簡略化することができる。従って、半導体装置の製
造コストの削減が期待される。
【００４７】この発明の構成に適用される耐熱性薄膜３
０は、上述したように耐熱性、耐応力性及び柔軟性等を
考慮して決定されるが、リード２０とチップとのボンデ
ィング時に５００℃以上の熱にさらされるので、特に耐
熱性が重視される。加えて耐応力性及び柔軟性も必要で
あることを考慮すると、例えばポリイミド系、エポキシ
系及びウレタン系等の樹脂が好適である。特に好ましく
はポリイミド系樹脂とするのがよい。
【００４８】樹脂の膜厚は、少なくとも１０μｍあれば
効果が得られる。膜厚の上限はリード２０の柔軟性等、
この発明の目的を損なわない範囲であれば特に限定され
ない。
【００４９】また、この発明の耐熱性薄膜３０には、導
電性の材料も使用することもできる。導電性の材料とし
ては、好ましくは例えば純ニッケルを使用するのがよ
い。
【００５０】導電性の材料を使用する場合には、リード
２０が電気的に短絡するのを防ぐために、それぞれのリ
ード２０ごとに独立した耐熱性の薄膜を設ける必要があ
る。
【００５１】〈第７の実施の形態〉図１０（Ａ）及び
（Ｂ）は、この発明の第７の実施の形態を模式的に示す
図である。図１０（Ａ）は、第１の実施の形態のキャリ
アに、チップをボンディングした半導体装置を、リー
ド、ベース及びチップの互いの配置関係が理解しやすい
ようにデバイスホール部分を拡大して示した斜視図であ
る。図１０（Ｂ）は、図１０（Ａ）のＢ−Ｂ一点破線に
おける断面の切り口を示す図である。ここには第１の実
施の形態のキャリアのみを一例として図示したが、その
他の全ての実施の形態についても同様にチップ４０のボ
ンディングが行われる。
【００５２】チップ４０には、キャリア１０のリード２
０とボンディングするためのバンプ構造４２が設けられ
ている。このバンプ構造４２は、本質的にはＡｕからな
ることが好ましい。しかしながら、ボンディング方法、
チップ形状等の条件により、この発明の目的を損なわな
い範囲で適宜他の手段、材料を選択することが可能であ
る。
【００５３】そして、この実施の形態では、バンプ構造
４２にリード２０が、金属共晶法又は熱圧着法により、
ボンディングされている。従って、リード２０の金属メ
ッキ２０ａのうち、チップ搭載領域２０ｃ及びその近傍
部分は溶解してバンプ構造４２と一体化するので、リー
ド２０の厚みはボンディングエリアに近いほど減少して
いる。
【００５４】このときリード２０が電気的に短絡するの
を防止するため、チップ４０は、ベース１２に対してや
や下方に沈み込むようにオフセットされる。
【００５５】この実施の形態の構成によると、上下左右
方向に屈曲するように応力が集中するリード２０のデバ
イスホールエッジ１４ａ直上及び／又はその近傍等にお
いて、耐熱性薄膜３０が、リード２０とともに柔軟にし
なるように、応力を吸収し、かつ分散させることができ
る。
【００５６】このように耐熱性薄膜３０が補強材として
作用するので、チップ４０にボンディングされたリード
２０の耐応力性をより効果的に増強することができる。
【００５７】〈第８の実施の形態〉図１１（Ａ）及び
（Ｂ）は、第８の実施の形態を模式的に示す断面の切り
口を示す図である。
【００５８】この発明の構成の代表として、第１の実施
の形態を応用した例を図示したが、この発明に包含され
る他の実施の形態の構成も、この第８の実施の形態に適
用可能であることはいうまでもない。
【００５９】図１１（Ａ）及び（Ｂ）において、ｈ０及
びｈ１はモールドの厚みを表す。ｗ０及びｗ１は、モー
ルド上面又は下面の形状が正方形又は円形と仮定したと
きのモールド幅の１／２をモールド中心点５２と図中に
仮定し、さらにこのモールド中心点５２を通り、モール
ド５０の外延を構成する直線又は曲線の場合にはその接
線に対して平行に引いた線と、モールド５０の外延を構
成する直線又は接線とに垂直になるような線分の長さ、
すなわち円形状のモールドにあってはその半径の長さ、
正方形状のモールドにあっては、その辺の１／２に相当
する長さを図中に仮定したものである。ここでｄ０及び
ｄ１は、デバイスホールエッジ１４ａとチップ４０側面
との距離を示す。
【００６０】図１１（Ａ）は、第１の実施の形態で示し
たキャリアに、チップ４０をボンディングし（第７の実
施の形態に相当）、モールド５０を常法に従って施すこ
とによりパッケージ化した半導体装置の実施の形態を示
す模式的な断面の切り口を示す図である。
【００６１】リード２０が、電気的に短絡しないよう
に、チップ４０は、ベースに対してやや下方に沈み込む
ようにオフセットされてボンディングされている。そし
て、リード２０が外部に露出しないようにモールド５０
が施されている。
【００６２】このモールド５０は、この発明の目的を損
なわない範囲で、従来使用されているプラスチック、樹
脂、セラミック及びガラスセラミック等から適宜選択
し、形成すればよい。
【００６３】図１１（Ｂ）は、第１の実施の形態で示し
たキャリアのリード２０の下面に、さらに絶縁性である
耐熱性薄膜３０を配設したキャリア（第６の実施の形態
及びその変形例参照）に対し、上述と同様にしてチップ
４０をボンディングし、次いでモールド５０を常法に従
って施すことによりパッケージ化した半導体装置の模式
的な断面を示す図である。
【００６４】このようにリード２０の下面に配設された
耐熱性薄膜３０が絶縁性である場合には、チップ４０
を、ベース１２に対してやや下方にオフセットすること
なくボンディングすることができる。さらにチップ４０
のより中央部に近い点にリード２０をボンディングする
ことができる。そして、リード２０自体の剛性が高まる
ことで、リード２０のみでチップ４０を支持することが
可能となる。
【００６５】この実施の形態によれば、図１１（Ａ）に
おけるモールドのサイズに関連するパラメーターｗ０、
ｈ０及びｄ０は、それぞれｗ１（＜ｗ０）、ｈ１（＜ｈ
０）及びｄ１（＜ｄ０）に短縮することができる。すな
わち、モールドの厚みはｈ０からｈ１に、モールド長の
１／２をｗ０からｗ１に、デバイスホールエッジ１４ａ
からチップ４０端縁までの距離をｄ０からｄ１にそれぞ
れ減ずる、すなわち縮小することが可能となる。
【００６６】従って、上述した実施の形態におけるリー
ドの耐応力性の増強効果に加えて、さらにモールド自
体、又はモールドを含めた半導体装置のさらなる小型化
及び／又は薄型化が可能となる。
【００６７】〈第９の実施の形態〉以下、図１２及び図
１３を参照して、この発明のキャリア及び半導体装置の
製造方法につき説明する。
【００６８】図１２（Ａ）〜（Ｄ）及び図１３（Ａ）〜
（Ｃ）は、この発明のキャリアの製造工程中の主要段階
で得られた構造体を模式的に示した断面の切り口を示す
図である。
【００６９】図１２（Ａ）及び（Ｂ）に示したように、
ベース１２にデバイスホール１４を形成する。また、図
には示していないが、同時に又は別途に、所望によりキ
ャリーホール等を設けてもよい。
【００７０】ベース１２には、上述したようにシリコン
基板、ガラス基板、エポキシ基板、ガラスエポキシ基板
及びセラミック基板等の半導体装置の製造に一般的に用
いられている基板類に加えて、特にポリイミドフィル
ム、ポリエステルフィルム等のフィルムを好適に使用す
ることができる。
【００７１】デバイスホールを形成するに際し、ベース
１２が、シリコン基板、ガラス基板、エポキシ基板、ガ
ラスエポキシ基板及びセラミック基板等である場合に
は、旋盤等の物理的機械的手段に加えて、レジスト及び
エッチングといった化学的手段を、この発明の目的を損
なわない範囲で適宜選択すればよい。また、ベース１２
がポリイミドフィルム、ポリエステルフィルム等のフィ
ルムから形成される場合には、好ましくはパンチャーを
用いて機械的に形成するのがよい。
【００７２】次いで、図１２（Ｃ）に示したように、ベ
ース１２上面に銅箔２０ａを貼り合わせる。然る後、図
１２（Ｄ）に示したように、フォトレジスト工程及びエ
ッチング工程を経て、回路の配線である複数のリード２
０が形成される。
【００７３】次に、図１３（Ａ）に示したように、リー
ド２０露出表面全面に金属メッキ２０ｂを施す。ここ
で、メッキされる金属としては、上述したように、Ａｕ
又はＳｎ等が挙げられるがこれらに限定されるものでは
なくボンディング方法、ボンディングされるチップの形
状、パッド、ボンディングエリアの性質等によって材料
を適宜選択すればよい。
【００７４】次いで、ベース１２上に形成された配線パ
ターン、すなわちリード２０を保護するために、ソルダ
ーレジストを形成する。
【００７５】このソルダーレジストを形成する工程は、
上述した金属メッキ工程に先立って行うことも可能であ
る。
【００７６】しかしながら、先にソルダーレジストを形
成すると、後の金属メッキ工程でレジストが剥離する恐
れがあり、このレジストが剥離してむき出しになった配
線が、経年変化により劣化する懸念がある。従って、好
ましくはソルダーレジスト工程に先立って金属メッキ工
程を実施するのがよい。
【００７７】この発明のキャリアの製造方法によると、
ソルダーレジスト形成工程を兼ねて、配線パターンを保
護するためのソルダーレジストとして、ベース１２上の
リード２０と、デバイスホールエッジ１４ａ近傍及びデ
バイスホール１４に突出するリード２０とに、耐熱性薄
膜３０を形成することができる。ただし、この製造方法
は、使用されるソルダーレジスト材が、この発明の目的
を損なうことなく、耐熱性薄膜３０として使用可能であ
る場合に限られる。
【００７８】この発明のキャリアの製造方法によれば、
耐熱性薄膜３０をデバイスホールエッジ１４ａの近傍で
あるリード２０の上面あるいは上面及び（両）側面に、
配設するものであることを特徴とする。
【００７９】さらに、好ましくは、第１の実施の形態の
変形例（図２参照）に示したように、耐熱性薄膜３０を
配設する工程を、マスク等を用いることなく注入、塗
布、吹きつけ等により行うのがよい。
【００８０】この実施の形態では、レジスト工程などの
複雑な工程を経ずとも、耐熱性薄膜の材料を、それぞれ
必要な手段を用いて、注入、塗布、吹きつけする等の簡
易な工程のみで、１工程でひと続きの耐熱性薄膜３０を
形成することができるので、より工業的な生産に好適で
ある。さらに設備投資等のコスト削減効果も期待され
る。
【００８１】また、耐熱性薄膜３０を、リード２０のう
ち、チップ搭載領域２０ｃを残した上面に配設するのが
好ましい。
【００８２】さらにまた、耐熱性薄膜３０を、リード２
０のうち、チップ搭載領域２０ｃを残して、さらに側面
にも配設するのが好ましい。
【００８３】これら上述した実施の形態によれば、耐熱
性薄膜３０の配設工程は、ソルダーレジスト形成工程を
兼ねることができる。なお、リード２０の上面及び両側
面には、１工程のみで同時に耐熱性薄膜３０を配設する
ことができる。
【００８４】従って、耐熱性薄膜３０の形成工程が１工
程のみで済むので、コスト削減等の観点から、非常に好
ましい。
【００８５】従来、ソルダーレジスト材は、ヤング率の
小さな耐熱性を有する材料が使用されてきた。しかしな
がら、この発明の耐熱性薄膜３０には、まず第１に耐熱
性が要求されるが、耐応力性及び柔軟性も兼ね備えてい
る必要がある。
【００８６】従って、この発明の耐熱性薄膜３０の材料
としては、ポリイミド系、エポキシ系及びウレタン系の
樹脂が好適である。特に好ましくはポリイミド系の樹脂
とするのがよい。
【００８７】また、この発明のキャリアの製造方法によ
ると、従来使用されているソルダーレジスト材等を使用
して、常法によりソルダーレジスト工程を実施した後
に、ベース裏面に耐熱性薄膜３０を配設する工程を含
む、この発明の耐熱性薄膜３０を形成する１又は２以上
の工程をさらに別途実施することもできる。
【００８８】従って、この発明のキャリアの製造方法に
よれば、好ましくは、耐熱性薄膜３０をチップ搭載領域
２０ｃを残したリード２０上面及び（両）側面と、ベー
ス１２上であって隣接するこれらリード２０同士の間の
間隙及び両端に位置するリード２０外側近傍と、チップ
搭載領域２０ｃを残した、デバイスホール１４に突出し
た隣接するリード２０同士の間隙に翼状に張り出すよう
に及び両端に位置するリード２０外側面近傍に翼状に張
り出すように、配設するのがよい。
【００８９】また、他の好適例として、耐熱性薄膜３０
を、チップ搭載領域２０ｃを残したリード２０下面に、
配設するのがよい。
【００９０】さらに他の好適例として、耐熱性薄膜３０
を配設する工程が、ベース下面に耐熱性薄膜を配設する
工程をさらに含むのがよい。
【００９１】これらの実施の形態によれば、耐熱性薄膜
３０を配設するにあたり、２以上の配設工程を含む。こ
のため、より複雑な配設パターンを設定し、実現するこ
とができるので、リード２０の柔軟性、柔軟性を持たせ
るべき方向等の条件を微妙に制御しつつ、この発明の目
的である耐応力性が強化されたリード２０を製造するこ
とができる。
【００９２】例えば樹脂のような耐熱性薄膜３０をベー
ス１２表面及びリード２０表面に形成する方法として
は、スクリーン印刷法、又は感光性材料を用いて露光及
び現像する写真法等が挙げられるが、コスト面を考慮す
ると、好ましくはスクリーン印刷法を適用するのがよ
い。
【００９３】また、導電性の材料、例えば好ましくは純
ニッケルを耐熱性薄膜３０として使用してもよい。
【００９４】この場合には、配線が電気的な短絡を起こ
さないように、それぞれのリード２０に、それぞれ独立
して耐熱性薄膜３０が設けられている必要がある。従っ
て、第１の実施の形態の変形例、第５の実施の形態、第
５の実施の形態の変形例及びこれらの応用例には適用す
ることはできない。
【００９５】例えば純ニッケルを耐熱性薄膜３０として
形成する方法としては、金属蒸着法により行うのがよ
い。
【００９６】この発明の耐熱性薄膜３０の配設範囲を制
御するには、レジスト等のマスクを使用する。ここでス
クリーン印刷法を適用し、耐熱性薄膜３０を形成するに
際し、上述した絶縁性の樹脂を使用する場合には、リー
ド２０の上面と側面に単一工程で薄膜を形成することが
できる。例えば第５の実施形態の変形例のように、リー
ド２０上面の薄膜パターンとベース１２表面上及びデバ
イスホール１４内に突出する薄膜パターンとに段差が生
じるような複雑な形状の薄膜パターンを形成する場合に
は、２以上の耐熱性薄膜３０を形成する工程を組み合わ
せるのがよい。
【００９７】加えて、図１３（Ｃ）に示したように、所
望により、リード２０下面又は、リード２０下面及び図
には示していないがベース１２裏面に、耐熱性薄膜３０
を形成してもよい。
【００９８】以下に図１０及び図１１を参照して、この
発明の半導体装置の製造方法を説明する。図１０（Ａ）
及び（Ｂ）に示したように、リード２０は、チップ４０
上に設けられたバンプ構造４２に、金属共晶法又は熱圧
着法によりボンディングされる。このとき、配線が電気
的に短絡するのを防ぐため、チップ４０はベース１２に
対して、やや下方に沈み込むようにオフセットされる。
一般的には、ベースに対しておよそ８０μｍ下方にオフ
セットすればよい。
【００９９】次いで、図１１（Ａ）に示したように、常
法によりモールド５０を形成してパッケージ化する。
【０１００】以上の工程により、キャリア及びモールド
によりパッケージ化された半導体装置が複数個並設され
たベースが得られる。
【０１０１】然る後、一続きのパッケージは、ベースご
とひとこまずつ切断されて、半導体装置として成立す
る。そして、この半導体装置は、基板に表面実装される
ことで機能することとなる。
【０１０２】図１１（Ｂ）より明らかなように、この発
明の実施の形態のうち、リード２０下面に絶縁性である
耐熱性薄膜３０を配設した場合には、上述したチップ４
０のベース１２に対するオフセットを行う必要がない。
またチップ４０のより中心点に近い点でボンディングす
ることが可能となるので、既に説明したとおり、モール
ドのサイズに関連するパラメーターｗ０、ｈ０及びｄ０
は、それぞれｗ１（＜ｗ０）、ｈ１（＜ｈ０）及びｄ１
（＜ｄ１）に減ずることができる。従って、パッケージ
のさらなる小型化及び／又は薄型化を実現することが可
能である。
【０１０３】また、リード２０の耐応力性、剛性がさら
に強化されるため、リード２０全てを外部に露出しない
ようにモールド５０で封入する必要もなくなる。すなわ
ちリード２０のみで、デバイスホール内の範囲でモール
ド５０により封入されたパッケージを支持することが可
能となる。
【０１０４】この方法及び構成により、モールド５０に
よるパッケージ化が非常に容易になるばかりでなく、モ
ールド材の大幅な節約が可能となるので経費節減、すな
わちコストパフォーマンスの大幅な改善が可能となる。
【０１０５】
【発明の効果】上述したように、この発明のキャリア、
半導体装置の構成によると、リード部分の耐応力性が飛
躍的に向上し、リードの変形、断線の発生を顕著に減少
させることができる。従来、５％から１０％にも達して
いたこのような不具合による不良率は、１％又はそれ以
下に低減されることが期待される。加えて半導体装置の
さらなる小型化及び／又は薄型化に貢献する。
【０１０６】また、この発明のキャリア及び半導体装置
の製造方法によると、簡易な方法で、効率的に製造を実
施することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す斜視図
（Ａ）及びその切り口の断面図（Ｂ）である。
【図２】この発明の第１の実施の形態の変形例を示す斜
視図（Ａ）及びその切り口の断面図（Ｂ）である。
【図３】この発明の第２の実施の形態を示す斜視図
（Ａ）及びその切り口の断面図（Ｂ）である。
【図４】この発明の第３の実施の形態を示す斜視図であ
る。
【図５】この発明の第４の実施の形態を示す平面図であ
る。
【図６】この発明の第５の実施の形態を示す斜視図であ
る。
【図７】この発明の第５の実施の形態の変形例を示す斜
視図である。
【図８】この発明の第６の実施の形態を示す斜視図であ
る。
【図９】この発明の第６の実施の形態の変形例を示す斜
視図である。
【図１０】この発明の第７の実施の形態を示す斜視図
（Ａ）及びその切り口の断面図（Ｂ）である。
【図１１】この発明の第８の実施の形態を示す断面図で
ある。
【図１２】この発明のキャリアの製造工程を説明するた
めの断面図である。
【図１３】この発明のキャリアの製造工程を説明するた
めの断面図（続き）である。
【図１４】従来技術を説明するための断面図である。
【符号の説明】
１０：キャリア １２：ベース １４、１１４：デバイスホール １４ａ：デバイスホールエッジ ２０、１２０：リード ２０ａ、１２０ａ：銅箔（細線） ２０ｂ、１２０ｂ：金属メッキ ２０ｃ：チップ搭載領域 ３０：耐熱性薄膜 ３２、１３２：ソルダーレジスト ４０、１４０：ベーステープ ４２、１４２：キャリーホール ５０：モールド ５２：モールド中心点
フロントページの続き (56)参考文献 特開 平２−121344（ＪＰ，Ａ) 特開 平４−291737（ＪＰ，Ａ) 特開 平５−82593（ＪＰ，Ａ) 特開 平11−214435（ＪＰ，Ａ) 特開 平６−342969（ＪＰ，Ａ) 特開 平11−214453（ＪＰ，Ａ) 特開 平６−252215（ＪＰ，Ａ) 特開2000−31212（ＪＰ，Ａ) 実開 昭64−13127（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】 デバイスホールを有するベースに、チッ
    プをボンディングするための複数のリードを設けたキャ
    リアにおいて、 前記デバイスホールのデバイスホールエッジ部の上側に
    位置する前記複数のリードの上面に、前記デバイスホー
    ルエッジ部をまたぐように、かつデバイスホールに突出
    した前記複数のリードの下面に設けられている耐熱性薄
    膜を具え、 前記デバイスホールに突出する前記リードの先端部分に
    は、前記耐熱性薄膜が設けられていない、前記先端部分
    の上面、両側面及び下面領域を含むチップ搭載領域を具
    えていることを特徴とするキャリア。
  2. 【請求項２】 前記耐熱性薄膜は、前記複数のリードの
    うち、前記チップ搭載領域を残して、さらに側面にも設
    けられていることを特徴とする請求項１に記載のキャリ
    ア。
  3. 【請求項３】 デバイスホールを有するベースに、チッ
    プをボンディングするための複数のリードを設けたキャ
    リアにおいて、 前記デバイスホールのデバイスホールエッジ部の上側に
    位置する前記複数のリードの上面、側面及びデバイスホ
    ールに突出した下面、前記ベース上であって隣接する前
    記複数のリード同士の間の間隙、並びに両端に位置する
    前記複数のリード外側近傍に、デバイスホールに突出し
    た隣接する複数のリード同士の間の間隙に張り出すよう
    に、両端に位置する前記複数のリード外側面近傍に張り
    出すように、かつ前記デバイスホールエッジ部をまたぐ
    ように設けられている耐熱性薄膜を具え、 前記デバイスホールに突出する前記リードの先端部分に
    は、前記耐熱性薄膜が設けられていない、前記先端部分
    の上面、両側面及び下面領域を含むチップ搭載領域を具
    えることを特徴とするキャリア。
  4. 【請求項４】 前記耐熱性薄膜は、さらに前記ベース下
    面にも設けられていることを特徴とする請求項１〜３の
    いずれか１項に記載のキャリア。
  5. 【請求項５】 前記耐熱性薄膜は、ポリイミド系樹脂、
    エポキシ系樹脂及びウレタン系樹脂を含む群から選択さ
    れる樹脂から形成されることを特徴とする請求項１〜４
    のいずれか１項に記載のキャリア。
  6. 【請求項６】 前記耐熱性薄膜は、ポリイミド系樹脂か
    ら形成されることを特徴とする請求項５に記載のキャリ
    ア。
  7. 【請求項７】 前記樹脂膜厚は、少なくとも１０μｍで
    あることを特徴とする請求項５又は６に記載のキャリ
    ア。
  8. 【請求項８】 デバイスホールを有するベースに、チッ
    プをボンディングするための複数のリードを設けたキャ
    リアにおいて、 前記デバイスホールのデバイスホールエッジ部の上側に
    位置する前記複数のリードの上面に、前記デバイスホー
    ルエッジ部をまたぐように、設けられている純ニッケル
    により形成される耐熱性薄膜を具え、 前記デバイスホールに突出する前記リードの先端部分に
    は、前記耐熱性薄膜が設けられていない、前記先端部分
    の上面、両側面及び下面領域を含むチップ搭載領域を具
    えていることを特徴とするキャリア。
  9. 【請求項９】 前記耐熱性薄膜は、前記複数のリードの
    うち、前記チップ搭載領域を残して、さらに側面にも設
    けられていることを特徴とする請求項８に記載のキャリ
    ア。
  10. 【請求項１０】 前記耐熱性薄膜は、デバイスホールに
    突出した前記複数のリード部分の下面であって、前記チ
    ップ搭載領域を残した領域に、さらに設けられているこ
    とを特徴とする請求項の８又は９に記載のキャリア。
  11. 【請求項１１】 前記耐熱性薄膜は、さらに前記ベース
    下面にも設けられていることを特徴とする請求項１０に
    記載のキャリア。
  12. 【請求項１２】 前記ベースは、ベーステープであるこ
    とを特徴とする請求項１〜１１のいずれか１項に記載の
    キャリア。
  13. 【請求項１３】 前記ベーステープは、ポリイミドテー
    プであることを特徴とする請求項１２に記載のキャリ
    ア。
  14. 【請求項１４】 請求項１〜１３のいずれか１項に記載
    のキャリアに、チップがボンディングされている半導体
    装置。
  15. 【請求項１５】 さらにモールドが施されている請求項
    １４に記載の半導体装置。
  16. 【請求項１６】 前記モールドは、デバイスホール内で
    あるチップ周辺近傍のみに施されていることを特徴とす
    る請求項１５に記載の半導体装置。
  17. 【請求項１７】 ベースにデバイスホールを形成する工
    程と、 前記ベースに銅箔を貼り合わせる工程と、 前記銅箔をエッチングして複数のリードを形成する工程
    と、 前記複数のリードに金属メッキを施す工程と、 前記デバイスホールのデバイスホールエッジ部の上側に
    位置する前記金属メッキが施された複数のリードの上面
    に、前記デバイスホールエッジ部をまたぐように耐熱性
    薄膜を設け、かつ前記デバイスホールに突出する前記金
    属メッキが施された複数のリードの先端部分には、前記
    耐熱性薄膜が設けられていない、前記先端部分の上面、
    両側面及び下面領域を含むチップ搭載領域を設ける工程
    と、 前記複数のリードの前記チップ搭載領域にチップをボン
    ディングする工程と、 前記チップを覆うモールドを施す工程と を含むことを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 前記耐熱性薄膜を設ける工程は、前記
    耐熱性薄膜をさらに前記複数のリードの側面に設ける工
    程であることを特徴とする、請求項１７に記載の半導体
    装置の製造方法。
  19. 【請求項１９】 前記耐熱性薄膜を設ける工程は、前記
    複数のリードの上面及び側面、前記ベース上であって隣
    接する前記複数のリード同士の間の間隙、並びに両端に
    位置する前記複数のリード外側近傍に、デバイスホール
    に突出した隣接する複数のリード同士の間の間隙に張り
    出すように、両端に位置する前記複数のリード外側面近
    傍に張り出すように、かつ前記デバイスホールエッジ部
    をまたぐように耐熱性薄膜を設ける工程であることを特
    徴とする請求項１８に記載の半導体装置の製造方法。
  20. 【請求項２０】 前記耐熱性薄膜を設ける工程は、さら
    に前記複数のリード下面に、前記耐熱性薄膜を設ける工
    程を含むことを特徴とする請求項１７〜１９のいずれか
    １項に記載の半導体装置の製造方法。
  21. 【請求項２１】 前記耐熱性薄膜を設ける工程は、前記
    ベース下面に前記耐熱性薄膜を設ける工程をさらに含む
    ことを特徴とする請求項２０に記載の半導体装置の製造
    方法。
  22. 【請求項２２】 前記耐熱性薄膜を設ける工程は、スク
    リーン印刷法により行われることを特徴とする請求項１
    ７〜２１のいずれか１項に記載の半導体装置の製造方
    法。
  23. 【請求項２３】 前記耐熱性薄膜を設ける工程は、注入
    により行われることを特徴とする請求項１７〜２１のい
    ずれか１項に記載の半導体装置の製造方法。
  24. 【請求項２４】 前記耐熱性薄膜を設ける工程は、ソル
    ダーレジスト工程を兼ねるものであることを特徴とする
    請求項１７〜２３のいずれか１項に記載の半導体装置の
    製造方法。
  25. 【請求項２５】 前記銅箔をエッチングして複数のリー
    ドを形成する工程より後に、ソルダーレジスト工程をさ
    らに含むことを特徴とする請求項１７〜２３のいずれか
    １項に記載の半導体装置の製造方法。
JP2001145219A 2001-05-15 2001-05-15 半導体装置及びその製造方法 Expired - Lifetime JP3476442B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001145219A JP3476442B2 (ja) 2001-05-15 2001-05-15 半導体装置及びその製造方法
US10/139,344 US7408242B2 (en) 2001-05-15 2002-05-07 Carrier with reinforced leads that are to be connected to a chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001145219A JP3476442B2 (ja) 2001-05-15 2001-05-15 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2002343836A JP2002343836A (ja) 2002-11-29
JP3476442B2 true JP3476442B2 (ja) 2003-12-10

Family

ID=18991069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001145219A Expired - Lifetime JP3476442B2 (ja) 2001-05-15 2001-05-15 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7408242B2 (ja)
JP (1) JP3476442B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7901995B2 (en) * 2002-02-11 2011-03-08 Gabe Cherian Interconnections resistant to wicking
US7377032B2 (en) * 2003-11-21 2008-05-27 Mitsui Mining & Smelting Co., Ltd. Process for producing a printed wiring board for mounting electronic components
JP4009872B2 (ja) * 2006-03-07 2007-11-21 セイコーエプソン株式会社 半導体装置の製造方法
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
DE102007032142A1 (de) * 2007-06-30 2009-01-02 Robert Bosch Gmbh Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
JP2011014871A (ja) * 2009-06-01 2011-01-20 Elpida Memory Inc 半導体装置
US7973394B2 (en) * 2009-06-10 2011-07-05 Blondwich Limited Enhanced integrated circuit package
KR101983165B1 (ko) * 2013-12-26 2019-05-28 삼성전기주식회사 반도체 패키지

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442922Y2 (ja) 1987-07-10 1992-10-12
JPH01205544A (ja) * 1988-02-12 1989-08-17 Seiko Epson Corp 集積回路装置の組立テープ
JPH0222850A (ja) * 1988-07-11 1990-01-25 Hitachi Cable Ltd 半導体装置用のリードフレーム
US5276351A (en) * 1988-10-17 1994-01-04 Semiconductor Energy Laboratory Co., Ltd. Electronic device and a manufacturing method for the same
JPH02121344A (ja) 1988-10-28 1990-05-09 Ibiden Co Ltd フィルムキャリア
US5258331A (en) * 1989-10-20 1993-11-02 Texas Instruments Incorporated Method of manufacturing resin-encapsulated semiconductor device package using photoresist or pre-peg lead frame dam bars
JP2748620B2 (ja) * 1989-12-01 1998-05-13 富士通株式会社 半導体装置
JPH081917B2 (ja) * 1991-01-22 1996-01-10 株式会社東芝 フィルムキャリアテ−プ
JPH04291737A (ja) 1991-03-20 1992-10-15 Toshiba Corp Ｔａｂフィルムキャリアテープ
JPH0582593A (ja) 1991-09-19 1993-04-02 Hitachi Cable Ltd テープキヤリヤ及びその製造方法
JPH05102253A (ja) 1991-10-07 1993-04-23 Seiko Epson Corp 半導体装置
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
US5409941A (en) * 1992-02-03 1995-04-25 Pfizer Inc. 5-heteroyl indole derivatives
US5294827A (en) * 1992-12-14 1994-03-15 Motorola, Inc. Semiconductor device having thin package body and method for making the same
JPH06252215A (ja) 1993-02-26 1994-09-09 Mitsui Mining & Smelting Co Ltd フィルムキャリア
KR960006970B1 (ko) * 1993-05-03 1996-05-25 삼성전자주식회사 필름 캐리어 및 그 제조방법
JPH06342969A (ja) 1993-06-02 1994-12-13 Seiko Epson Corp フレキシブル回路基板およびその製造方法
JP2663897B2 (ja) * 1995-01-26 1997-10-15 日本電気株式会社 リードフレームおよびその製造方法
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
JPH0964092A (ja) * 1995-08-30 1997-03-07 Sharp Corp デバイスの実装構造
US5872398A (en) * 1996-01-11 1999-02-16 Micron Technology, Inc. Reduced stress LOC assembly including cantilevered leads
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
US5943557A (en) * 1996-09-25 1999-08-24 Micron Technology, Inc. Method and structure for attaching a semiconductor die to a lead frame
CN1171298C (zh) * 1996-11-21 2004-10-13 株式会社日立制作所 半导体器件
ZA98376B (en) * 1997-01-23 1998-07-23 Hoffmann La Roche Sulfamide-metalloprotease inhibitors
US6462404B1 (en) * 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
DE19752195A1 (de) * 1997-11-25 1999-06-17 Siemens Ag Halbleiterelement mit einer Tragevorrichtung und einem Zuleitungsrahmen und einem damit verbundenen Halbleiterchip
JP3482850B2 (ja) * 1997-12-08 2004-01-06 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11214435A (ja) 1998-01-26 1999-08-06 Sharp Corp 半導体装置およびその製造方法
JPH11214453A (ja) 1998-01-28 1999-08-06 Sony Corp 接続基材および半導体装置の製造方法
US20020149027A1 (en) * 1998-03-19 2002-10-17 Noriyuki Takahashi Semiconductor device and its manufacture, and semiconductor device packaging structure
US6133287A (en) * 1998-03-24 2000-10-17 Allelix Biopharmaceuticals Inc. Piperidine-indole compounds having 5-HT6 affinity
US5880520A (en) * 1998-03-31 1999-03-09 Micron Technology, Inc. Low mutual inductance lead frame device
US6066637A (en) * 1998-06-19 2000-05-23 American Home Products Corporation Indolyl derivatives as serotonergic agents
JP2000031212A (ja) * 1998-07-09 2000-01-28 Seiko Epson Corp Ｔａｂ構造およびその製造方法
JP2000077563A (ja) * 1998-08-31 2000-03-14 Sharp Corp 半導体装置およびその製造方法
JP3773679B2 (ja) * 1998-11-20 2006-05-10 富士通株式会社 テープキャリアパッケージ
US7169643B1 (en) * 1998-12-28 2007-01-30 Seiko Epson Corporation Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
US6744120B1 (en) * 1999-03-11 2004-06-01 Seiko Epson Corporation Flexible interconnect substrate of a tape-shaped semiconductor device, semiconductor device and circuit board
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US6191141B1 (en) * 1999-08-12 2001-02-20 Nps Allelix Corp. Azaindoles having serotonin receptor affinity
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
US6570099B1 (en) * 1999-11-09 2003-05-27 Matsushita Electric Industrial Co., Ltd. Thermal conductive substrate and the method for manufacturing the same

Also Published As

Publication number Publication date
US7408242B2 (en) 2008-08-05
US20020171128A1 (en) 2002-11-21
JP2002343836A (ja) 2002-11-29

Similar Documents

Publication Publication Date Title
US7132733B2 (en) Semiconductor device
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
JP2792532B2 (ja) 半導体装置の製造方法及び半導体ウエハー
US6538317B1 (en) Substrate for resin-encapsulated semiconductor device, resin-encapsulated semiconductor device and process for fabricating the same
WO2009130958A1 (ja) 配線基板、半導体装置、ならびに半導体装置の製造方法
JP3476442B2 (ja) 半導体装置及びその製造方法
JP2005244035A (ja) 半導体装置の実装方法、並びに半導体装置
JPH11284006A (ja) 半導体装置
JPH1197573A (ja) 半導体パッケージ
JP7174363B2 (ja) リードフレームおよび半導体装置
US6633002B2 (en) Tape carrier having high flexibility with high density wiring patterns
JP2005286057A (ja) 回路装置およびその製造方法
CN111199924B (zh) 半导体封装结构及其制作方法
JPH04233244A (ja) 集積回路アセンブリ
JP3522403B2 (ja) 半導体装置
JPH11191571A (ja) 半導体装置およびその製造方法
JP3421478B2 (ja) 半導体装置及びその製造方法
KR100470144B1 (ko) 테이프회로기판및이를사용한칩크기의반도체칩패키지
JP2004165429A (ja) 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP3877691B2 (ja) 半導体装置
JP4021115B2 (ja) 樹脂封止型半導体装置とその製造方法
JP2003332495A (ja) 半導体装置の製造方法
JPH11251348A (ja) 半導体装置及びその製造方法
JP2003332491A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030916

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070926

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080926

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080926

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090926

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090926

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100926

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100926

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100926

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350