JP2011096896A - 素子搭載用基板、半導体モジュール、および携帯機器 - Google Patents

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Abstract

【課題】素子搭載用基板の接続信頼性を向上させる。
【解決手段】素子搭載用基板１１０は、基材１０と、基材１０の一方の主表面上に設けられ、基材１０上の電極形成領域が露出するような開口部３２を有する絶縁層３０と、開口部３２内に設けられた電極パッド２２と、を備える。電極パッド２２は、その頂部面が絶縁層３０の上側主表面よりも低い位置となるように構成され、絶縁層３０は、開口部３２内の側面のうち少なくとも電極パッド２２の頂部面よりも上側の側面が、上側主表面に近くなるほど開口部３２内にせり出すように構成されている。
【選択図】図５

Description

本発明は、素子搭載用基板、半導体モジュール、および携帯機器に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体装置のさらなる小型化、高密度化が求められている。このような要求に応えるべく、複数の半導体素子を積層する技術が広く知られている。
複数の半導体素子が積層された構造としては、半導体素子を搭載した素子搭載用基板と他の半導体素子とを、はんだボールを介して接続した構造や、半導体素子を搭載した２つの素子搭載用基板同士を、はんだボールを介して接続した構造が知られている。具体的には、素子搭載用基板の主表面上に設けられた電極パッドにはんだボールが接続され、このはんだボールに半導体素子の電極が接続される。あるいは、下側の素子搭載用基板の主表面上に設けられた電極パッドにはんだボールが接続され、このはんだボールに、上側の素子搭載用基板の主表面上に設けられた電極パッドが接続されている。すなわち、下側の基板と上側の半導体素子、あるいは下側の基板と上側の基板とは、はんだボールを介して電気的に接続されている。また、各素子搭載用基板の主表面上には、電極パッドが露出するような開口部を有する絶縁層が設けられている。
電極パッドとはんだボールとの接続構造の一態様は、特許文献１に開示されている。特許文献１は、近接して存在する複数のパッドが、配線層を被覆するソルダーレジストの開口部から露出した構造を開示している。
特開平８−３４０１６９号公報
従来の構造において、はんだボールは絶縁層の開口部内に充填されて、開口部によって露出した電極パッド上に載置されるだけであった。そのため、素子搭載用基板の接続信頼性を向上させる上で、従来の電極パッドとはんだボールとの接続構造には改良の余地があった。
本発明は上記事情に鑑みなされたものであって、その目的とするところは、素子搭載用基板の接続信頼性を向上させる技術を提供することにある。
本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、基材と、基材の一方の主表面上に設けられ、基材上の電極形成領域が露出するような開口部を有する絶縁層と、開口部内に設けられた電極パッドと、を備え、電極パッドは、その頂部面が絶縁層の上側主表面よりも低い位置となるように構成され、絶縁層は、開口部内の側面のうち少なくとも電極パッドの頂部面よりも上側の側面が、上側主表面に近くなるほど開口部内にせり出すように構成されたことを特徴とする。
この態様によれば、素子搭載用基板の接続信頼性を向上させることができる。
上記態様において、絶縁層は、複数の層状絶縁体が積層された多層構造を有し、少なくとも最上層にある層状絶縁体の開口部内の側面が、上側主表面に近くなるほど開口部内にせり出すように構成されてもよい。
また、上記態様において、電極パッドは、その頂部面が最上層にある層状絶縁体の下側主表面よりも高い位置となるように構成されてもよい。
また、上記態様において、複数の層状絶縁体は、それぞれの開口部内の側面がそれぞれの上側主表面に近くなるほど開口部内にせり出し、下側層状絶縁体の開口部周縁の主表面上に、上側層状絶縁体の開口部の下端部が位置するように構成されてもよい。
また、上記態様において、開口部の中に充填されて電極パッドと電気的に接続され、絶縁層の上側主表面より上方に突出した接続部材をさらに備え、接続部材は、開口部内にせり出した絶縁層の側面が接続部材内に陥入するように設けられてもよい。
また、上記態様において、基材の周縁部に電極パッドが設けられてもよい。
本発明の他の態様は半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、基材の一方の主表面側に搭載された半導体素子と、を備えたことを特徴とする。
本発明のさらに他の態様は携帯機器である。当該携帯機器は、上述した態様の半導体モジュールを搭載したことを特徴とする。
本発明によれば、素子搭載用基板の接続信頼性を向上させることができる。
実施形態１に係る素子搭載用基板および半導体モジュールを含む半導体装置の構成を示す概略断面図である。 素子搭載用基板に設けられた電極パッドとその周囲の構造を示す部分拡大図である。 図３（Ａ）〜図３（Ｄ）は、半導体装置の製造方法を示す工程断面図である。 図４（Ａ）〜図４（Ｃ）は、半導体装置の製造方法を示す工程断面図である。 実施形態２に係る素子搭載用基板および半導体モジュールを含む半導体装置の構成を示す概略断面図である。 素子搭載用基板に設けられた電極パッドとその周囲の構造を示す部分拡大図である。 半導体モジュールの平面模式図である。 図８（Ａ）〜図８（Ｄ）は、半導体装置の製造方法を示す工程断面図である。 図９（Ａ）〜図９（Ｃ）は、半導体装置の製造方法を示す工程断面図である。 図１０（Ａ）、図１０（Ｂ）は、半導体装置の製造方法を示す工程断面図である。 層状絶縁体の積層体を露光・現像した結果を示す光学顕微鏡写真像である。 実施形態３に係る半導体モジュールの構成を示す概略断面図である。 実施形態４に係る携帯電話の構成を示す図である。 図１３に示した携帯電話の部分断面図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る素子搭載用基板および半導体モジュールを含む半導体装置の構成を示す概略断面図である。図１に示すように、半導体装置１は、素子搭載用基板１１０を含む半導体モジュール１００の上に、半導体モジュール３００が積層されたＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造を有する。
素子搭載用基板１１０は、基材１０と、配線層２０と、絶縁層３０とを含む。
基材１０は、コア基材として機能する。基材１０は、例えば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。また、素子搭載用基板１１０の放熱性向上の観点から、基材１０は高熱伝導性を有することが望ましい。このため、基材１０は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛、およびこれらの合金や、シリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。基材１０の厚さは、例えば約１００μｍである。
配線層２０は、所定パターンを有し、基材１０の一方の主表面（本実施形態では、半導体モジュール３００の搭載面側）に設けられている。また、基材１０の一方の主表面には、パッケージ搭載用のはんだを接合するための電極パッド２２が設けられている。配線層２０は、基材１０上の電極形成領域に設けられた電極パッド２２に接続されている。電極パッド２２は、第１導体部２２ａと金めっき層２３とを含む。第１導体部２２ａは、配線層２０と同層であり、配線層２０が接続されている。金めっき層２３は、第１導体部２２ａの上に設けられている。金めっき層２３により、第１導体部２２ａの酸化などが防止される。配線層２０および電極パッド２２の第１導体部２２ａは、例えば銅（Ｃｕ）からなり、それぞれの厚さは、例えば約１０μｍ〜約２５μｍである。また、金めっき層２３は、例えばＮｉ／Ａｕ層からなり、Ｎｉ層の厚さは例えば約３μｍ〜約１５μｍであり、Ａｕ層の厚さは例えば約０．５μｍ〜約１μｍである。
基材１０の他方の主表面には、所定パターンの下面側配線層（図示せず）が設けられている。また、基材１０の他方の主表面には、例えばマザーボードへ半導体装置１を搭載する際に用いられるはんだを接合するための下面側電極パッド５２が設けられている。下面側配線層は、基材１０の他方の主表面上の電極形成領域に設けられた下面側電極パッド５２に接続されている。下面側配線層および下面側電極パッド５２は、例えば銅からなり、それぞれの厚さは、例えば約１０μｍ〜約２５μｍである。
基材１０の所定位置には、基材１０を貫通するビア導体（図示せず）が設けられている。ビア導体は、例えば銅めっきにより形成される。ビア導体により、配線層２０と下面側配線層とが電気的に接続されている。
絶縁層３０は、配線層２０を覆うようにして基材１０の一方の主表面に設けられている。絶縁層３０により、配線層２０の酸化などが防止される。絶縁層３０は、基材１０上の電極形成領域が露出するような開口部３２を有する。したがって、開口部３２において、電極形成領域に設けられた電極パッド２２が露出している。絶縁層３０は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０μｍ〜約５０μｍである。また、開口部３２の径は、約１００μｍ〜約３００μｍである。
基材１０の他方の主表面には、下面側配線層を覆うようにして下面側絶縁層６０が設けられている。下面側絶縁層６０により、下面側配線層の酸化などが防止される。下面側絶縁層６０には、基材１０の他方の主表面上の電極形成領域が露出するような開口部６２を有する。したがって、開口部６２において、電極形成領域に設けられた下面側電極パッド５２が露出している。下面側絶縁層６０は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０μｍ〜約５０μｍである。また、開口部６２の径は、約１００μｍ〜約３００μｍである。
後述する半導体素子２００とワイヤボンディング接続される部分の配線層２０の表面には、Ｎｉ／Ａｕ層などの金めっき層２１が形成されている。同様に、下面側電極パッド５２の表面には、金めっき層５３が形成されている。金めっき層２１、および金めっき層５３により、配線層２０、および金めっき層５３の酸化が抑制される。金めっき層２１、５３としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは例えば約３μｍ〜約１５μｍであり、Ａｕ層の厚さは例えば約０．５μｍ〜約１μｍである。
絶縁層３０の開口部３２内において、はんだボール７０が電極パッド２２に接続されている。はんだボール７０は、半導体モジュール３００の電極パッド３２２と、素子搭載用基板１１０の電極パッド２２とを電気的に接続する接続部材として機能する。はんだボール７０によって、半導体モジュール３００と半導体モジュール１００とが電気的に接続される。
また、下面側絶縁層６０の開口部６２内において、はんだボール８０が下面側電極パッド５２に接続されている。はんだボール８０は、素子搭載用基板１１０の下面側電極パッド５２と、例えばマザーボードの接続端子とを電気的に接続する接続部材として機能する。はんだボール８０によって、半導体装置１が図示しないマザーボードに電気的に接続される。
このような構成を備えた素子搭載用基板１１０に半導体素子２００が搭載されて、半導体モジュール１００が形成される。本実施形態に係る半導体モジュール１００では、基材１０の一方の主表面に設けられた絶縁層３０の上に半導体素子２００が搭載されている。そして、半導体素子２００に設けられた素子電極（図示せず）と所定領域の配線層２０とが金線２０２によりワイヤボンディング接続されている。半導体素子２００の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
半導体素子２００と、これに接続された配線層２０とは、封止樹脂層１２０により封止されている。封止樹脂層１２０は、例えばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
そして、このような構成を備えた半導体モジュール１００に半導体モジュール３００が搭載されて、ＰｏＰ構造を有する半導体装置１が形成される。本実施形態の半導体装置１では、半導体モジュール３００の電極パッド３２２と、半導体モジュール１００の電極パッド２２とが、はんだボール７０に接合されることで、両者が電気的に接続されている。
半導体モジュール３００は、素子搭載用基板３１０に半導体素子２１０が搭載された構造を有する。素子搭載用基板３１０は、電極パッド３２２を備え、電極パッド３２２がはんだボール７０を介して素子搭載用基板１１０の電極パッド２２と電気的に接続されている。素子搭載用基板３１０の上面と半導体素子２１０とは、封止樹脂層３２０によって封止されている。封止樹脂層３２０は、例えばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
ここで、図２を参照して、電極パッドとはんだボールとの接続構造について詳細に説明する。図２は、素子搭載用基板に設けられた電極パッドとその周囲の構造を示す部分拡大図である。
図２に示すように、電極パッド２２は、その頂部面２２ｃ（金めっき層２３の上端面）が絶縁層３０の上側主表面よりも低い位置となるように構成されている。すなわち、基材１０主表面からの頂部面２２ｃの高さが、基材１０主表面からの絶縁層３０の上側主表面の高さよりも低い。また、絶縁層３０は、開口部３２内の側面３０ａのうち少なくとも電極パッド２２の頂部面２２ｃよりも上側の側面３０ａが、絶縁層３０の上側主表面に近くなるほど開口部３２内にせり出すように構成されている。本実施形態では、側面３０ａの全体が上側主表面に近くなるほど開口部３２内にせり出している。したがって、開口部３２の下端部を基準にした場合、絶縁層３０の側面３０ａが開口部３２内にせり出すことで、開口部３２内にせり出し部３０ｂが形成されている。言い換えれば、絶縁層３０の側面３０ａは、下側主表面から上側主表面に向けて幅広となる逆テーパー形状を有する。また、開口部３２は、絶縁層３０の上側主表面に近くなるほど、その開口径が小さくなるテーパー形状を有する。
はんだボール７０は、開口部３２の中に充填されて電極パッド２２と電気的に接続されている。また、はんだボール７０は、絶縁層３０の上側主表面よりも上方に突出している。そして、はんだボール７０は、開口部３２内にせり出した絶縁層３０の側面３０ａ、すなわち、せり出し部３０ｂがはんだボール７０内に陥入するように設けられている。このように、せり出し部３０ｂがはんだボール７０内に食い込むことで、せり出し部３０ｂがアンカー効果を発揮して、はんだボール７０が電極パッド２２から剥離することを防ぐことができる。そのため、より確実に素子搭載用基板１１０と半導体モジュール３００とを電気的に接続させることができる。
（素子搭載用基板および半導体モジュールの製造方法）
実施形態１に係る素子搭載用基板１１０および半導体モジュール１００を含む半導体装置１の製造方法について、図３および図４を参照して説明する。図３（Ａ）〜図３（Ｄ）、および図４（Ａ）〜図４（Ｃ）は、半導体装置の製造方法を示す工程断面図である。
まず、図３（Ａ）に示すように、一方の主表面に所定パターンの配線層２０とこれに接続された電極パッド２２の第１導体部２２ａとが形成され、他方の主表面に所定パターンの下面側配線層（図示せず）とこれに接続された下面側電極パッド５２とが形成された基材１０を用意する。各配線層、および各電極パッドは、周知のフォトリソグラフィ法およびエッチング法などを用いて形成することができるため、その説明は省略する。
次に、図３（Ｂ）に示すように、基材１０の一方の主表面に、配線層２０および第１導体部２２ａを被覆するようにして絶縁層３０を積層する。また、基材１０の他方の主表面に、下面側配線層および下面側電極パッド５２を被覆するようにして下面側絶縁層６０を積層する。
次に、図３（Ｃ）に示すように、フォトリソグラフィ法により、絶縁層３０の主表面に、配線層２０の所定領域および第１導体部２２ａの存在領域に対応したパターンのマスク１５０を選択的に形成する。そして、マスク１５０をマスクとして絶縁層３０を露光する（図３（Ｃ）における矢印は露光光を示している）。絶縁層３０は、ネガ型のフォトソルダーレジストからなる。そのため、当該露光によって感光した部分が溶媒に対して不溶性となる。したがって、絶縁層３０を露光した後、現像することにより、図３（Ｄ）に示すように、露光された部分の絶縁層３０が溶け残る。その結果、絶縁層３０に開口部３２が形成されて、電極パッド２２が露出する。また、配線層２０も露出する。
ここで、図３（Ｃ）に示すように、マスク１５０を積層して絶縁層３０を露光した場合、絶縁層３０のうちマスク１５０近傍の領域では、絶縁層３０内を進行する露光光が減衰しやすい。また、露光光は、マスク１５０に近い領域ほど減衰しやくなる。よって、この領域では、マスク１５０に近づくほど露光光の絶縁層内進行距離が短くなる。そのため、マスク１５０の近傍の領域ではマスク１５０に近づくほど、現像時に溶解する、絶縁層３０の下側主表面側部分が多くなる。その結果、図３（Ｄ）に示すように、開口部３２内における絶縁層３０の側面３０ａは、絶縁層３０の上側主表面に近くなるほど開口部３２内にせり出した形状となる。同様にして、下面側絶縁層６０にも開口部６２が形成される。
次に、図４（Ａ）に示すように、配線層２０の上に金めっき層２１を形成し、第１導体部２２ａの上に金めっき層２３を形成し、下面側電極パッド５２の上に金めっき層５３を形成する。各金めっき層は、例えば電解めっき法または無電解めっき法により形成することができる。以上の工程により、本実施形態に係る素子搭載用基板１１０が形成される。
次に、図４（Ｂ）に示すように、絶縁層３０上に半導体素子２００を搭載する。そして、ワイヤボンディング法を用いて、半導体素子２００の上面周縁に設けられた素子電極（図示せず）と配線層２０の所定領域とを金線２０２により接続する。続いて、トランスファーモールド法を用いて、半導体素子２００を封止樹脂層１２０により封止する。また、はんだボール７０を設ける位置に開口部が形成されたマスクを、開口部３２が形成された絶縁層３０上に設け、マスクの開口部に球状のはんだボールを配置して（載せて）、電極パッド２２にはんだボール７０を搭載する。その後、マスクを除去する。また、同様にして、下面側絶縁層６０の開口部６２において下面側電極パッド５２にはんだボール８０を搭載する。また、例えばスクリーン印刷法により、絶縁層３０の開口部３２において電極パッド２２にはんだボール７０を搭載してもよい。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷してはんだボール７０を形成する。また、同様にしてはんだボール８０を搭載してもよい。以上の工程により、本実施形態に係る半導体モジュール１００が形成される。
次に、図４（Ｃ）に示すように、上述した半導体モジュール３００を準備する。そして、半導体モジュール１００の上に半導体モジュール３００を搭載した状態で、リフロー工程によりはんだボール７０を溶融して、電極パッド２２と電極パッド３２２とを接合する。これにより、はんだボール７０を介して半導体モジュール１００と半導体モジュール３００とが電気的に接続される。以上の工程により、半導体装置１が形成される。
以上説明したように、実施形態１に係る素子搭載用基板１１０は、基材１０の一方の主表面上に設けられ、基材１０上の電極形成領域が露出するような開口部３２を有する絶縁層３０を備える。また、素子搭載用基板１１０は、開口部３２内に設けられた電極パッド２２を備える。そして、電極パッド２２は、その頂部面が絶縁層３０の上側主表面よりも低い位置にあり、絶縁層３０は、開口部３２内の側面３０ａが、上側主表面に近くなるほど開口部３２内にせり出すように構成されている。そのため、電極パッド２２にはんだボール７０が搭載されると、開口部３２内にせり出した絶縁層３０の側面３０ａ、すなわちせり出し部３０ｂがはんだボール７０内に陥入する。これにより、はんだボール７０は開口部３２から抜け落ちにくくなり、はんだボール７０と電極パッド２２との剥離が抑制される。そのため、素子搭載用基板１１０の接続信頼性を向上させることができる。また、素子搭載用基板１１０の接続信頼性が向上することで、半導体モジュール１００および半導体装置１の実装信頼性も向上する。
なお、絶縁層３０のせり出し部３０ｂは、少なくとも電極パッド２２の頂部面よりも上側に設けられていればよい。この領域にせり出し部３０ｂが設けられていれば、はんだボール７０内に絶縁層３０の側面３０ａを食い込ませて、アンカー効果を発揮することができる。
（実施形態２）
実施形態２に係る素子搭載用基板１１０では、絶縁層３０は、複数の層状絶縁体が積層された多層構造を有する。以下、本実施形態について説明する。なお、半導体装置１のその他の構成および製造工程は実施形態１と基本的に同一である。実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
図５は、実施形態２に係る素子搭載用基板および半導体モジュールを含む半導体装置の構成を示す概略断面図である。図６は、素子搭載用基板に設けられた電極パッドとその周囲の構造を示す部分拡大図である。
図５に示すように、本実施形態に係る素子搭載用基板１１０では、絶縁層３０は、複数の層状絶縁体が積層された多層構造を有する。具体的には、絶縁層３０は、３つの層状絶縁体３３、３４、３５が積層された構造を有する。なお、絶縁層３０のうち、半導体素子２００が搭載される部分は、層状絶縁体３３のみで構成されている。層状絶縁体３３、層状絶縁体３４、および層状絶縁体３５は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０μｍ〜約５０μｍである。
また、図６に示すように、層状絶縁体３３は開口部３２ａを有し、層状絶縁体３４は開口部３２ｂを有し、層状絶縁体３５は開口部３２ｃを有する。開口部３２ａ、開口部３２ｂ、および開口部３２ｃは、それぞれ基材１０上の電極形成領域に設けられており、開口部３２ａ、開口部３２ｂ、および開口部３２ｃによって、基材１０上の電極形成領域が露出するような開口部３２が形成されている。また、層状絶縁体３３の開口部３２ａ内の側面３３ａと、層状絶縁体３４の開口部３２ｂ内の側面３４ａと、層状絶縁体３５の開口部３２ｃ内の側面３５ａとによって絶縁層３０の側面３０ａが形成されている。
開口部３２の側面３０ａのうち、少なくとも最上層にある層状絶縁体３５の開口部３２ｃ内の側面３５ａは、層状絶縁体３５の上側主表面、すなわち絶縁層３０の上側主表面に近くなるほど開口部３２ｃ内にせり出すように構成されている。本実施形態では、層状絶縁体３４の開口部３２ｂ内の側面３４ａと、層状絶縁体３５の開口部３２ｃ内の側面３５ａとが、それぞれの上側主表面に近くなるほど開口部内にせり出すように構成されている。したがって、層状絶縁体３４では、開口部３２ｂの下端部を基準にした場合、開口部３２ｂ内にせり出し部３４ｂが形成されている。また、層状絶縁体３５では、開口部３２ｃの下端部を基準にした場合、開口部３２ｃ内にせり出し部３５ｂが形成されている。
また、層状絶縁体３４および層状絶縁体３５は、下側の層状絶縁体３４の開口部３２ｂ周縁の主表面上に、上側の層状絶縁体３５の開口部３２ｃの下端部が位置するように構成されている。すなわち、開口部３２ｃの下端部の開口径は、開口部３２ｂの上端部の開口径よりも大きい。したがって、絶縁層３０の側面３０ａは、開口部３２の中心軸を通る断面に現れる形状が略階段形状となっている。
電極パッド２２は、基材１０上の電極形成領域に設けられている。電極パッド２２は、第１導体部２２ａと、第２導体部２２ｂと、金めっき層２３とを含む。第１導体部２２ａは、配線層２０と同層であり、電極形成領域まで延びた配線層２０に接続されている。第２導体部２２ｂは、第１導体部２２ａ上に設けられている。また、金めっき層２３は、第２導体部２２ｂ上に設けられている。電極パッド２２は、その頂部面２２ｃ（金めっき層２３の上端面）が、絶縁層３０の上側主表面よりも低い位置となるように構成されている。すなわち、基材１０主表面からの頂部面２２ｃの高さが、基材１０主表面からの層状絶縁体３５の上側主表面の高さよりも低い。さらに本実施形態では、電極パッド２２の頂部面２２ｃは、最上層にある層状絶縁体３５の下側主表面よりも高い位置にある。すなわち、頂部面２２ｃは、最上層にある層状絶縁体３５の下側主表面と上側主表面との間に位置する。電極パッド２２の頂部面２２ｃを絶縁層３０の上側主表面よりも低い位置とすることで、少なくとも層状絶縁体３５のせり出し部３５ｂによって、はんだボール７０の剥離防止を図ることができる。また、電極パッド２２の頂部面２２ｃを層状絶縁体３５の下側主表面よりも高い位置とすることで、開口部３２内に充填されたはんだボール７０と電極パッド２２とをより確実に接触させることができる。電極パッド２２の第１導体部２２ａおよび第２導体部２２ｂは、例えば銅からなる。頂部面２２ｃの基材１０表面からの高さは、例えば約５０μｍ〜約１００μｍである。
また、層状絶縁体３４にせり出し部３４ｂが設けられたことで、層状絶縁体３４の側面３４ａによって、電極パッド２２が基材１０から剥離することを防ぐことができる。さらに、絶縁層３０の側面３０ａが階段状となっているため、せり出し部３４ｂが電極パッド２２に食い込んだ構造となる。そのため、電極パッド２２が基材１０から剥離することをより確実に防止できる。
なお、本実施形態では、層状絶縁体３３の側面３３ａは垂直に延びているが、側面３３ａも、層状絶縁体３３の上側主表面に近くなるほど開口部３２ａにせり出すように構成されていてもよい。この場合には、電極パッド２２と基材１０との間の剥離をより確実に防ぐことができる。
図７は、半導体モジュールの平面模式図である。図７では、図５で示した封止樹脂層１２０と、金線２０２と、この金線２０２に接続される配線層２０の図示を省略している。本実施形態に係る素子搭載用基板１１０では、図５で示した電極パッド２２が基材１０の周縁部に設けられている。したがって、図７に示すように、層状絶縁体３３、層状絶縁体３４、および層状絶縁体３５が積層された多層構造の絶縁層３０は基材１０の周縁部に設けられ、同様にはんだボール７０も基材１０の周縁部に配置されている。電極パッド２２に囲まれた基材１０の中央領域には、層状絶縁体３３のみからなる絶縁層３０が設けられている。したがって、素子搭載用基板１１０は、周辺部の表面高さが高く中央部の表面高さが低い、いわゆるキャビティ構造を有する。半導体素子２００は、電極パッド２２に囲まれた中央領域に搭載されている。
（素子搭載用基板および半導体モジュールの製造方法）
実施形態２に係る素子搭載用基板１１０および半導体モジュール１００を含む半導体装置１の製造方法について、図８〜図１０を参照して説明する。図８（Ａ）〜図８（Ｄ）、図９（Ａ）〜図９（Ｃ）、および図１０（Ａ）、図１０（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
まず、図８（Ａ）に示すように、一方の主表面に配線層２０と、これに接続された第１導体部２２ａと、層状絶縁体３３とが設けられ、他方の主表面に下面側配線層（図示せず）と下面側電極パッド５２と下面側絶縁層６０とが形成された基材１０を用意する。層状絶縁体３３には、所定領域に開口部３２ａが設けられ、下面側絶縁層６０には、所定領域に開口部６２が設けられている。各配線層、第１導体部２２ａ、および下面側電極パッド５２は、周知のフォトリソグラフィ法およびエッチング法などを用いて形成することができる。また、層状絶縁体３３の開口部３２ａおよび下面側絶縁層６０の開口部６２も、周知のフォトリソグラフィ法およびエッチング法などを用いて形成することができる。
次に、図８（Ｂ）に示すように、層状絶縁体３３の上に、配線層２０、第１導体部２２ａ、および層状絶縁体３３を被覆するようにして層状絶縁体３４を積層する。そして、さらに層状絶縁体３４の上に層状絶縁体３５を積層する。
次に、図８（Ｃ）に示すように、フォトリソグラフィ法により、層状絶縁体３５の主表面に、第１導体部２２ａの存在領域および半導体素子２００の搭載予定領域に対応したパターンのマスク１５０を選択的に形成する。そして、マスク１５０をマスクとして層状絶縁体３４、および層状絶縁体３５を露光する（図８（Ｃ）における矢印は露光光を示している）。層状絶縁体３５の主表面に照射された露光光は、層状絶縁体３５内を進行して層状絶縁体３４に到達する。これにより層状絶縁体３４も露光される。層状絶縁体３４、および層状絶縁体３５は、ネガ型のフォトソルダーレジストからなる。そのため、当該露光によって感光した部分が溶媒に対して不溶性となる。したがって、層状絶縁体３４、および層状絶縁体３５を露光した後、現像することにより、図８（Ｄ）に示すように、露光された部分の層状絶縁体３４、および層状絶縁体３５が溶け残る。その結果、層状絶縁体３３の開口部３２ａ内に埋め込まれた層状絶縁体３４が除去され、層状絶縁体３４に開口部３２ｂが形成され、層状絶縁体３５に開口部３２ｃが形成される。これにより、開口部３２が形成されて、第１導体部２２ａが露出する。また、半導体素子２００の搭載予定領域にある層状絶縁体３４および層状絶縁体３５が除去されて、配線層２０の半導体素子２００と接続される部分と、層状絶縁体３３の半導体素子２００が搭載される部分とが露出する。
露光光は、層状絶縁体内を進行するにつれて、絶縁体に吸収されて、または絶縁体によって散乱されて減衰する。そのため、層状絶縁体は、露光表面から遠い部分（深い部分）ほど硬化しにくくなる。この現象は、マスク開口の周辺部分で顕著になる。図８（Ｃ）に示すように、マスク１５０を積層して層状絶縁体３４、および層状絶縁体３５を露光した場合は、マスク１５０の開口部内で、開口部側面に近いほど露光光が減衰しやすい。その結果、図８（Ｄ）に示すように、層状絶縁体３４の側面３４ａおよび層状絶縁体３５の側面３５ａは、それぞれの上側主表面に近くなるほど開口部内にせり出した形状となる。
また、層状絶縁体３４、および層状絶縁体３５を積層して層状絶縁体３５の主表面を露光した場合、図８（Ｄ）に示すように、層状絶縁体３４および層状絶縁体３５は、下側の層状絶縁体３４の開口部３２ｂ周縁の主表面上に、上側の層状絶縁体３５の開口部３２ｃの下端部が位置する形状となる。すなわち、絶縁層３０の側面３０ａが、開口部３２の中心軸を通る断面に現れる形状が略階段形状となる。図１１は、層状絶縁体３４と層状絶縁体３５との積層体の上に３００μｍの開口径を有するマスクを形成し、光照射量を５００〜１０００ｍｊの範囲で変化させて露光・現像した結果を示す光学顕微鏡写真像である。図１１において矢印で示すように、層状絶縁体３４と層状絶縁体３５の界面近傍には括れが形成されており、これにより積層体の側面が略階段形状となっていることが分かる。図１１に示すように、積層体側面の略階段形状はいずれの光照射量の場合にも得られており、当該形状の形成について再現性があることが分かる。
次に、図９（Ａ）に示すように、フォトリソグラフィ法により、基材１０の一方の主表面側に、第１導体部２２ａが露出し、配線層２０の半導体素子２００と接続される領域が被覆されるようにレジスト１５２を選択的に形成する。また、基材１０の他方の主表面側に、露出する下面側電極パッド５２が被覆されるようにレジスト１５４を形成する。
次に、図９（Ｂ）に示すように、絶縁層３０に設けられた開口部３２において、電界めっきにより第１導体部２２ａの上に銅を充填する。めっき過程において、まず、第１導体部２２ａの表面から、層状絶縁体３３に設けられた開口部３２ａ内に徐々に銅が充填され、開口部３２ａが銅で埋め尽くされる。さらに、銅は、上方に成長して層状絶縁体３４の開口部３２ｂ内に充填される。層状絶縁体３４の開口部３２ｂ内が銅で埋め尽くされた後も、銅は徐々にめっきアップされ、層状絶縁体３５の開口部３２ｃ内において所定高さまで充填される。これにより、第１導体部２２ａの上に第２導体部２２ｂが形成される。
次に、図９（Ｃ）に示すように、レジスト１５２およびレジスト１５４を除去した後、例えば電解めっき法により、配線層２０の上に金めっき層２１を形成し、第２導体部２２ｂの上に金めっき層２３を形成し、下面側電極パッド５２の上に金めっき層５３を形成する。以上の工程により、本実施形態に係る素子搭載用基板１１０が形成される。
次に、図１０（Ａ）に示すように、基材１０の中央領域において絶縁層３０（層状絶縁体３３）上に半導体素子２００を搭載する。そして、ワイヤボンディング法を用いて、半導体素子２００の上面周縁に設けられた素子電極（図示せず）と配線層２０の所定領域とを金線２０２により接続する。続いて、トランスファーモールド法を用いて、半導体素子２００を封止樹脂層１２０により封止する。また、例えばスクリーン印刷法により、絶縁層３０の開口部３２において電極パッド２２にはんだボール７０を搭載する。また、同様にして、下面側絶縁層６０の開口部６２において下面側電極パッド５２にはんだボール８０を搭載する。以上の工程により、本実施形態に係る半導体モジュール１００が形成される。
次に、図１０（Ｂ）に示すように、上述した半導体モジュール３００を準備する。そして、半導体モジュール１００の上に半導体モジュール３００を搭載した状態で、リフロー工程によりはんだボール７０を溶融して、電極パッド２２と電極パッド３２２とを接合する。これにより、はんだボール７０を介して半導体モジュール１００と半導体モジュール３００とが電気的に接続される。以上の工程により、半導体装置１が形成される。
以上説明したように、実施形態２に係る素子搭載用基板１１０において、絶縁層３０は、層状絶縁体３３、３４、３５が積層された多層構造を有する。そして、少なくとも最上層にある層状絶縁体３５の開口部３２ｃ内の側面３５ａが、上側主表面に近くなるほど開口部３２ｃ内にせり出すように構成されている。そのため、電極パッド２２にはんだボール７０が搭載されると、開口部３２ｃ内にせり出した側面３５ａ、すなわちせり出し部３５ｂがはんだボール７０内に陥入する。これにより、はんだボール７０は開口部３２から抜け落ちにくくなり、はんだボール７０と電極パッド２２との剥離が抑制される。そのため、素子搭載用基板１１０の接続信頼性を向上させることができる。また、素子搭載用基板１１０の接続信頼性が向上することで、半導体モジュール１００および半導体装置１の実装信頼性も向上する。
また、本実施形態では、層状絶縁体３４にもせり出し部３４ｂが設けられている。そのため、層状絶縁体３４の側面３４ａによって、電極パッド２２が基材１０から剥離することを防ぐことができる。また、層状絶縁体３４および層状絶縁体３５は、層状絶縁体３４の開口部３２ｂ周縁の主表面上に、層状絶縁体３５の開口部３２ｃの下端部が位置するように構成されている。そのため、せり出し部３４ｂが電極パッド２２の側面に陥入した構造となる。これにより、電極パッド２２と配線層２０との間の接続を確保することができる。
また、電極パッド２２は、その頂部面２２ｃが最上層にある層状絶縁体３５の下側主表面と上側主表面との間に位置する。そのため、層状絶縁体３５のせり出し部３５ｂのアンカー効果を発揮させつつ、はんだボール７０を確実に電極パッド２２に接触させることができる。
また、電極パッド２２は基材１０の周縁部に設けられている。そのため、素子搭載用基板１１０を、周縁部の表面高さが高く中央部の表面高さの低い、いわゆるキャビティ形状とすることができる。また、絶縁層３０が多層構造であるため電極パッド２２の高さを高くすることができ、これにより中央部に搭載可能な半導体素子２００のサイズを大きくすることができる。
（実施形態３）
実施形態３に係る半導体モジュールは、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話搭載のカメラなどの撮像装置に用いられるカメラモジュールである。以下、本実施形態について説明する。なお、素子搭載用基板１１０の構成および製造工程は実施形態２と基本的に同一である。実施形態２と同一の構成については同一の符号を付し、その説明は適宜省略する。
図１２は、実施形態３に係る半導体モジュールの構成を示す概略断面図である。上述のように、本実施形態に係る半導体モジュール１００は、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話搭載のカメラなどの撮像装置に用いられるカメラモジュールである。本実施形態の半導体モジュール１００において、半導体素子２００はＣＭＯＳ型イメージセンサ等の受光素子である。半導体素子２００に設けられた素子電極（図示せず）と所定領域の配線層２０とがはんだボール９０によって接合され、半導体素子２００が素子搭載用基板１１０の一方の主表面側にフリップチップ接続されている。半導体素子２００には、フォトダイオードがマトリクス状に形成されており、各フォトダイオードは、受光量に応じて光を電荷量に光電変換し、画素信号として出力する。
素子搭載用基板１１０の他方の主表面側に搭載された半導体素子２２０はドライバＩＣであり、半導体素子２００の各撮像素子の露光タイミング、画素信号の出力タイミング等を制御する機能を有する。また、素子搭載用基板１１０の他方の主表面には、コンデンサ、抵抗などのチップ部品２９２が搭載されている。半導体素子２２０に設けられた素子電極（図示せず）と所定領域の下面側配線層５０とが例えば金線２２２によりワイヤボンディング接続されている。
半導体素子２００は、受光領域が素子搭載用基板１１０の一方の主表面側を向くようにして素子搭載用基板１１０に搭載されている。また、素子搭載用基板１１０には、半導体素子２００の受光領域に合わせて開口部２９４が設けられている。半導体素子２００の各撮像素子は、開口部２９４から入射した光を受光し、画素信号を出力する。素子搭載用基板１１０には、開口部２９４を塞ぐように光学フィルタ２９０が搭載されている。光学フィルタ２９０により、赤外線などの特定の波長の光が遮断される。
このように構成された半導体モジュール１００は、はんだボール７０を介して実装基板４００の接続端子４２２に電気的に接続される。素子搭載用基板１１０と実装基板４００との接続部分の構造は、実施形態２と同様である。これにより、実施形態３に係る半導体モジュール１００によれば、カメラモジュールにおいて、実施形態２と同様な効果を得ることができる。
（実施形態４）
次に、上述の実施形態１または２に係る半導体装置１を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図１３は実施形態４に係る携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。実施形態１または２に係る半導体装置１はこうした携帯電話１１１１の内部に搭載されている。
図１４は図１３に示した携帯電話の部分断面図（第１の筐体１１１２の断面図）である。上述の実施形態１または２に係る半導体装置１は、はんだボール８０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体装置１の裏面側（はんだボール８０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体装置１から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
実施形態１または２に係る半導体装置１によれば、素子搭載用基板１１０の接続信頼性を高めることができ、したがって半導体装置１の実装信頼性を高めることができる。そのため、こうした半導体装置１を搭載した本実施形態に係る携帯機器について、動作信頼性の向上を図ることができる。また、実施形態３に係る半導体モジュール１００をカメラモジュールとして本実施形態に係る携帯機器に搭載することが可能であり、この場合にも、携帯機器の動作信頼性を向上させることができる。
本発明は、上述の実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
例えば、実施形態１または２に係る半導体モジュール１００をカメラモジュールに適用した場合の構成としては、実施形態３に示すものだけでなく、次のようなものであってもよい。すなわち、このカメラモジュールは、素子搭載用基板１１０の一方の主表面上に、受光領域が上を向くようにして半導体素子２００が搭載されている。また、素子搭載用基板１１０の上に、半導体素子２００の受光領域に合わせて開口部が設けられた素子搭載用基板が搭載され、両者がはんだボール７０を介して接続されている。積層された素子搭載用基板には、ドライバＩＣやチップ部品が搭載されている。また、この素子搭載用基板には、開口部を塞ぐように光学フィルタが搭載されている。このように構成されたカメラモジュールは、はんだボール８０を介して実装基板の接続端子に電気的に接続される。このような構成であっても、実施形態３と同様な効果を得ることができる。
また、実施形態１において、電極パッド２２は、第１導体部２２ａ上に金めっき層２３が設けられていない構成であってもよい。また、実施形態２、３において、電極パッド２２は、第２導体部２２ｂ上に金めっき層２３が設けられていない構成であってもよい。
１０ 基材、 ２２ 電極パッド、 ３０ 絶縁層、 ３０ａ，３３ａ，３４ａ，３５ａ 側面、 ３２，３２ａ，３２ｂ，３２ｃ 開口部、 ３３，３４，３５ 層状絶縁体、 １００ 半導体モジュール、 １１０ 素子搭載用基板。

Claims (8)

  1. 基材と、
    前記基材の一方の主表面上に設けられ、前記基材上の電極形成領域が露出するような開口部を有する絶縁層と、
    前記開口部内に設けられた電極パッドと、
    を備え、
    前記電極パッドは、その頂部面が前記絶縁層の上側主表面よりも低い位置となるように構成され、
    前記絶縁層は、開口部内の側面のうち少なくとも前記電極パッドの頂部面よりも上側の側面が、前記上側主表面に近くなるほど開口部内にせり出すように構成されたことを特徴とする素子搭載用基板。
  2. 前記絶縁層は、複数の層状絶縁体が積層された多層構造を有し、少なくとも最上層にある層状絶縁体の開口部内の側面が、前記上側主表面に近くなるほど開口部内にせり出すように構成された請求項１に記載の素子搭載用基板。
  3. 前記電極パッドは、その頂部面が最上層にある層状絶縁体の下側主表面よりも高い位置となるように構成された請求項２に記載の素子搭載用基板。
  4. 前記複数の層状絶縁体は、それぞれの開口部内の側面がそれぞれの上側主表面に近くなるほど開口部内にせり出し、下側層状絶縁体の開口部周縁の主表面上に、上側層状絶縁体の開口部の下端部が位置するように構成された請求項２または３に記載の素子搭載用基板。
  5. 前記開口部の中に充填されて前記電極パッドと電気的に接続され、絶縁層の上側主表面より上方に突出した接続部材をさらに備え、
    前記接続部材は、開口部内にせり出した前記絶縁層の側面が接続部材内に陥入するように設けられた請求項１乃至４のいずれか１項に記載の素子搭載用基板。
  6. 前記基材の周縁部に前記電極パッドが設けられた請求項１乃至５のいずれか１項に記載の素子搭載用基板。
  7. 請求項１乃至６のいずれか１項に記載の素子搭載用基板と、
    前記基材の一方の主表面側に搭載された半導体素子と、
    を備えたことを特徴とする半導体モジュール。
  8. 請求項７に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
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WO2019146253A1 (ja) * 2018-01-23 2019-08-01 株式会社村田製作所 基板接合構造
WO2024100981A1 (ja) * 2022-11-09 2024-05-16 株式会社村田製作所 回路モジュール、及び回路モジュールの実装方法

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Publication number Priority date Publication date Assignee Title
WO2019146253A1 (ja) * 2018-01-23 2019-08-01 株式会社村田製作所 基板接合構造
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