KR101374770B1 - 금속 박판의 적층을 이용한 반도체 검사 패드 및 제조방법 - Google Patents

금속 박판의 적층을 이용한 반도체 검사 패드 및 제조방법 Download PDF

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Abstract

본 발명은 반도체 검사에 사용되는 패드에 관한 것으로, 보다 상세하게는 수지계열의 절연시트에 금속 박판을 적층 후 에칭하여 1차 시트를 제조하고, 상기 1차 시트를 적층한 후 수직 절단하여 제조되는 금속 박판의 적층을 이용한 반도체 검사 패드 및 제조방법에 관한 것이다.
또한, 전도성 금속 박판에 절연성 제 1 수지를 코팅하여 1차 시트가 제조되는 시트제조단계와, 상기 1차 시트의 금속 박판을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계와, 상기 2차 시트를 복수 개 적층하여 하나의 스텍이 제조되는 적층단계와, 상기 적층된 스텍을 소정의 두께로 수직절단하는 절단단계를 포함하는 것을 특징으로 한다.

Description

금속 박판의 적층을 이용한 반도체 검사 패드 및 제조방법{Semiconductor test pad Using stacked thin sheets of metal and manufacturing method thereof}
본 발명은 반도체 검사에 사용되는 반도체 검사 패드에 관한 것으로, 보다 상세하게는 금속 박판에 수지를 코팅하여 1차 시트를 제조하며, 상기 1차 시트를 에칭하고 적층한 후 수직 절단하여 제조되는, 금속 박판의 적층을 이용한 반도체 검사 패드 및 제조방법에 관한 것이다.
일반적으로 반도체의 제조에 있어서 전기적 성능을 검사하여 반도체 제조의 이상 유무를 확인하게 되는데, 반도체 소자의 단자와 전기적으로 접촉될 수 있도록 형성된 반도체 테스트 소켓을 반도체 소자와 검사 회로기판 사이에 삽입한 상태에서 검사가 수행된다. 또한, 반도체 테스트 소켓은 반도체 소자의 검사 외에도 반도체 소자의 제조 과정 중 번-인(Burn-In) 테스트 과정에서도 사용되고 있다.
반도체 소자의 집적화 기술의 발달과 소형화 추세에 따라 반도체 소자의 단자 즉, 리드의 크기 및 간격도 미세화되는 추세이며, 그에 따라 테스트 소켓의 도전 패턴 상호간의 간격도 미세하게 형성하는 방법이 요구되고 있다. 따라서, 기존의 포고(Pogo) 타입의 반도체 테스트 소켓으로는 집적화되는 반도체 소자를 테스트하는데 한계가 있었다.
더욱이, 반도체 테스트 소켓의 전기적 접속을 위한 단자 또는 프로브가 반도체에 직접적으로 접촉하면서, 미세화되고 얇아진 반도체가 물리적으로 손상되는 문제점이 있으며, 현재까지 사용화된 전극간 최소 피치는 250㎛로 보다 축소화된 피치의 필요성이 있었다.
상기의 문제점을 해결하기 위하여 제안된 기술로서 탄성 재질의 실리콘 소재로 제작되는 실리콘 본체 상에 수직 방향으로 타공 패턴을 형성한 후, 타공된 패턴 내부에 도전성 분말을 충진하여 도전 패턴을 형성하는 기술이 널리 사용되고 있다.
그러나, 도전성 분말을 충진하는 방법은 반도체 검사 패드의 내구성이 떨어져 도전체를 이루는 분말이 이탈되어 반복 사용 가능 횟수가 저하되는 문제점이 있었다.
또한, 반도체 검사 패드의 미세한 피치를 제작하기 위해 전도성 시트와 절연성 시트를 교차 적층한 후 수십 마이크로미터의 미세한 두께로 수직 절단하고, 다시 적층하여 수직 절단하는 방법이 고안되었으나, 미세한 두께로 수직 절단하면 얇은 두께로 인해 도전체가 원래 있어야할 자리에서 이탈되는 문제와, 미세한 두께로 절단하기가 어려운 문제점이 있었다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 안출된 것으로서, 도전성 분말을 이용하지 않아 내구성이 향상된 금속 박판의 적층을 이용한 반도체 검사 패드를 제공하는 것이다.
본 발명의 다른 목적은 각 도전체 사이 거리가 수십 마이크로미터의 미세한 피치를 가지는 금속 박판의 적층을 이용한 반도체 검사 패드를 제공하는 것이다.
본 발명의 또 다른 목적은 기존의 적층방법을 통한 제조 방법에 비해 간단한 공정으로 제조되는 금속 박판의 적층을 이용한 반도체 검사 패드의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드는 전도성 금속 박판에 절연성 제 1 수지를 코팅하여 1차 시트가 제조되는 시트제조단계와, 상기 1차 시트의 금속 박판을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계와, 상기 2차 시트를 복수 개 적층하여 하나의 스택이 제조되는 적층단계와, 상기 적층된 스택을 소정의 두께로 수직 절단하는 절단단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 수지가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 에칭단계 이후에 라인상의 도전체가 형성된 2차 시트의 상부에 제 2 수지를 코팅하여, 상기 제 2 수지가 절연층으로 형성되는 코팅단계를 더 포함한 것을 특징으로 한다.
또한, 상기 제 2 수지가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 수지 또는 제 2 수지를 코팅하기 이전에 코팅되는 표면에 프라이머를 도포하여 코팅되는 수지의 부착력을 높이는 것을 특징으로 한다.
또한, 상기 절단단계 이후에 검사 패드의 표면에 무전해 도금을 하여 도전체의 산화를 방지하는 도금단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 금속 박판이 Cu, Au, Ag, Pt, Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, C 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층과 상기 제 1층과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체로 구성된 제 2층과 상기 제 1층과 제 2층이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며, 상기 패드의 X축 양 끝단부에는 제 1층이 위치하는 것을 특징으로 한다.
또한, 상기 도전체의 상면과 하면에 도금층을 더 포함한 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드는 금속 박판의 적층을 이용하여 도전체가 높은 내구성을 가지는 효과가 있다.
또한, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드는 각 도전체 사이 거리가 수십 마이크로미터의 미세한 피치를 가질 수 있어, 보다 직접화되고 있는 반도체에 적용이 가능한 효과가 있다.
또한, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조방법은 기존의 적층방법을 통한 제조 방법에 비해 간단한 공정으로 제조가 가능하여, 생산성 및 품질이 향상되는 효과가 있다.
도 1은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법을 도시한 순서도.
도 2는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 제 1차 프라이머 도포단계를 도시한 사시도.
도 3은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 시트제조단계를 도시한 사시도.
도 4는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 에칭단계를 도시한 사시도.
도 5는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 제 2차 프라이머 도포단계를 도시한 사시도.
도 6은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 코팅단계를 도시한 정면도.
도 7은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 적층단계를 도시한 사시도.
도 8은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 절단단계를 도시한 사시도.
도 9는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드를 도시한 사시도.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법을 도시한 순서도이며, 도 2는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 제 1차 프라이머 도포단계를 도시한 사시도이고, 도 3은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 시트제조단계를 도시한 사시도이며, 도 4는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 에칭단계를 도시한 사시도이고, 도 5는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 제 2차 프라이머 도포단계를 도시한 사시도이며, 도 6은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 코팅단계를 도시한 정면도이고, 도 7은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 적층단계를 도시한 사시도이며, 도 8은 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 절단단계를 도시한 사시도이고, 도 9는 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드를 도시한 사시도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조방법은 A1과 같이 시트제조단계(S1), 에칭단계(S2), 적층단계(S3), 절단단계(S4)로 진행되며, 전도성의 금속 박판(1)에 절연성의 제 1 수지(2)를 코팅하여 1차 시트가 제조되는 시트제조단계(S1)와, 상기 1차 시트의 금속 박판(1)을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체(11)가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와, 상기 2차 시트를 복수 개 적층하여 하나의 스텍(4)이 제조되는 적층단계(S3)와, 상기 적층된 스텍(4)을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 한다.
또한, 다른 제조방법으로 A2와 같이 프라이머도포단계(S1a, S3a), 코팅단계(S3b), 도금단계(S5)를 더 포함하여 진행될 수도 있으며, 상기 A2의 프라이머도포단계(S1a, S3a), 코팅단계(S3b), 도금단계(S5) 중 어느 하나만 더 포함하거나, 둘 이상을 포함하여 진행할 수도 있다.
또한, 상기 프라이머도포단계(S1a, S3a)는 편의상 동일한 명칭("프라이머도포단계")으로 표시하였으나, S1a와 S3a는 행해지는 시점이 다르므로, 제 1차 프라이머도포단계(S1a)와 제 2차 프라이머도포단계(S3a)로 나눌 수 있다.
도 2에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 제 1차 프라이머 도포단계(S1a)는 금속 박판(1)의 일면에 프라이머(40)를 도포하여 금속 박판(1) 표면의 부착력을 높이는 단계로서, 수지를 코팅하기 위한 사전 작업이다.
바람직한 실시예로서 상기 프라이머의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~2㎛의 두께가 되도록 도포하는 것이 바람직하다.
또한, 수지를 코팅하기 이전에 보조 역할을 위한 작업으로서, 보다 높은 품질의 반도체 검사 패드(5)를 생산하기 위한 방법이나, 도포방법 또는 도포량은 재질, 온도, 습도에 따라 달라질 수도 있으며, 제 1차 프라이머 도포단계(S1a) 없이 진행될 수도 있다.
도 3에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 시트제조단계는 금속 박판(1) 또는 상기 제 1차 프라이머 도포단계(S1a)를 통해 프라이머(40)가 도포된 금속 박판(1)의 일면에 제 1 수지(2)를 도포하는 것으로서, 상기 제 1 수지(2)의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있다.
또한, 상기 제 1 수지(2)는 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 포함할 수도 있으며, 복수 개의 노즐을 이용하여 보다 넓은 범위를 빠르게 분사할 수도 있다.
또한, 상기 제 1 수지(2)가 금속 박판(1)의 일면에 도포되어 표면을 코팅하게 되면, 상기 금속 박판(1)의 일면에는 제 1 수지층이 형성되며, 1차 시트의 제조가 완료된다.
또한, 상기 제 1 수지층(이하 절연체(21))은 절연성을 가지는 수지계열의 특성을 통해 하나의 절연체 역할을 하게 된다.
바람직한 실시예로 상기 절연체(21)는 높은 품질을 얻기 위해 5~30㎛의 두께로 코팅되는 것이 바람직하나, 필요에 따라 제 1 수지(2)의 도포량을 조절하여 1~500㎛의 두께를 가질 수도 있다.
또한, 다른 실시예로서 금속 박판(1)에 절연체(21)를 형성하는 방법으로 코팅 이외에 수지계열의 시트를 접착제를 이용하여 금속 박판(1)에 부착하는 방법으로 1차 시트를 제조하거나, PVD(Physical Vapor Deposition)와 CVD(Chemical Vapor Deposition)와 같은 증착방법을 통해 금속 박판(1)의 일면에 수지를 증착하여 부착할 수도 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 에칭단계(S2)는 1차 시트를 뒤집어 금속 박판(1)을 에칭하여 2차 시트로 가공하는 것으로서, 보다 상세하게는 뒤집혀서 상,하부가 바뀐 1차 시트의 일면(이하 상부)에 위치한 금속 박판(1)을 에칭하여 복수 개의 라인(Line) 형상의 도전체(11)를 만드는 것으로서, 각 라인 형상의 금속 박판(이하 도전체(11))은 소정의 간격을 두고 이격되어 있다.
또한, 에칭두께는 각 도전체(11)가 접하지 않도록 초기 금속 박판(1)의 두께만큼 에칭하고, 끝단에 위치한 도전체(11)는 하부에 위치한 절연체(21)의 끝단과 소정의 간격을 두고 내측에 위치하도록 절연체(21)의 끝단에 위치한 금속 박판(1)은 전부 에칭하는 것이 바람직하다.
바람직한 실시예로서 에칭방법으로 레이저(50)를 이용하여 도전체(11)가 형성될 이외의 부분을 제거하는 것이 바람직하나, 도전체(11)가 형성될 부분에 포토 레지스트를 피복하여 도전체(11)가 형성될 이외의 부분을 제거하는 화학적 부식방법(에칭)을 이용할 수도 있다.
또한, 에칭 간격을 조절하여 도전체(11) 사이의 피치(Pitch)를 조절할 수도 있으며, 레이저를 이용하여 에칭할 경우 레이저의 입사 각도에 따라 사각형 이외에 사다리꼴, 평행사변형, 삼각형의 단면을 가지는 도전체(11)를 형성할 수도 있으며, 복수 개의 레이저(50)로 보다 넓은 범위를 빠르게 에칭할 수도 있다.
도 5에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 제 2차 프라이머 도포단계(S3a)는 도전체(11)가 위치한 2차 시트의 상면에 프라이머(40)를 도포하여 표면의 부착력을 높이는 단계로서, 제 2 수지(3)를 코팅하기 위한 사전 작업이다.
바람직한 실시예로서 상기 프라이머의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~2㎛의 두께가 되도록 도포하는 것이 바람직하다.
또한, 수지를 코팅하기 이전에 보조 역할을 위한 작업으로서, 보다 높은 품질의 반도체 검사 패드(5)를 생산하기 위한 방법이나, 도포방법 또는 도포량은 재질, 온도, 습도에 따라 달라질 수도 있으며, 제 1차 프라이머 도포단계(S3a) 없이 진행될 수도 있다.
도 6에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 코팅단계(S3b)는 2차시트 또는 상기 제 2차 프라이머 도포단계(S3a)를 통해 프라이머(40)가 도포된 2차 시트의 상면에 제 2 수지(3)를 도포하는 것으로서, 상기 제 2 수지(3)를 이용하여 2차 시트의 상면을 코팅하게 된다.
또한, 상기 제 2 수지(3)는 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 포함할 수도 있으며, 복수 개의 노즐을 이용하여 보다 넓은 범위를 빠르게 분사할 수도 있다.
따라서, 상기 제 2 수지(3)의 코팅으로 2차 시트의 상면에는 도6의 B 또는 도 6의 C와 같이 제 2 수지층이 형성되며, 제 1 수지층과 동일하게 절연체의 역할을 하게 된다.
바람직한 실시예로 상기 제 2 수지층(이하 절연체)은 높은 품질을 얻기 위해 B와 같이 도전체(11)의 높이(금속 박판(1)의 두께)와 같은 10~50㎛의 두께로 코팅되는 것이 바람직하나, 필요에 따라 코팅량의 조절을 통해 C와 같이 도전체(11)의 높이 보다 높게하거나, 도전체(11)의 높이 보다 낮은 두께로 코팅할 수도 있다.
또한, 제 1 수지(2)와 동일한 수지를 사용하는 것이 바람직하나 필요에 따라 다른 성분의 수지가 코팅될 수도 있다.
또한, 필요에 따라 코팅단계는 도 6의 A와 같이 생략될 수도 있으며, 코팅단계가 생략될 경우, 다음 단계인 적층단계(S3)에서 다른 2차 시트의 절연체가 일면에 도전체가 형성된 2차 시트의 상부에 적층되어 코팅과 같은 효과를 내도록 감싸게 된다.
도 7에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 적층단계(S3)는 2차 시트를 소정의 높이가 되도록 상기 2차 시트의 상면에 평행하게 복수 개의 2차 시트를 적층하여 하나의 스텍(4)을 형성하는 단계이다.
또한, 복수 개의 2차 시트를 적층함에 있어서, 각 2차 시트가 고정될 수 있도록 각 2차 시트의 상면에 접착제를 도포한 후 적층하게 된다.
상기 접착제는 경화된 후 절연성을 띄는 것으로 선택되어야 하며, 보다 높은 절연성을 위해 접착제에 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 더 포함할 수도 있다.
또한, 실리콘, 우레탄, PP, PE, PT, 고무 중 어느 하나를 접착제의 용도로서 액상으로 도포할 수도 있다.
또한, 상기 접착제의 도포 방법으로는 코팅, 페인팅, 스프레이 중 어느 하나의 방법으로 도포될 수도 있으며, 도포량은 1~10㎛의 두께가 되도록 도포하는 것이 바람직하나, 재질, 온도, 습도에 따라 적정 도포량은 상이하며, 도포량이 적어 미접착되는 문제가 발생되지 않는다면 특별한 제약은 없다.
바람직한 실시예로서 하나의 2차 시트 상면에 접착제를 도포하고, 다른 2차 시트를 올려 적층한 후 가열, 가압하여 경화시키고, 또 다른 2차 시트를 접착제를 이용하여 적층 하는 순차적인 방법으로 적층하게 된다.
다른 실시예로서 하나의 2차 시트 상면에 접착제를 도포하고, 다른 2차 시트를 올려 적층하며, 또 다른 2차 시트를 접착제를 이용하여 적층 하는 방식으로 하나의 스텍(4)을 제조한 후 가열, 가압하여 경화시킬 수도 있다.
또한, 가열, 가압은 경화시키기 위한 하나의 방법으로서 가열, 가압 중 어느 하나만 진행되거나, 자연건조에 의한 경화가 진행될 수도 있다.
또한, 상기 가열온도는 50~120℃의 온도가 바람직 하나, 상온 이상의 온도로 경화속도를 높여 줄 수 있는 온도이고, 사용되는 절연체의 용융점 이하의 온도이면 특별한 제약은 없다.
또한, 가압되는 압력은 사용되는 절연체의 재질에 따라 상이하며, 적층된 스텍(4)의 단면 폭이 가압시 1~10%의 변화율 내에서 가압하는 것이 바람직하다.
따라서, 상기 적층 방법에 의해 2차 시트는 하나의 스텍(4)으로 제조되며, 스텍(4)은 사각형의 절연체(21) 내부에 복수 개의 도전체(11)가 소정의 간격을 가지고 복수 개의 열과 행으로 배열된 형상의 단면을 가지게 된다.
도 8에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법 중 절단단계(S4)는 스텍(4)을 횡방향으로 소정의 간격을 두고 수직 절단하여 복수 개의 반도체 검사패드(5)를 제조하게 된다.
보다 상세하게는 스텍(4)의 도전체(11)가 형성된 일면으로부터 소정의 간격을 두고 일면에 평행하게 수직 절단하는 것으로서, 절단 방법은 레이저(50)를 이용하거나, 와이어, 칼날과 같은 절단도구 중 어느 하나를 이용한 절단이 가능하다.
또한, 상기 수직 절단은 스텍(4)의 일측에서 소정의 간격으로 순차적인 절단이 이루어지거나 복수 위치의 절단이 동시에 이루어질 수도 있다.
바람직한 실시예로서 상기 절단 간격은 반도체 검사 패드(5)의 두께가 1~3㎜가 되도록 절단하는 것이 바람직하나 반도체 검사 패드(5)의 사용 조건 등을 감안하여, 다양한 조건으로 절단 간격을 조절하여 제조할 수도 있다.
도 9에 도시된 바와 같이, 본 발명에 따른 금속 박판의 적층을 이용한 반도체 검사 패드는 절단단계(S4) 이후에 하나의 반도체 검사 패드(5)로 제조되며, 상기 반도체 검사 패드(5)는 추가적인 도금단계(S5)가 더 진행될 수도 있다.
또한, 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층(21a)과 상기 제 1층(21a)과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체(11)로 구성된 제 2층(21b)과 상기 제 1층(21a)과 제 2층(21b)이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며, 상기 패드의 X축 양 끝단부에는 제 1층(21a)이 위치하는 것을 특징으로 한다.
상기와 같이, 절단단계(S4)를 통해 제조된 반도체 검사 패드(5)는 상면과 하면의 형상이 동일하며, 측면부는 모두 절연체로 형성되어 있다.
또한, A1과 같이 사각형의 단면을 가지고 Y축 방향으로 소정의 길이를 가지며, 절연체로 구성된 제 1층(21a)과, 상기 제 1층(21a)의 X축 방향 측면에 상기 제 1층(21a)의 Z축 높이와 같은 높이를 가지는 사각형 단면의 절연체로 구성된 제 2층(21b)이 형성되며, 상기 제 2층(21b)은 동일한 Z축 높이를 가지는 복수 개의 도전체(11)가 Y축 방향으로 일정하게 이격되어 Z축 방향으로 관통되어 있다.
상기 제 1층(21a)의 X축 방향 측면으로 제 2층(21b)과 제 1층(21a)이 교차 적층되며, X축 양 끝단부에는 제 1층(21a)이 형성되어 있다.
상기와 같이 복수 개의 제 1층(21a)과 제 2층(21b)이 교차 적층되어 사각형의 반도체 검사 패드(5)를 이루게 된다.
또한, 상기 제 2층(21b)의 Y축 방향 양 끝단부에는 도전체(11)가 형성되지 않으며, 측면부는 항상 절연체로 구성된 형태가 된다.
또한, 상기 반도체 검사 패드(5)는 제조 과정 중 가열, 압착과 같은 적층단계(S3)를 통해 제 1층(21a)과 제 2층(21b)이 용융 접합되어, 하나의 절연체로 보일 수도 있다.
또한, B3과 같이 제 2층(21b)에 형성된 도전체(11)가 제 1층(21a)방향으로 치우쳐진 형상일 수도 있으며, 이는 반도체 검사 패드(5)의 제조 과정 중 코팅단계(S3b)의 코팅방법에 따라 형성된 것으로서, 도전체(11)보다 높은 높이로 절연체가 코팅된 것이다.
또한, B3가 적층되어, B2와 같이 하나의 시트형상을 이루게 되면, A2에 비해 X축 방향 도전체(11) 사이 간격에 비해 넓으며, 이는 도전체(11)의 두께(H1)는 같으나, 절연체(21)의 높이(H2) 차이로 인한 것이다.
바람직한 실시예로서, 10~50㎛의 각 도전체 간의 사이 간격과 5~30㎛의 도전체 두께(H1)를 가지는 것이 바람직하나, 수지의 코팅두께와 금속 박판의 두께에 따라 변동될 수도 있으며, 에칭시에 형성되는 도전체의 상면을 일부 에칭하여 보다 미세한 두께의 도전체가 되도록 할 수도 있다.
또한, 절단단계(S4) 이후에 진행될 수도 있는 도금단계(S5)는 반도체 검사 패드(5)의 상면 및 하면에 노출되어 있는 도전체(11)의 부식을 방지하기 위해 각 도전체(11)의 상,하면을 도금하는 것으로, 도금단계(S5)를 진행한 반도체 검사 패드(5)는 도전체(11)의 상면과 하면에 도금층을 더 포함한 것을 특징으로 한다.
또한, 상기 도금단계(S5)는 각 반도체 검사 패드의 외면 전체를 도금하게 되지만, 도전체(11) 이외의 절연체(21)는 도금재료가 부착되지 않아 도금이 이루어지지 않는다.
따라서, 외면에 노출되어 있는 각 도전체(11)의 상,하면만 도금된다.
바람직한 실시예로서 외부로부터 전기에너지를 공급받지 않고 금속염 수용액 중의 금속이온을 환원제의 힘에 의해 자기 촉매적으로 환원시켜 피처리물의 표면 위에 금속을 석출시키는 무전해 도금방법으로 도금을 진행하는 것이 바람직하며, 보다 높은 도금품질을 위해서 1차 도금과 2차 도금으로 나누어 진행할 수도 있다.
또한, 1차 도금과 2차 도금의 도금재료가 상이할 수도 있으며, 도전체(11)의 반응성(금속 원자가 산화되어 양이온이 되려는 경향)을 비교하여 도금할 금속을 정하게 되며, 도전체(11)가 반응성이 가장 높고, 1차 도금 금속, 2차 도금 금속 순으로 반응성이 낮은 금속을 사용하게 된다.
따라서, 금속의 반응성에 따라 도금 후 도전체(11)의 표면이 부식되는 것을 방지되는 효과가 발생하게 된다.
예를 들면, 도전체(11)로 Cu를 사용하고, 1차 도금만 진행할 경우 Au, Ag 등의 Cu보다 낮은 반응성을 가지는 금속을 사용하여 도금을 진행하게 된다.
또한, 도전체(11)로 Cu를 사용하고, 1차 도금과 2차 도금을 진행하게 되는 경우, 1차로 Ni, Ag 등의 Cu보다 낮은 반응성을 가지는 금속을 사용하여 1차 도금을 진행한 후, 2차 도금은 1차 도금을 진행한 금속보다 낮은 반응성을 가지는 Pt, Au 등의 금속으로 도금을 진행하게 된다.
바람직한 실시예로서 1차 도금만 진행할 경우 도금되는 두께는 1~10㎛가 바람직하며, 1차 도금과 2차 도금을 진행하게 되는 경우 도금되는 총 두께가 1~15㎛이 되도록 함이 바람직하다.
이상과 같이 본 발명은 첨부된 도면을 참조하여 바람직한 실시예를 중심으로 기술되었지만 당업자라면 이러한 기재로부터 본 발명의 범주를 벗어남이 없이 많은 다양한 자명한 변형이 가능하다는 것은 명백하다. 따라서 본 발명의 범주는 이러한 많은 변형의 예들을 포함하도록 기술된 청구범위에 의해서 해석되어져야 한다.
1 : 금속 박판
2 : 제 1 수지
3 : 제 2 수지
4 : 스텍
5 : 반도체 검사 패드
11 : 도전체
21 : 절연체
40 : 프라이머
50 : 레이저

Claims (9)

  1. 전도성 금속 박판(1)에 절연성 제 1 수지(2)를 코팅하여 1차 시트가 제조되는 시트제조단계(S1)와;
    상기 1차 시트의 금속 박판(1)을 복수 개의 라인이 형성되도록 에칭하여 각 라인상의 도전체(11)가 소정의 거리만큼 이격된 2차 시트가 제조되는 에칭단계(S2)와;
    상기 2차 시트를 복수 개 적층하여 하나의 스텍(4)이 제조되는 적층단계(S3)와;
    상기 적층된 스텍(4)을 소정의 두께로 수직절단하는 절단단계(S4)를 포함하는 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 수지(2)가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  3. 제 1항에 있어서,
    상기 에칭단계 이후에 라인상의 도전체(11)가 형성된 2차 시트의 상부에 제 2 수지(3)를 코팅하여,
    상기 제 2 수지(3)가 절연체로 형성되는 코팅단계를 더 포함한 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  4. 제 3항에 있어서,
    상기 제 2 수지(3)가 실리콘, 우레탄, PE, PP, PT, 고무 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  5. 제 3항에 있어서,
    상기 제 1 수지(2) 또는 제 2 수지(3)를 코팅하기 이전에 코팅되는 표면에 프라이머(40)를 도포하여 코팅되는 수지의 부착력을 높이는 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  6. 제 1항에 있어서,
    상기 절단단계 이후에 검사 패드의 표면에 무전해 도금을 하여 도전체(11)의 산화를 방지하는 도금단계를 더 포함한 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  7. 제 1항에 있어서,
    상기 금속 박판(1)이 Cu, Au, Ag, Pt, Fe, Al, Ni, Mg, Pb, Zn, Sn, Co, Cr, Mn, C 중 적어도 어느 하나를 포함하는 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드의 제조 방법.
  8. 사각형의 단면에 Y축 방향으로 소정의 길이를 가지는 절연체로 구성된 제 1층(21a)과;
    상기 제 1층(21a)과 Z축 방향으로 동일한 높이와 Y축 방향으로 동일한 길이를 가지는 사각형 단면의 절연체를 일정한 간격마다 Z축 방향으로 관통하는 복수 개의 사각형 도전체(11)로 구성된 제 2층(21b)과;
    상기 제 1층(21a)과 제 2층(21b)이 X축 방향으로 교차 적층되어 전체적으로 사각형의 패드를 이루며,
    상기 패드의 X축 양 끝단부에는 제 1층(21a)이 위치하는 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드.
  9. 제 8항에 있어서,
    상기 도전체(11)의 상면과 하면에 도금층을 더 포함한 것을 특징으로 하는
    금속 박판의 적층을 이용한 반도체 검사 패드.
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