KR20000034924A - 저온 동시소성 다층세라믹내 수동 전자소자들 - Google Patents

저온 동시소성 다층세라믹내 수동 전자소자들 Download PDF

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KR20000034924A
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필립에스. 피셔
찰스오. Ⅱ 조던
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제닌 엠. 데이비스
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Abstract

커패시터들이 일체화된 저온 동시소성 다층세라믹(LTCC)은 다수의 고 유전율 평면 물질들 및 다수의 저 유전율 평면 물질들을 가진다. 저 유전율 물질들이 고 유전율 물질들 사이에 위치되거나 또는 고 유전율 물질들이 저 유전율 물질들 사이에 위치될 수 있다. 한 쌍의 전극들은 커패시터를 형성하기 위해 하나 이상의 고 유전율층들의 각 측면상에 위치된다. 도체는 내부 회로 또는 외부 결합부에 대한 연결을 위해 매입 전극에 전기적으로 연결된다. 저 및 고 유전율 물질들은 저온 동시소성 세라믹들이다.

Description

저온 동시소성 다층세라믹내 수동 전자소자들{PASSIVE ELECTRONIC COMPONENTS IN A MULTI-LAYERED LOW TEMPERATURE CO-FIRED CERAMIC}
본 발명은 일반적으로는 세라믹 전자 패키징에 관한것이다. 보다 상세하게는, 내부에 장착된 커패시터, 인덕터 및 기타 수동 소자들이 일체화된 저온 동시소성 다층세라믹(multilayered low temperature co-fired ceramic:LTCC)에 관한것이다.
다양한 디바이스들이 홀 커패시터, 표면 장착칩 커패시터 및 커패시터 어레이들을 통해 개별소자와 같은 커패시턴스를 제공하는 것으로 잘 알려져 있다. 이 디바이스들은 통상적으로 인쇄회로기판의 상부 또는 하부층 상에 장착된다. 그러나, 이런점이 소정 영역상에 제조될 수 있는 소자들의 밀도를 한정하는 것으로 알려졌다. 선행 기술 커패시턴스 디바이스들은 저온 동시소성 세라믹(LTCC) 기판의 상부 또는 바닥층상에 장착되었다. 이런 점이 또한 소정 영역에 제조될 수 있는 커패시터들의 밀도를 한정한다.
선행 커패시터 설계의 장점에도 불구하고, 어느 것도 사용자가 가열동안 커패시턴스 값을 정밀하게 제어하고 뒤틀림 및 깨짐을 최소화할 수 있는 LTCC 구조물에 커패시터들을 일체화하거나 매입하도록 하지 못했다. 비어들(vias), 배선라인들 및 전기 소자 결합패드들이 통상적인 후막 스크리닝 기술(thick film screening technique)들에 의해 LTCC 테이프(tape)층들에 제공되어 적층되고 이후 저온로에서 가열된다.
본 발명과 관련된 특허의 실예는 하기와 같은 것으로서, 이 특허는 관련 보조 설명들을 위해 참고로 본문에 인용된다:
미국 특허 제 5,144,526호는 매입된 커패시터들을 포함하는 저온 동시소성 세라믹 구조물에 관한 것이다.
상기 특허는 출원인이 알고 있는 기술의 상태를 반영하며 본 출원 심사에 관련될 수 있는 정보 제공에 있어서 출원인의 정직한 제공의무를 수행하는 관점으로 제공된다. 그러나 이 특허는 단독으로 또는 조합해서도 출원인의 청구된 발명을 제시하거나 제공하지 못함이 명백하다.
본 발명의 특징은 커패시터들이 일체화된 저온 동시소성 다층세라믹(LTCC)을 제공하는 것이다.
본 발명의 부가적인 특징은 고 및 저 유전율(dielectric constant) 물질을 사용하는 커패시터들이 일체화된 저온 동시소성 다층세라믹을 제공하는 것이다. 다수의 저 유전율 물질층은 고 유전율 물질층들 사이에 위치된다. 전극들은 커패시터를 형성하도록 고 유전율 물질의 각 측면상에 위치된다. 비어들은 내부회로 또는 외부 패드들까지의 경로에 연결을 위해 내부 전극(들)과 전기적으로 연결된다. 저 및 고 유전율 물질들은 저온 동시소성 세라믹이다.
본 발명의 또 다른 특징은 저 유전율 물질층들 사이에 위치된 다수의 고 유전율 물질층들을 제공하는 것이다. 전극들은 커패시터를 형성하기 위해 고 유전율 물질의 각 측면상에 위치된다. 비어들은 내부 회로 또는 외부 패드들까지의 경로에 연결하기 위해 내부 전극들과 전기적으로 연결된다.
본 발명은 이 특징들 중 어느 하나 그 자체로 존재하는 것이 아니라, 본문에 기술되고 청구된 모든 특징들의 특수한 조합으로 존재한다. 당업자들은 본 명세서의 근간이 된 개념이 본 발명의 여러 목적을 이행하는 다른 구조들, 방법들 및 시스템들의 설계를 위해 기초로 용이하게 사용될 수 있음을 이해할 것이다. 요약서는 청구항에 의해 평가되는 본 발명을 한정하도록 의도되지 않으며, 어느 방식으로든 본 발명의 범위를 제한하도록 의도되지 않는다.
본 발명의 도면은 축척에 따라 이루어진 것이 아님을 유의해야 한다. 도면들은 단지 개략적인 도면으로서, 본 발명의 특정 파라미터들을 도시하도록 의도된 것은 아니다. 도면들은 본 발명의 일반적인 실시예들만을 도시하는 것으로 의도된 것이고, 따라서, 본 발명의 범위를 제한하는 것으로 고려되어서는 않된다. 이하, 본 발명은 첨부된 도면들을 통해 부가적으로 상세히 그리고 세부적으로 기술될 것이다.
도 1은 커패시터들이 일체화된 저온 동시소성 다층세라믹(LTCC)의 바람직한 실시예의 측단면도.
도 2는 커패시터들이 일체화된 LTCC의 다른 실시예의 측단면도.
도 1에는 커패시터들이 일체화된 저온 동시소성 다층세라믹(LTCC)의 바람직한 실시예의 측단면도가 도시되어 있다. 한 쌍의 고 유전율 평면 물질층(12,18)들이 이들 사이에 위치된 한 쌍의 저 유전율 평면 물질층(14,16)들을 가진다. 이런 구성에 있어서는, 원할 경우, 보다 많은 층들이 저 유전율 물질층(14,16)들에 부가될 수 있다. 고 유전층들 대 저 유전층들의 비는 바람직하게 구조물내에서 평형을 이룬다. 적층들의 중간으로부터 층들의 상부 절반 갯수 및 고 유전층에 대한 저 유전층들의 위치는 층들의 하부 절반 갯수 및 유전체 위치의 대칭상(mirror image)이어야만 한다. 저 및 고 유전율 물질층들은 상업적으로 입수 가능한 통상적인 LTCC테이프들이다. 저 유전율 물질층(14,16)들은 바람직하게 4내지 10범위의 유전율을 가진다. 고 유전율 물질층(12,18)들은 바람직하게 15내지 250범위의 유전율을 가진다. 두 쌍의 전극(25)들은 커패시터(10,11)들을 형성하도록 고 유전율 층(12,18)들의 각 측면상에 위치된다. 내부 전극(25)들은 다른 내부회로(미도시) 또는 외부면들인 상부면(20) 및 바닥면(24)에 연결되도록 비어(26)들을 통해 전기적으로 연결된다. 회로라인(27)은 다수 커패시터들 또는 전극들에 함께 연결되도록 사용될 수 있다. 전극(25)들, 비어(26)들 및 회로라인(27)들은 통상적인 후막 도전물질들로 제조되며 통상적인 후막 스크리닝 기술을 사용하여 도포된다. 전극(25)들 및 비어(26)들은 LTCC 디바이스 상의 다른 회로라인들(미도시) 또는 수동소자들(미도시)과 연결된다. 도 1의 구조물을 사용하면, 실예로, 0.1 피코패러드 내지 5000피코패러드 범위의 값을 가지는 매입된 커패시터들을 생성하는 것이 가능하다.
도 2에는, 일체화된 커패시터들 조립체(50)를 가지는 LTCC의 다른 실시예의 측단면도가 도시되어 있다. 조립체(50)는 그 내부에 매입된 커패시터(40,41)들을 가진다. 여기에 네개의 저 유전율 평면 물질층(42,43,47,48)들이 존재한다. 한 쌍의 고 유전율 평면 물질(44,45)들이 저 유전율 층(43,47)들 사이에 위치된다. 다시, 저 및 고 유전율 물질들은 구조물내에서 평형을 이루어야 한다. 저 유전율 물질은 4 내지 10 범위의 유전율을 가진다. 고 유전율 물질은 15내지 250 범위의 유전율을 가진다. 커패시터(40)는 비어(36)들에 의해 전기적으로 연결된 층(43,44) 사이 및 층(45,47) 사이에 위치된 한 쌍의 전극(30)들을 가진다. 제 3 전극(31)은 층(44,45)들 사이에 위치된다. 전극(30,31)들 및 유전체(44)는 커패시터(40a)를 형성한다. 전극(30,31)들 및 유전체(45)는 커패시터(40b)를 형성한다. 이런 배치를 사용하므로서, 커패시터(40a,40b)들은 커패시터(40)를 병렬로 생성하여 커패시턴스 값을 효과적으로 배가한다. 내부회로(미도시) 또는 외부면(20,24)들에 대한 연결은 비어(34)들 및 회로라인(27)에 의해 이루어진다. 커패시터(41)는 고 유전율 층(45)의 양 측면들 상에 한 쌍의 전극(32)들을 가진다. 비어(35)들 및 회로라인(27)은 커패시터(41)를 내부회로(미도시) 또는 외부면(20,24)들에 연결한다. 도 1에 도시된 것과 유사한 전극(30,31,32)들, 비어(34,35,36)들 및 회로라인(27)이 통상적 후막 스크리닝 기술에 의해 제공되는 통상적인 후막 도전물질로 제조된다.
도 1 및 도 2의 LTCC 조립체 둘 모두 다 동일 방식으로 이하와 같이 조립될 수 있다: 제 1 단계는 비어들을 펀칭하여 각 층들의 도전물질로 비어들을 충전하는 것이다. 제 2 단계는 전극들 및 회로라인들(미도시)이 고 및 저 유전율 물질층들 둘 모두의 측면들 상에 스크린될 것이다. 제 3 단계로 층들이 겹쳐지고 적층되며 약 섭씨 850도로 소성된다.
다른 유전율 층들의 도입은 각 유형의 층을 이용하는 다층 전기 구조물들의 제조를 허용한다. 실예로, 커패시터들은 고 유전율 물질층들을 샌드위치시킨 전극들을 위치시켜 제작될 수 있으며 내부 얽힘(inner winding) 커패시턴스를 감소시키기 위해 고 성능 인덕터들이 저 유전율 층들내에 제조될 수 있다. 신호 경로화는 기본적으로 원치 않는 전기적 커플링, 누화 잡음을 감소시켜 회로내의 전기 지연을 개선시키기 위해 저 유전율 물질들 내에서 이루어질 수 있다.
바람직한 실시예의 변형
커패시터 및 전자 세라믹 설계 기술 분야의 당업자는 바람직한 실시예를 사용하는 것으로부터의 많은 장점들을 이해할 것이다. 부가적으로, 커패시터 제조분야의 당업자는 바람직한 실시예를 성취하는 많은 다른 방법들이 있음을 이해할 것이다.
비록 실시예가 전극들로부터 다른 측면들로 이어지는 비어들을 가지는 것을 기술하였지만, 동일 측면으로 또는 다른 측면들로 연장되는 모든 비어들을 갖는 것으로 시도될 수 있다.
비록 실시예가 저온 동시소성 세라믹들의 사용을 기술하였지만, 고온 세라믹들과 같은 다른 세라믹들도 사용될 수 있다.
본 발명은 커패시터들 및 인덕터들의 제조로 제한되지 않는다. 고 유전율 물질들은 변압기들, 필터들, 콤바이너들, 커플러들 및 공진기들과 같은 구조물들을 보다 작게 분포될 수 있게 한다. 보다 낮은 유전율 물질들은 커플링 및 누화잡음이 감소된 신호경로를 허용한다.
원할 경우, 인덕터들은 상호얽힘(inter-winding) 커패시턴스가 감소되어 공진주파수를 증가시키도록 저 유전율 물질층들에 매입될 수 있다.
비록 층들에 대해 도시된 설계가 대칭축에 대해 대칭상의 층들이었지만, 층들이 서로의 대칭상이 아닌 것도 시도될 수 있다.
고 유전율 물질들이 15 내지 250 범위의 유전율을 갖는 것이 설명되었지만 사용된 물질이 이 범위보다 높거나 낮은 유전율을 가지는 것도 시도될 수 있다. 저 유전율 물질들이 4 내지 10 범위의 유전율을 갖는 것이 설명되었지만 사용된 물질이 이 범위보다 높거나 낮은 유전율을 가지는 것도 시도될 수 있다.
본 발명에 따라 제조된 커패시턴스 값이 0.1pf 내지 5000pf 범위값들을 갖는 것이 설명되었지만 0.1pf 이하 그리고 5000pf 이상의 값들을 가지는 커패시터들을 제조하는 것도 시도될 수 있다.
본 발명은 이런 특정 실시예들을 참고로 하여 설명되었지만, 이 분야에 숙련된 사람들은 본 발명의 사상 및 범위를 벗어나지 않고 형태가 변화될 수 있음을 이해할 것이다. 설명한 실시예들은 모든 면에 있어서 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다. 그러므로 본 발명의 범위는 상술한 설명들에 의해서라기보다 첨부된 청구항들에 의해 나타난다. 청구항들의 의미 및 등가의 범위내에서 이루어지는 모든 변형들은 청구항들의 범위내에 포함될 것이다.

Claims (29)

  1. 커패시터들이 일체화된 저온 동시소성 다층세라믹에 있어서,
    a)제 1 및 제 2 고 유전율 물질;
    b)제 1 및 제 2 고 유전율 물질 사이에 위치된 제 1 및 제 2 저 유전율 물질; 및
    c)제 1 고 유전율 물질에 의해 분리된 제 1 및 제 2 전극
    을 포함하는 저온 동시소성 다층세라믹.
  2. 제 1 항에 있어서, 비어가 제 2 전극에 전기적으로 연결된 저온 동시소성 다층세라믹.
  3. 제 1 항에 있어서, 회로라인이 제 2 전극에 전기적으로 연결된 저온 동시소성 다층세라믹.
  4. 제 1 항에 있어서, 저 및 고 유전율 물질들이 저온 동시소성 세라믹인 저온 동시소성 다층세라믹.
  5. 커패시터 구조물에 있어서,
    a)제 1 및 제 2 고 유전율 물질층들;
    b)제 1 및 제 2 고 유전율 물질층들 사이에 위치된 제 1 및 제 2 저 유전율 물질층들;
    c)제 1 고 유전율 물질층의 제 1 측면상에 배치된 제 1 전극;
    d)제 1 저 유전율 물질층의 제 1 측면상에 배치된 제 2 전극; 및
    e)제 2 전극에 전기적으로 연결되고, 제 1 및 제 2 저 유전율 물질층들과 제 2 고 유전율 물질층을 통해 연장되는 도체
    를 포함하는 커패시터 구조물.
  6. 제 5 항에 있어서, 도체가 비어인 커패시터 구조물.
  7. 제 5 항에 있어서, 도체가 회로라인인 커패시터 구조물.
  8. 커패시터들이 일체화된 저온 동시소성 다층세라믹에 있어서,
    a)제 1, 제 2, 제 3 및 제 4 저 유전율 층들;
    b)제 2 및 제 3 저 유전율 층들 사이에 위치된 제 1 및 제 2 고 유전율 층들; 및
    c)제 2 고 유전율 층의 각 측면상에 배치된 제 1 및 제 2 전극
    을 포함하는 저온 동시소성 다층세라믹.
  9. 제 8 항에 있어서, 비어가 제 1 전극에 전기적으로 연결된 저온 동시소성 다층세라믹.
  10. 제 8 항에 있어서, 비어가 제 2 전극에 전기적으로 연결된 저온 동시소성 다층세라믹.
  11. 제 8 항에 있어서, 저 및 고 유전율 층들이 저온 동시소성 세라믹인 저온 동시소성 다층세라믹.
  12. 커패시터 구조물에 있어서,
    a)제 1, 제 2, 제 3 및 제 4 저 유전율 물질 층들;
    b)제 2 및 제 3 저 유전율 물질층들 사이에 위치된 제 1 및 제 2 고 유전율 물질층들;
    c)제 2 고 유전율 물질층의 제 1 측면상에 배치된 제 1 전극;
    d)제 2 고 유전율 물질층의 제 2 측면상에 배치된 제 2 전극; 및
    e)제 1 전극에 전기적으로 연결되고, 제 1 및 제 2 저 유전율 물질층들을 통해 연장되는 제 1 비어
    를 포함하는 커패시터 구조물.
  13. 제 12 항에 있어서, 제 2 비어가 제 2 전극에 전기적으로 연결되고 제 1 및 제 2 저 유전율 물질층들을 통해 그리고 제 1 및 제 2 고 유전율 물질층들을 통해 연장되는 커패시터 구조물.
  14. 제 12 항에 있어서, 저 및 고 유전율 물질층들이 저온 동시소성 세라믹들인 커패시터 구조물.
  15. 제 12 항에 있어서, 회로라인이 제 1 전극에 연결되는 커패시터 구조물.
  16. 제 12 항에 있어서, 회로라인이 제 2 전극에 연결되는 커패시터 구조물.
  17. 저온 동시소성 다층세라믹에 있어서,
    a)다수의 제 1 고 유전율 물질층들;
    b)다수의 제 2 고 유전율 물질층들; 및
    c)다수의 제 1 및 제 2 고 유전율 물질들 사이에 위치된 다수의 저 유전율 물질층들
    을 포함하는 저온 동시소성 다층세라믹.
  18. 제 17 항에 있어서, 다수의 수동소자들이 제 1 고 유전율 물질층들, 제 2 고유전율 물질층들 또는 저 유전율 물질층들상에 배치되는 저온 동시소성 다층세라믹.
  19. 제 18 항에 있어서, 수동소자들이 적어도 한 비어에 연결되는 저온 동시소성 다층세라믹.
  20. 제 18 항에 있어서, 수동소자들이 적어도 한 회로라인에 연결되는 저온 동시소성 다층세라믹.
  21. 제 18 항에 있어서, 수동소자들이,
    a)커패시터들;
    b)저항들;
    c)인덕터들;
    d)변압기들;
    e)콤바이너들;
    f)분주기들;
    g)필터들;
    h)공진기; 및
    i)전송라인들
    로 이루어지는 그룹들로부터 선택되는 저온 동시소성 다층세라믹.
  22. 저온 동시소성 다층세라믹에 있어서,
    a)다수의 제 1 저 유전율 물질층들;
    b)다수의 제 2 저 유전율 물질층들; 및
    c)다수의 제 1 및 제 2 저 유전율 물질층들 사이에 위치된 다수의 고 유전율 물질층들
    을 포함하는 저온 동시소성 다층세라믹.
  23. 제 22 항에 있어서, 다수의 수동소자들이 제 1 저 유전율 물질층들, 제 2 유전율 물질층들 또는 고 유전율 물질층들상에 배치되는 저온 동시소성 다층세라믹.
  24. 제 23 항에 있어서, 수동소자들이 적어도 한 비어에 연결되는 저온 동시소성 다층세라믹.
  25. 제 23 항에 있어서, 수동소자들이 적어도 한 회로라인에 연결되는 저온 동시소성 다층세라믹.
  26. 제 23 항에 있어서, 수동소자들이,
    a)커패시터들;
    b)저항들;
    c)인덕터들;
    d)변압기들;
    e)콤바이너들;
    f)분주기들;
    g)필터들;
    h)공진기; 및
    i)전송라인들
    로 이루어지는 그룹들로부터 선택되는 저온 동시소성 다층세라믹.
  27. 저온 동시소성 다층세라믹에 있어서,
    a)제 1 및 제 2 저 유전율 물질;
    b)제 1 및 제 2 저 유전율 물질 사이에 위치된 제 1 및 제 2 고 유전율 물질; 및
    c)제 1 고 유전율 물질에 의해 분리된 제 1 및 제 2 전극
    을 포함하는 저온 동시소성 다층세라믹.
  28. 커패시터들이 일체화된 저온 동시소성 다층세라믹에 있어서,
    a)제 1 및 제 2 고 유전율 물질;
    b)제 1 및 제 2 고 유전율 물질 사이에 위치된 제 1 및 제 2 저 유전율 물질; 및
    c)고 유전율 물질들 상에 형성된 적어도 하나의 커패시터
    를 포함하는 저온 동시소성 다층세라믹.
  29. 저온 동시소성 다층세라믹에 있어서,
    a)제 1, 제 2, 제 3 및 제 4 저 유전율 물질층;
    b)제 2 및 제 3 저 유전율 물질층 사이에 위치된 제 1 및 제 2 고 유전율 물질층; 및
    c)제 1 또는 제 2 고 유전율 물질층 상에 형성된 적어도 하나의 커패시터
    를 포함하는 저온 동시소성 다층세라믹.
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