WO2009093633A1 - 容量素子を有する半導体装置 - Google Patents

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film
semiconductor device
transition metal
wiring
tantalum
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Ippei Kume
Naoya Inoue
Yoshihiro Hayashi
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Nec Corporation
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Definitions

  • the present invention relates to a semiconductor device having a capacitive element on a multilayer wiring structure or in a multilayer wiring and a manufacturing method thereof.
  • a PIP polysilicon-insulating film-polysilicon
  • MOS metal oxide film-silicon
  • a capacitive element having a structure of (gate silicon oxide film-silicon substrate) is employed.
  • an electrode using polysilicon has problems such as high resistance and depletion.
  • an MIM metal / capacitive insulating film / metal
  • a metal or a metal oxide film for example, titanium nitride or ruthenium oxide
  • titanium nitride films have been widely studied for MIM structure electrodes. This is because an MIM structure electrode has a low electrical resistance and can be easily formed by etching.
  • a metal oxide film (TaO, HfO, ZrO, etc.) having a high relative dielectric constant or a metal silicate film (for example, HfSiO) is used.
  • High-k high dielectric constant
  • Metal oxide films generally have a high dielectric constant, but have a problem of high leakage current.
  • heat treatment is performed after the metal oxide film is formed, there is a possibility that leakage current passing through the grain boundary increases due to crystallization.
  • heat treatment is not performed, oxidation is insufficient, oxygen defects are generated, and a leak path is formed, so that the leak current may also increase.
  • the transition metal has a weak binding force with oxygen, causing reduction damage due to a process after forming the insulating film, and further increasing a leakage current.
  • a metal silicate film has a dielectric constant much smaller than that of a metal oxide film, but it contains silicon oxide, so it is more thermally stable and has a higher crystallization temperature than a film of metal oxide alone. It is known that the leakage current is increased (see, for example, Patent Document 3).
  • silicon since silicon has a strong bonding force with oxygen and high resistance to reduction damage, it can be expected that damage resistance is improved even in a transition metal silicate film.
  • the problem with the High-k material is that the metal oxide film has low insulation and damage resistance as a capacitive insulating film, and the metal silicate film has a significant decrease in relative dielectric constant.
  • a high-k material is formed by a film formation method such as an atomic layer deposition (ALD) method, a sputtering method, or a chemical vapor deposition (CVD) method. Even with the membrane method, the above problems remain. For this reason, many high-k insulating films that exhibit low leakage current characteristics while maintaining a high relative dielectric constant have been developed.
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • Patent Document 1 describes a method for realizing a low leakage of an insulating film by suppressing oxygen defects generated at an electrode / insulating film interface.
  • an insulating film can be formed on the clean lower surface, which is generated at the electrode / insulating film interface. Oxygen defects can be suppressed.
  • Patent Document 2 describes a method of using an alloy metal oxide film to suppress oxygen defects generated in a high-k insulating film.
  • an alloy metal oxide film for example, a TaTiO film
  • crystallization of the oxide film can be suppressed similarly to the metal silicate film, and oxygen in the High-k insulating film can be suppressed.
  • Defects can also be suppressed by heat treatment.
  • Patent Document 3 describes a method for realizing a high capacity while suppressing the generation of oxygen defects by devising the distribution of silicon and metal in the film thickness direction of the metal silicate film.
  • the metal silicate film such that the composition ratio of silicon constituting the metal silicate film is higher than the composition ratio of the metal in the film thickness direction of the metal silicate film from the inner side of the film to the interface side of the film, the leakage current is limited.
  • the metal silicate film close to the silicon oxide film (SiO 2 ) is provided, so that the insulating property is high.
  • the metal silicate film close to the metal oxide film is provided, so that the relative dielectric constant is high. Therefore, it is possible to realize a high-k insulating film having a higher insulating property and relative dielectric constant than a normal metal silicate film.
  • Patent Documents 1 to 3 have the following problems.
  • Patent Document 1 generation of oxygen defects is suppressed by continuously forming a lower electrode-capacitance insulating film.
  • an oxidizing gas is used in the high temperature chamber, so that an unintended oxide layer is formed on the surface of the lower electrode, causing oxygen defects.
  • oxygen defects are newly generated in the insulating film due to process (reduction) damage in processes such as upper electrode film formation and etching. For this reason, there is a problem that the leakage path increases and the leakage current increases significantly.
  • Patent Document 2 Even in Patent Document 2, a metal having a high relative dielectric constant is used as an alloy to achieve high capacity and low leakage with respect to a single film of metal oxide, but it is composed of only metal oxide. Low resistance to reduced damage. Also, oxygen defects generated at the electrode / insulating film interface are not taken care of. Therefore, similarly to Patent Document 1, there is a problem that oxygen defects are generated in the insulating film and the leakage current is greatly increased.
  • Patent Document 3 a reduction in relative dielectric constant due to silicate formation can be suppressed by devising the composition ratio of silicon / metal.
  • the composition ratio of silicon / metal in order to realize low leakage current characteristics, it is necessary to increase the silicon composition ratio on both the upper and lower interfaces of the film, and the entire film is silicate, and the relative permittivity is greatly reduced compared to a metal oxide single film. There is a problem to do.
  • the present invention has been proposed to solve the above problems, and provides a semiconductor device including a capacitor element having a high capacity and a low inter-electrode leakage current, and a method for manufacturing the same.
  • the present invention relates to an upper electrode, a capacitive insulating film containing an oxide and / or silicate of a transition metal element, a polycrystalline conductive film made of a material having higher oxidation resistance than the transition metal element, and the polycrystalline conductive film
  • a semiconductor device comprising a capacitor element having an amorphous conductive film formed in a lower layer of a film or a lower electrode having a conductive film having a finer crystal than the polycrystalline conductive film.
  • the present invention includes a step of forming a transition metal film, a step of irradiating the surface of the transition metal film with monosilane gas to form a silicon-containing transition metal film, and a step of oxidizing the silicon-containing transition metal film by oxygen plasma treatment.
  • a method for manufacturing a semiconductor device is provided.
  • the semiconductor device of the present invention has a capacitive element with low dielectric constant and low leakage current between the upper and lower electrodes, the efficiency of the semiconductor device is improved.
  • the method for manufacturing a semiconductor device according to the present invention facilitates the formation of a transition metal silicate film in which the composition ratio of silicon gradually decreases downward, and is used particularly for a capacitor element in which low leakage current characteristics are desired. Thus, a suitable insulating film can be obtained.
  • FIG. 2 is a cross-sectional view showing a basic structure of a capacitive insulating film in the semiconductor device of FIG. 1.
  • FIG. 2 is a cross-sectional view illustrating a manufacturing flow of a capacitive insulating film in the semiconductor device of FIG. 1.
  • 2 is a graph showing a high resistance effect of a capacitive insulating film in the semiconductor device of FIG. 1.
  • 2 is a graph showing the superiority of a method for producing a capacitive insulating film in the semiconductor device of FIG. 1.
  • FIG. 2 is a graph and a photograph showing a composition analysis result by an EELS method on a surface of a lower electrode of a capacitive element in the semiconductor device of FIG. It is a graph which shows the X-ray analysis result of the crystal structure of the tantalum film
  • membrane of FIG. 2 is a graph showing the flatness of the lower electrode surface of the MIM capacitor element of FIG. 1.
  • 2 is a graph showing a low leakage effect of the MIM capacitor element of FIG. 1.
  • FIG. 3 is a cross-sectional view sequentially showing a manufacturing process of a capacitive element in the semiconductor device of the first embodiment of the present invention. It is sectional drawing which shows sequentially the manufacturing process of the capacitive element in the semiconductor device of the 2nd Embodiment of this invention.
  • FIG. 1 shows a cross-sectional view of a capacitive element in a semiconductor device according to the first embodiment of the present invention.
  • the capacitive element includes an upper electrode film 1, a capacitive insulating film 2, and a lower electrode film 5.
  • the lower electrode 5 is a laminated film composed of a thin titanium nitride film 5a, a tantalum nitride film 5b, a tantalum film 5c, and a titanium nitride film 5d, and the capacitive insulating film 2 laminated on the lower electrode is formed by plasma oxidation.
  • a tantalum oxide film or a tantalum silicate film is used.
  • FIG. 2 shows the Si composition profile of the capacitive insulating film in the first embodiment.
  • the capacitive insulating film of FIG. 1 is formed using the transition metal silicate film 4, and the silicon composition ratio of the transition metal silicate film 4 decreases stepwise from top to bottom in the film thickness direction. It has a structure.
  • the silicon composition ratio is indicated by the number of silicon elements with respect to the total number of transition metal elements and silicon elements.
  • the transition metal silicate film 4 may have a silicon composition ratio of 0% at the interface portion of the lower electrode.
  • the lower electrode film 5 may be any one of a titanium nitride film, a tantalum film, a tantalum nitride film, a nitrogen-containing tantalum film, or a laminated film of these materials as long as the titanium nitride film is in contact with the capacitive insulating film. Good.
  • the manufacturing method for realizing the profile shown in FIG. 2 is as follows. First, the lower electrode 5 of the capacitive element is formed. Next, a transition metal film 6 is formed on the lower electrode 5, and the transition metal silicate film 4 is formed by plasma oxidation of the transition metal film 6. Thereafter, the upper electrode 1 is formed on the capacitive insulating film.
  • the transition metal silicate film is formed by plasma oxidation. As shown in Table 1, when TiN is used as the polycrystalline conductive film in contact with the capacitor insulating film and plasma oxidation of Ta is performed as the transition metal, only Ta can be selectively oxidized due to the free energy necessary for the oxidation. . That is, oxygen defects at the lower electrode interface are suppressed without forming an antioxidant film or silicate, and the capacitive dielectric film has a low leakage current. In film formation by ALD or sputtering, the surface of the lower electrode is not protected against oxidizing gas, and unintended oxidation of the lower electrode surface layer proceeds.
  • FIG. 5 shows a spectrum obtained by XPS (X-ray photoelectron spectroscopy) at the interface between the capacitive insulating film (here, tantalum oxide film (TaO)) and the TiN lower electrode.
  • XPS X-ray photoelectron spectroscopy
  • the surface layer of the TiN lower electrode is oxidized, causing oxygen defects and increased leakage.
  • plasma oxidation it can be seen that the oxidation of the surface of the TiN lower electrode is extremely small.
  • the transition metal In order to suppress the generation of oxygen defects at the lower electrode / capacitor insulating film interface, the transition metal must be uniformly oxidized to the lower electrode interface by plasma oxidation without excess or deficiency. Therefore, the transition metal is required to have a crystal structure that is easily oxidized, and the lower electrode surface is required to be flat.
  • the materials shown in Table 1 Ta is used for the transition metal and TiN is used for the lower electrode.
  • the crystal structure of Ta is preferably a ⁇ -Ta film with low density and easy oxygen diffusion, or an ⁇ - ⁇ mixed crystal film having a relatively large ⁇ -Ta content.
  • the spectrum of Ta (1) has a ⁇ -Ta peak larger than that of Ta (2) and a broad peak, which is low. This indicates that the crystal structure has a high density, and Ta (1) is a Ta film suitable for plasma oxidation.
  • TiN has high oxidation resistance, but is a polycrystalline conductive film. As the film thickness increases, the surface roughness increases and the reliability of the capacitive element is degraded. In order to suppress such deterioration of reliability, it is preferable to flatten the surface of the TiN film.
  • the TiN surface can be planarized by forming amorphous or microcrystalline Ta or TaN, or a laminated film thereof (hereinafter referred to as Ta (N)) on TiN, and In order to maintain oxidation resistance, a laminated structure of TiN / Ta (N) / TiN is used. By setting the outermost TiN film thickness thin, it is possible to maintain flatness and at the same time maintain the film thickness of the entire electrode at a certain level or more.
  • the surface roughness of the flattened TiN electrode is about 1/3 that of conventional TiN.
  • TiN may be flattened by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • a transition metal with a reduced density and a flattened lower electrode uniform oxidation is possible, and a reduction in MIM leakage can be realized as shown in FIG.
  • a structure in which Ta (N) and thin TiN are sequentially stacked on a thick TiN is taken, but a two-layer structure in which thin TiN is stacked on a thick Ta (N) electrode may be used. What is important is that the uppermost layer of the laminated structure constituting the lower electrode is a thin TiN layer, and Ta (N) exists in the lower layer.
  • the process for manufacturing the structure has a feature in the process of forming the transition metal silicate film 4 and will be described in detail below.
  • the transition metal silicate film 4 is formed using a plasma CVD apparatus (not shown).
  • This plasma CVD apparatus can generate plasma on the target based on the CVD method, and can perform processing such as plasma oxidation.
  • this plasma CVD apparatus has a heater and can apply a high temperature of 350 ° C. or higher to the substrate.
  • FIG. 3 schematically shows a process of forming the transition metal silicate film 4 by plasma oxidation.
  • the lower electrode 5 is formed on a multilayer wiring having a CMOS (not shown), for example.
  • the transition metal film 4 is formed on the lower electrode 5 and placed in the chamber of the plasma CVD apparatus.
  • Si is added to the transition metal film 4 by irradiating the surface of the transition metal film 6 with monosilane (SiH 4 ) gas in a plasma CVD apparatus.
  • the Si-containing transition metal film 6 is plasma oxidized to form a transition metal silicate film.
  • This transition metal silicate film is used as the transition metal silicate film 4.
  • Sputtering or CVD can be used to form the electrodes and the transition metal film.
  • the Si-containing transition metal film 6 is plasma oxidized to form the transition metal silicate film 4, the volume expands before and after the plasma oxidation, so that the transition metal silicate film is thicker than the transition metal film 6. Then, Si atoms move to the upper side of the transition metal silicate film by the sink effect (Sink Effect). Therefore, the silicon composition ratio gradually decreases from the top to the bottom in the film thickness direction of the transition metal silicate film. As shown in FIG. 1, the silicon composition ratio of the transition metal silicate film can be controlled to be a composition ratio according to the application by changing the monosilane gas irradiation conditions.
  • the relative dielectric constant of the transition metal oxide film is about 15 to 50, but by introducing silicon, the relative dielectric constant decreases according to the content.
  • the silicon composition ratio with respect to the total number of transition metal elements and silicon elements needs to be 50% or less. is there.
  • the transition metal film 6 and the transition metal silicate film 4 for example, a Ta film or a TaSiO film is formed.
  • the Ta film is formed in the Si-containing Ta film by irradiation with a monosilane gas having a flow rate ratio of 15% with an inert gas under a temperature condition of, for example, 2.5 torr and 350 ° C. in a plasma CVD apparatus.
  • the Si-containing Ta film is oxidized by plasma oxidation to form a TaSiO film.
  • the gas used for the oxidation reaction include N 2 O gas.
  • the relative dielectric constant of TaO is 20
  • the introduction of silicon reduces the relative dielectric constant according to the content.
  • the silicon composition ratio with respect to the total number of Ta elements and silicon elements needs to be 60% or less.
  • the capacitive element has an MIM structure incorporated into an actual ULSI wiring structure, as shown in FIG. 10 (10-a to 10-o).
  • a 400 nm thick silicon oxide film 102 is first formed on the lower layer wiring 101 by plasma CVD.
  • a polycrystalline titanium nitride film 103a having a thickness of 100 nm, a microcrystalline tantalum film 103b having a thickness of 30 nm, and a polycrystalline titanium nitride film 103c having a thickness of 15 nm are sequentially formed as lower electrodes.
  • a tantalum film 104 having a thickness of 3 to 10 nm is formed thereon as a transition metal film, and then the tantalum film 104 is subjected to plasma oxidation, whereby a tantalum oxide film is formed and used as the capacitor insulating film 105.
  • the tantalum film 104 is desirably ⁇ -tantalum or an ⁇ - ⁇ mixed crystal film containing a relatively large amount of ⁇ -tantalum.
  • the lower electrode may have a two-layer structure of a microcrystalline tantalum film 103b and a polycrystalline titanium nitride film 103c.
  • a titanium nitride film 106 having a thickness of 100 nm is formed as an upper electrode film, and a silicon nitride film 107 having a thickness of 250 nm is formed as an etch stopper on the upper electrode (FIG. 10A).
  • the lower electrode 103 may be a titanium nitride film that has been subjected to CMP, and the capacitor insulating film 105 may be a tantalum silicate film.
  • the titanium nitride film 103, the tantalum film 104, the titanium nitride film 106, and the silicon nitride film can be formed by depositing them by, for example, sputtering or CVD.
  • the photoresist 108 is patterned in order to process it into the desired size of the upper electrode.
  • the silicon nitride film 107 and the titanium nitride film are etched using the photoresist 108.
  • the etched photoresist 108 is peeled off.
  • the photoresist 109 is patterned in order to form a lower electrode having a desired size.
  • the photoresist 109 is patterned so as to cover the upper electrode 6.
  • the tantalum silicate film 105 and the titanium nitride film 103 are etched using a photoresist 109.
  • the etched photoresist 109 is removed.
  • a 1200 nm thick silicon oxide film 110 serving as a via interlayer film is formed on the front surface by plasma CVD so as to cover the MIM structure, and CMP is performed to eliminate the step (FIG. 10-h).
  • a 120 nm thick silicon carbonitride film 110 is formed by plasma CVD as a trench stopper
  • a 1200 nm thick silicon oxide film 112 is formed by plasma CVD as a trench interlayer film (FIG. 10-i).
  • a photoresist 113 is applied, and the photoresist 113 is patterned with a desired width of the upper layer wiring.
  • the silicon oxide film 112 is etched with plasma using a fluorocarbon gas, and the photoresist 111 is peeled off (FIG. 10-k).
  • a photoresist 114 is applied so as to cover the pattern of the upper layer wiring, and the photoresist 114 is patterned with a desired upper layer via (FIG. 10L).
  • the photoresist 114 is peeled off (FIG. 10-m).
  • the barrier film and the copper film are embedded in the trench and via and polished by CMP, the upper and lower wiring contacts are formed, and the MIM structure in which the upper layer wiring can be contacted can be formed (FIG. 10-n).
  • FIG. 10-o the MIM structure in which the capacitor insulating film 105 is etched at the same time when the titanium nitride film 106 is etched may be manufactured.
  • FIG. 10-p and FIG. 10-q show actual cross sections.
  • the capacitive element of the semiconductor device according to the second embodiment has an MIM structure incorporated into an actual ULSI wiring structure.
  • a 400 nm thick silicon oxide film 202 is formed on the lower wiring 201 by plasma CVD, a 140 nm thick polycrystalline titanium nitride film 203 is formed as a lower electrode, and a 3 to 10 nm thick tantalum film 204 is formed as a transition metal film. Form a film.
  • silicon is added to the tantalum film 204 by monosilane gas irradiation, and then plasma oxidation is performed, whereby the tantalum silicate film 205 is formed.
  • the tantalum film 204 is desirably ⁇ -tantalum or an ⁇ - ⁇ mixed crystal film containing a large amount of ⁇ -tantalum.
  • a titanium nitride film 206 with a thickness of 100 nm is formed as an upper electrode film, and a silicon nitride film 207 with a thickness of 250 nm is formed as an etch stopper on the upper electrode (FIG. 11-a).
  • the lower electrode 203 may be a CMP-processed titanium nitride film or a laminated film composed of two or more layers of a titanium nitride film and a tantalum film.
  • the titanium nitride film 203, the tantalum film 204, the titanium nitride film 206, and the silicon nitride film can be formed by depositing them by, for example, sputtering or CVD.
  • the photoresist 208 is patterned in order to process it into a desired upper electrode size.
  • the silicon nitride film 207 and the titanium nitride film are etched using the photoresist 208.
  • the etched photoresist 208 is removed.
  • the photoresist 209 is patterned to form a lower electrode having a desired size. At this time, the photoresist 209 is patterned so as to cover the upper electrode 6.
  • the tantalum silicate film 205 and the titanium nitride film 203 are etched using a photoresist 209. Subsequently, as shown in FIG. 11-g, the etched photoresist 209 is removed.
  • a 1200 nm thick silicon oxide film 120 serving as a via interlayer film is formed on the front surface by plasma CVD so as to cover the MIM structure, and CMP is performed to eliminate the step (FIG. 11-h).
  • a 120 nm thick silicon carbonitride film 210 is formed by plasma CVD as a trench stopper
  • a 1200 nm thick silicon oxide film 212 is formed by plasma CVD as a trench interlayer (FIG. 11-i).
  • a photoresist 213 is applied, and the photoresist 213 is patterned with a desired upper wiring width.
  • the silicon oxide film 212 is etched with plasma using a fluorocarbon gas, and the photoresist 211 is peeled off (FIG. 11-k).
  • a photoresist 214 is applied so as to cover the pattern of the upper layer wiring, and the photoresist 214 is patterned with a desired upper layer via (FIG. 11L). After etching the silicon carbonitride film 211 and the silicon oxide film 210 with plasma using a fluorocarbon gas, the photoresist 214 is peeled off (FIG. 11-m).
  • an upper and lower wiring contact is formed, and an MIM structure in which a contact can be obtained by an upper wiring can be formed (FIG. 11-n).
  • an MIM structure in which the tantalum silicate film 205 is etched at the same time when the titanium nitride film 206 is etched may be manufactured.
  • the tantalum silicate film for example, the tantalum silicate film 3 described with reference to FIG. 1 can be used.
  • a 400 nm thick silicon oxide film 302 is formed on the lower wiring 301 by plasma CVD.
  • a titanium nitride film 303 having a thickness of 140 nm is formed as a lower electrode, and a cytal film 304 having a thickness of 5 nm is formed as a transition metal film.
  • plasma oxidation of the silicon-containing tantalum film 305 formed by monosilane gas irradiation is performed, so Form.
  • the tantalum silicate film 3 described with reference to FIG. 1 can be used as the tantalum silicate film.
  • a titanium nitride film 307 having a thickness of 100 nm is formed as the upper electrode film. Further, a silicon nitride film 308 having a thickness of 100 nm is formed by plasma CVD as a hard mask film (FIG. 12-a).
  • the lower electrode may be a titanium nitride film that has been subjected to CMP treatment, or a laminated electrode film that is formed of a film composed of two or more layers of a titanium nitride film and a tantalum film.
  • the relationship between the hard mask film 308 and the upper electrode film 307 is a material in which the upper electrode film 307 is difficult to be etched when the hard mask film 308 is etched, and conversely, the hard mask film 308 is not etched when the upper electrode film 307 is etched. Any combination of materials that are difficult to etch is acceptable.
  • a photoresist 309 is patterned in order to obtain a desired upper electrode size.
  • the silicon nitride film 308 is etched using a photoresist 309.
  • the etched photoresist 309 is peeled off.
  • the titanium nitride film 307 is etched using the silicon nitride film 308 as a mask.
  • the etching progresses not only to the tantalum silicate film 306 but also to the titanium nitride film 303 during the etching of the titanium nitride film 307, and even if the etching product adheres to the sidewall, an abnormality called a fence is called. No shape can occur. Further, the silicon nitride film 308 as a hard mask film can also serve as a stopper at the time of via etching in a later process.
  • a silicon nitride film 310 is formed as a hard mask film on the entire surface.
  • the relationship between the hard mask film 310 and the lower electrode films 303 and 304 is a material in which the lower electrode films 303 and 304 are difficult to be etched when the hard mask film 310 is etched, and conversely, the lower electrode films 303 and 304 are etched.
  • the hard mask film 310 may be a combination of materials that are difficult to etch.
  • the photoresist 311 is patterned in order to obtain a desired lower electrode shape. At this time, the photoresist 311 is patterned so as to cover the upper electrode structure. Next, the silicon nitride film 310 is etched using the photoresist 311 as shown in FIG. Subsequently, as shown in FIG. 12-i, the etched photoresist 311 is removed.
  • the tantalum silicate film 306 and the titanium nitride film 303 are sequentially etched using the silicon nitride film 310 as a mask.
  • the silicon nitride film 310 of the hard mask film can also serve as a stopper at the time of via etching in a later process.
  • a 1200 nm thick silicon oxide film 312 serving as a via interlayer film is formed on the entire surface so as to cover the MIM structure by plasma CVD, and CMP is performed to eliminate the step.
  • a 120 nm thick silicon carbonitride film 313 is formed by plasma CVD as a trench stopper, and then a 1200 nm thick silicon oxide film 314 is formed by plasma CVD as a trench interlayer film (FIG. 12-k).
  • a photoresist 315 is applied, and the photoresist 315 is patterned with a desired width of the upper layer wiring.
  • the silicon oxide film 314 is etched with plasma using a fluorocarbon gas, and the photoresist 315 is peeled off (FIG. 12-m).
  • a photoresist 316 is applied so as to cover the pattern of the upper layer wiring, and the photoresist 316 is patterned with a desired upper layer via (FIG. 12-n).
  • the photoresist 316 is peeled off (FIG. 12-o). Thereafter, when a barrier film and a copper film are embedded in the trench and via and polished by CMP, an upper and lower wiring contact is formed, and an MIM structure in which the upper layer wiring can be contacted can be formed (FIG. 12-p).
  • the MIM structure in which the upper electrode film 307 is etched and the tantalum silicate film 306 is etched at the same time may be manufactured.
  • a MIM structure in which the tantalum silicate film 306 is etched at the same time when the hard mask film 310 is etched may be manufactured. Further, a single layer of the silicon-containing tantalum film 305 may be oxidized with nitrous oxide (N 2 O) plasma to form a tantalum nitride silicate film.
  • N 2 O nitrous oxide
  • FIG. 13 shows process sectional views for realizing the present embodiment.
  • a buried Cu wiring 401 is formed, and a silicon nitride film or a silicon carbonitride film is used as a wiring cap insulating film 402 for the purpose of preventing Cu oxidation and Cu diffusion.
  • a hard mask 403 SiO 2 or SiOCH is deposited to a thickness of 150 nm.
  • a photoresist 404 is applied, and a lower electrode contact formation pattern 404a is formed by photolithography (FIG. 13B).
  • the silicon oxide film 403 is etched with fluorocarbon plasma or the like using the photoresist on which the lower electrode contact pattern 404a is formed as a mask.
  • the photoresist is removed by ashing to obtain the shape of FIG. 13-c. Since the lower Cu surface is not exposed during ashing, oxidation of Cu by oxygen plasma can be suppressed.
  • the wiring cap film 402 is etched to form an opening pattern that reaches the lower Cu surface as shown in FIG. 13-d.
  • a titanium nitride film 405 having a thickness of 15 to 30 nm is formed by sputtering to form a lower electrode.
  • the lower electrode may be a single layer of a tantalum film 405 of 3 to 20 nm.
  • a tantalum silicate film 407 is formed by plasma oxidation.
  • the tantalum silicate film for example, the tantalum silicate film 3 described with reference to FIG. 1 can be used.
  • a titanium nitride film 408 serving as an upper electrode is formed.
  • a photoresist 409 is applied on the titanium nitride film 408, and an upper electrode pattern 409a is formed by photolithography so as to include the lower electrode contact region (FIG. 13-f).
  • the upper electrode pattern 409a as a mask, the titanium nitride film 408, the tantalum silicate film 407, the tantalum film 406, and the titanium nitride film 405 are dry-etched in this order (FIG. 11-g).
  • the titanium nitride films 405 and 408 are preferably etched using a chlorine / BCl 3 gas system, and the tantalum oxynitride film 407 is etched using a fluorocarbon gas plasma. Furthermore, the substrate temperature is preferably set to 50 ° C. or higher in order to suppress the adhesion of the sidewall deposits during the tantalum film 407 etching. After dry etching, the resist 409 is peeled off and the insulating film 410 is deposited, and then an upper layer via 411a and an upper layer wiring 411b are formed to make contact with the capacitor element (FIG. 13-h).
  • the silicon-containing tantalum film 406 on the lower electrode is directly formed as the tantalum silicate film 407, a low-leakage capacitive element can be formed without being affected by the trench structure.
  • the upper and lower electrodes are made of a titanium nitride film, but any material can be used as long as the same effect is obtained.
  • a tantalum nitride film, a tantalum film, a laminated film containing tungsten, aluminum, or an alloy thereof may be used.
  • the lower electrode may be planarized by CMP treatment.
  • the transition metal film to be laminated is a tantalum film, the kind of material is not limited as long as the same effect is obtained.
  • a niobium film, a zirconia film, or a hafnium film may be used.
  • FIG. 14 (14-a to i) shows process sectional views for realizing the present embodiment.
  • an SiN is formed as a wiring cap insulating film 502 for the purpose of preventing the oxidation of the wiring and the diffusion of the material constituting the wiring on the lower wiring 501 mainly composed of Cu.
  • a SiCN film is formed to 120 nm, and SiO 2 or SiOCH is formed to 200 nm as a hard mask 503.
  • an opening pattern is formed in the hard mask as shown in FIG. 14-b.
  • the photoresist is removed by ashing.
  • the wiring cap film is etched to form an opening pattern reaching the lower wiring surface as shown in FIG. 14C.
  • a TaN film having a thickness of 600 nm is formed by sputtering as the buried plug lower electrode 504a so that the opening is completely buried, and then other than the opening is formed by CMP. Remove TaN.
  • a buried lower electrode 504b as shown in FIG. 14-e is formed.
  • the material for forming the buried electrode is not limited to TaN, but exhibits metallic or semiconducting conductivity such as Ta, Ti, W, Al, Cu, Si or alloys or nitrides thereof. If it is.
  • the hard mask remaining film may be completely removed, and the wiring cap film may be exposed.
  • the total thickness of the remaining film of the hard mask and the wiring cap is the thickness of the lower electrode.
  • FIG. 14E shows an example in which cutting is performed until the wiring cap film is exposed.
  • the buried lower electrode can be formed in direct contact with the lower layer wiring.
  • dishing is likely to occur during CMP because the material is soft, and a large area pattern has a shape that is depressed at the center. For this reason, it is difficult to form a Cu wiring with a large area pattern, but TaN is a hard material, and such dishing is difficult to occur, so a flat surface shape can be obtained even with a relatively large area pattern. is there.
  • TiN is 100 nm as a main lower electrode layer 505 made of another crystal and showing metallic conductivity, which is the gist of the present invention, and a Ta film as a transition metal film 506 on the lower electrode. Is formed by reactive sputtering with a film thickness of 5 nm to 10 nm.
  • the main lower electrode 505 may be a material having a polycrystalline structure and metallic or semiconductive properties.
  • the transition metal film 506 any oxide may be used as long as the oxide exhibits a high dielectric constant, exhibits metallic or semiconducting conductivity, and exhibits oxidation selectivity with the lower electrode in plasma oxidation.
  • the tantalum silicate film 508 is formed by plasma oxidation of the silicon-containing tantalum film 507 formed by irradiation of the Ta film 506 monosilane gas.
  • a TiN film is formed thereon as an upper electrode 509 by reactive sputtering, and a SiN or SiCN film similar to the insulating film formed on the wiring is formed as a capacitor cap insulating film 510 on the upper electrode.
  • the formation of the capacitive laminated film as shown in g is completed.
  • the capacitor cap film 511, the upper electrode 509, the tantalum silicate film 508, and the lower electrode curtain 505 are patterned in a shape including the lower electrode.
  • the capacitor cap film 510 may be etched using a photoresist as a mask, and the remaining multilayer film may be etched after ashing using the capacitor cap film 510 as a mask.
  • an upper electrode contact 512a, an upper layer via 512b, and an upper layer wiring 512c are formed to make contact with the capacitor element (FIG. 14-i).
  • FIG. 15 shows the structure of the capacitive element in the semiconductor device according to this embodiment.
  • the capacitive element is formed in the semiconductor device for high performance and high speed processing for the purpose of decoupling.
  • the number of multilayer wiring layers may reach 10 or more.
  • the average wiring distance per narrow line is short, and the first wiring layer region immediately below the transistor layer 601 or the lowermost wiring layer region including this is included.
  • 602 is formed.
  • a middle-layer wiring composed of one or a plurality of layers having a pitch larger than that of the lower-layer wiring layer region 602 and an average wiring distance per one line is longer on the lower-layer wiring layer region 602
  • a layer region 603 is formed.
  • an upper wiring layer region composed of a single layer or a plurality of layers having a pitch larger than that of the middle wiring layer region 603 and a longer average wiring distance per line.
  • 604 is formed. Furthermore, a pad used for connecting to an external circuit is provided on the uppermost wiring layer.
  • one or more wiring layer regions in the lowermost layer often connect between local transistors, which are called local wirings, and the wiring layer region in the middle layer connects circuit blocks having a certain function. Often referred to as semi-global wiring.
  • the uppermost wiring layer region is often used for power supply and clock distribution, and is called global wiring.
  • the local wiring layer region 602 has a large inter-wiring capacity because the inter-wiring pitch is small, and this causes a delay in signal propagation. Therefore, a porous film or an organic film is used as an insulating film for insulating the wiring layers.
  • a material having a low dielectric constant such as, for example, is used.
  • the material exhibiting a low dielectric constant means a material having a relative dielectric constant of 3.0 or less.
  • a wiring structure using a low dielectric constant material is adopted even for semi-global wiring. Since the global wiring is designed to have a wide wiring pitch so that a large capacity of current can be supplied, the influence of the capacitance between the wirings on the signal propagation is reduced. Rather, a hard material such as a silicon oxide film is used for the purpose of supporting the strength of the wiring structure or obtaining high reliability.
  • a wiring material constituting the multilayer structure a metal mainly composed of copper having a low resistance is used in order to suppress a delay in signal propagation.
  • a metal mainly composed of aluminum is used for a pad for connecting to an external circuit, but this can also be used as an additional wiring layer. Therefore, in this case, a wiring layer mainly composed of one layer of aluminum exists on the wiring region having a multilayer structure mainly composed of copper.
  • the capacitive element 605 includes, for example, a hard mask 605a for forming a lower electrode pattern, a hard mask 605b for forming an upper electrode pattern, an upper electrode 605c, a tantalum silicate film 605d, and a lower electrode 605e.
  • the capacitor element structure is not limited to this structure, and any structure can be applied as long as the oxide exhibits a high dielectric constant on the lower electrode.
  • each of the local, semi-global, and global wiring areas is shown as two layers. However, each area is not limited to two layers, and may be one layer or three or more layers. Also good. Further, the semi-global wiring itself has a plurality of hierarchical structures, and may have a wiring layer structure of four or more layers as a whole.
  • FIG. 16 shows the structure of the capacitive element in the semiconductor device of this embodiment.
  • This capacitive element is incorporated as a decoupling capacitor for the purpose of low cost and low power consumption.
  • a local wiring layer region 702 having a single layer or a plurality of wiring layers arranged immediately above the transistor formation region 701, and a local wiring layer region 702
  • a two-stage wiring layer structure of the global wiring layer region 703 formed in the upper layer of the wiring layer region is employed.
  • the wiring pitch of the global wiring layer may be relatively narrow, and can be configured as a single layer. Accordingly, the decoupling capacitor 705 is inserted between the wiring layer disposed on the uppermost layer of the local wiring layer region 702 composed of a plurality of layers and the single global wiring layer 703.
  • the structure of the decoupling capacitance inserted here is not limited to this structure, and any structure can be used as long as it has an amorphous or microcrystalline thin film on a polycrystalline lower electrode. Is applicable.
  • FIG. 16 shows three layers of local wiring, the local wiring layer may be a single layer, two layers, or four or more layers.
  • the global wiring is also shown as a single layer, but it may be composed of two or more layers. In this structural example, an example of a two-layer structure of local wiring and global wiring is shown in order to achieve cost reduction. If necessary, there is no problem even if a semi-global wiring layer region is provided between these wiring layer regions, and the capacitor element is inserted between the lowermost layer of the global wiring layer and the uppermost layer of the semi-global wiring layer. Is also possible.
  • FIG. 17 shows a cross-sectional structure diagram of the capacitive element of the semiconductor device according to the present embodiment.
  • the capacitor element 805 is formed inside the local wiring layer 802 composed of a plurality of layers formed in a region immediately above the transistor formation layer 801 in order to sufficiently exhibit the circuit function as the capacitor element.
  • the decoupling capacitor 805 includes an upper electrode 805a, a tantalum silicate film 805b, a lower electrode 805c, and a conductive plug 805d formed in an insulating film formed on the lower wiring, and the lower electrode 805c is a local electrode.
  • the wiring 802b is in physical contact with the conductive plug.
  • the structure of the decoupling capacitance inserted here is not limited to this structure, and can be applied to any structure as long as the oxide exhibits a high dielectric constant on the polycrystalline lower electrode. It is.
  • the lower electrode 805c is in physical contact with the lower low-resistance wiring via the conductive plug 805d embedded in the insulating film formed on the lower low-resistance wiring. For this reason, the effective resistance of the electrode can be made extremely small, and for this reason, the electrode film thickness can be made as thin as possible.
  • the total thickness of the lower electrode 805c and the electrode surface flattening film 805d inserted on the lower electrode 805c can be reduced to about 10 to 50 nm. Thinning the capacitor element in this way is a very advantageous structure when inserting the capacitor element into the local wiring layer where the distance between different wiring layers is as small as 100 to 200 nm.
  • a local wiring layer region 802 including three layers and a single global wiring layer region 803 is illustrated, but the wiring layer structure is not limited to these, and the local wiring layer region is not limited thereto.
  • the arrangement of the capacitive elements is not limited to the inside of the local wiring layer, and may be formed between the local wiring layer region and the semi-global wiring layer region or in the semi-global wiring layer region.
  • the transition metal silicate film is higher composition ratio of the silicon in the upper side as compared to the lower side in the thickness direction of the transition metal silicate film, it is close to SiO 2 transition metal silicate film Become. For this reason, the tolerance with respect to the process damage by upper electrode film-forming or an etching process improves, and generation
  • the composition ratio of silicon constituting the transition metal silicate film on the lower side of the film in the film thickness direction of the transition metal silicate film approaches 0 as compared with the composition ratio of the transition metal. For this reason, since it becomes a transition metal silicate film or a transition metal oxide film close to the transition metal oxide film, the relative dielectric constant can be further increased. Therefore, when this metal silicate film is used for the capacitive insulating film of the capacitive element, there is an advantage that the capacity can be increased.
  • the semiconductor device of the present invention can employ the following modes.
  • the composition ratio of silicon constituting the transition metal silicate film is stepwise from the top to the bottom of the film in the thickness direction of the transition metal silicate film. It may be lowered.
  • the capacitive insulating film is mainly composed of one or more metal oxides of tantalum, zirconium, hafnium, niobium, titanium, tungsten, cobalt, molybdenum, vanadium, lanthanum, manganese, chromium, yttrium, and praseodymium. It may be a film.
  • the silicon composition ratio with respect to the total number of transition metal elements and silicon in the silicate film may be 50% or less.
  • the transition metal element in the silicate film may be tantalum.
  • the upper electrode of the capacitive element may be a titanium nitride film.
  • the lower electrode of the capacitive element may be any one of a titanium nitride film, a tantalum film, a tantalum nitride film, and a nitrogen-containing tantalum film, or a laminated film made of a plurality of materials.
  • the step of forming the transition metal film may be performed by a sputtering method.
  • the capacitor element may be formed between the power supply line and the ground line in the multilayer wiring.
  • the capacitor element may be arranged between arbitrary upper and lower wiring layers.
  • a wiring mainly composed of aluminum may be formed in the uppermost layer, and a multilayer copper wiring may be formed in the lower layer.
  • An interlayer insulating film constituting at least one layer of the multilayer wiring may contain an insulating material having a dielectric constant of 3.0 or less.

Abstract

半導体装置内に形成された容量素子は、上部電極と、遷移金属元素の酸化物及び／又はシリケートを含む容量絶縁膜と、遷移金属元素よりも耐酸化性の高い材料からなる多結晶導電膜、及び、該多結晶導電膜の下層に形成された非晶質又は微結晶質導電膜とを有する下部電極とを有する。

Description

容量素子を有する半導体装置
　本発明は多層配線構造上あるいは多層配線中に容量素子を持つ半導体装置とその製造方法に関する。
　従来、高周波デバイス用の容量素子や、デカップリング用の容量素子には、上部・下部電極の双方にポリシリコンを用いたＰＩＰ（ポリシリコン－絶縁膜－ポリシリコン）構造や、ＭＯＳ（ポリシリコン電極－ゲートシリコン酸化膜－シリコン基板）構造の容量素子が採用されている。しかし、ポリシリコンを用いた電極では、抵抗が大きい、空乏化が起こるといった問題がある。このため、電極に金属や金属酸化膜、例えば窒化チタンや酸化ルテニウム、を用いたＭＩＭ（金属／容量絶縁膜／金属）構造が採用されてきている。現在までＭＩＭ構造の電極にはチタン窒化膜が広く検討されている。これは、ＭＩＭ構造の電極は、電気抵抗が低く、エッチングによる形成が容易であるためである。
　近年、ＬＳＩの微細化、高集積化が進むにつれＭＩＭキャパシタの占有面積が減少し、キャパシタの大容量化や、小面積化の要求が高まってきている。そのため、容量絶縁膜として、従来のシリコン窒化膜やゲート酸化膜を用いた容量絶縁膜構造に代えて、比誘電率の高い金属酸化膜（ＴａＯやＨｆＯ、ＺｒＯなど）や金属シリケート膜（例えばＨｆＳｉＯ）などの高誘電率（Ｈｉｇｈ－ｋ）材料の採用が検討されている。しかし、Ｈｉｇｈ－ｋ材料を用いても、６５ｎｍ線幅以降のＬＳＩに要求される１０ｆＦ／μｍ２以上の容量密度を実現させるためには、絶縁膜の厚みを２０ｎｍ以下まで薄くする必要がある。
　金属酸化膜は一般に比誘電率は高いものの、リーク電流が高いという問題がある。金属酸化膜を成膜後に、熱処理を行うと、結晶化により結晶粒界を通過するリーク電流が増加するおそれがある。逆に、熱処理を行わないと、酸化が不十分となり酸素欠陥が発生し、リークパスとなるため、やはりリーク電流が増加するおそれがある。また、金属材料に遷移金属を用いると、遷移金属は酸素との結合力が弱く、絶縁膜成膜後のプロセスにより還元ダメージが入り、さらにリーク電流が増加する。それに対して、金属シリケート膜は金属酸化膜よりも比誘電率は大幅に小さくなるが、シリコン酸化物が含まれることから、金属酸化物単体の膜よりも、熱的に安定で結晶化温度が高くなり低リーク電流になることが知られている (例えば、特許文献３参照)。また、シリコンは酸素との結合力が強く、還元ダメージ耐性が高いことから、遷移金属シリケート膜においてもダメージ耐性の向上が期待できる。
　Ｈｉｇｈ－ｋ材料の問題点は、金属酸化膜では容量絶縁膜として絶縁性・ダメージ耐性が低く、金属シリケート膜では比誘電率が大幅に低下する点である。Ｈｉｇｈ－ｋ材料の成膜は一般的に、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法、スパッタ法、化学蒸着（ＣＶＤ：Chemical Vaper Deposition）法といった成膜方法で成膜されるが、どの成膜方法であっても上記の問題点は残る。そのため、高い比誘電率を維持しながら低リーク電流特性を示す、Ｈｉｇｈ－ｋ絶縁膜の開発が多く行なわれている。本発明に関連する技術として以下の特許文献１～３を挙げることができる。
　特許文献１には、電極／絶縁膜界面に発生する酸素欠陥を抑制することで、絶縁膜の低リーク化を実現する方法が記載されている。ＡＬＤ法を用い下部電極成膜から大気開放することなく、酸化防止膜、絶縁膜を連続成膜することにより、清浄な下層表面上に絶縁膜を成膜でき、電極／絶縁膜界面に発生する酸素欠陥を抑制できる。結晶化させずに酸素欠陥を大幅に抑制することにより、高い比誘電率を有した低リークな金属酸化膜の作製を実現することが可能となる。
　特許文献２には、Ｈｉｇｈ－ｋ絶縁膜中に発生する酸素欠陥を抑制するため合金金属酸化膜を使用する方法が記載されている。ＡＬＤ法を用いて２種類の原料を混合し合金金属酸化膜（例えばＴａＴｉＯ膜）を作製することで、金属シリケート膜と同様に酸化膜の結晶化を抑制でき、Ｈｉｇｈ－ｋ絶縁膜中の酸素欠陥も熱処理により抑制できる。比誘電率の高い金属同士を用いることで誘電率を低下させずに低リーク電流特性を実現することが可能となる。
　特許文献３には、金属シリケート膜のシリコンと金属の膜厚方向の分布を工夫することで、酸素欠陥の発生を抑制しながら高い容量を実現する方法が記載されている。金属シリケート膜の膜厚方向において膜の内部側より膜の界面側で、金属シリケート膜を構成するシリコンの組成比が金属の組成比よりも高くなるよう成膜することで、リーク電流が律速される界面側ではシリコン酸化膜（ＳｉＯ２）に近い金属シリケート膜となるため絶縁性が高くなり、内部側は金属酸化膜に近い金属シリケート膜となるため比誘電率が高くなる。そのため、通常の金属シリケート膜よりも絶縁性および比誘電率の高いＨｉｇｈ－ｋ絶縁膜を実現することが可能となる。
特開２００７－１２９１９０号公報 特開２００１－０５３２５４号公報 特開２００６－０５４３８２号公報
　しかしながら、前記特許文献１～３には以下に述べる問題がある。
　特許文献１では、下部電極－容量絶縁膜を連続成膜することで酸素欠陥発生を抑制している。しかしＡＬＤ法にて成膜する際、高温チャンバ内で酸化ガスを用いるため、意図しない酸化層が下部電極表面に形成され、酸素欠陥を発生させてしまう。また、金属酸化物（特に遷移金属酸化物）の単膜では、上部電極成膜やエッチングといった工程におけるプロセス（還元）ダメージにより、新たに酸素欠陥が絶縁膜中に発生する。そのためリークパスが増加し、リーク電流が大幅に増加する問題がある。
　特許文献２でも比誘電率の高い金属同士を合金にして用いることで、金属酸化物の単膜に対し、高容量・低リークを実現しているが、金属酸化物のみで構成しているため還元ダメージ耐性が低い。また、電極／絶縁膜界面に発生する酸素欠陥をケアしていない。そのため、特許文献１と同様、酸素欠陥が絶縁膜中に発生しリーク電流が大幅に増加する問題がある。
　特許文献３では、シリコン／金属の組成比を工夫することで、シリケート化による比誘電率の低化を抑制できている。しかしながら、低リーク電流特性を実現するために膜の上下界面両側でシリコン組成比を高くする必要があり、膜全体をシリケート化しており、金属酸化物の単膜と比較すると比誘電率は大きく低下する問題がある。
　本発明は、上記の問題を解決するために提案されたもので、高容量で、電極間リーク電流も低い容量素子を含む半導体装置と、その製造方法を提供するものである。
　本発明は、上部電極と、遷移金属元素の酸化物及び／又はシリケートを含む容量絶縁膜と、前記遷移金属元素よりも耐酸化性の高い材料からなる多結晶導電膜、及び、該多結晶導電膜の下層に形成された非晶質導電膜又は前記多結晶導電膜よりも微細な結晶を有する導電膜を有する下部電極とを有する容量素子を備えることを特徴とする半導体装置を提供する。
　本発明は、遷移金属膜を成膜する工程と、前記遷移金属膜表面にモノシランガスを照射しシリコン含有遷移金属膜を形成する工程と、前記シリコン含有遷移金属膜を酸素プラズマ処理によって酸化する工程と、を有することを特徴とする半導体装置の製造方法を提供する。
　本発明の半導体装置は、誘電率の低下や上下電極間でリーク電流が少ない容量素子を持つため、半導体装置の効率が向上する。
　本発明の半導体装置の製造方法は、シリコンの組成比が下方に向かって段階的に低化している遷移金属シリケート膜の成膜が容易であり、特に低リーク電流特性が望まれる容量素子に使用して好適な絶縁膜が得られる。
　本発明の上記及び他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。
本発明の第１の実施形態に係る半導体装置における容量素子の基本構造を示す断面図である。 図１の半導体装置における容量絶縁膜の基本構造を示す断面図である。 図１の半導体装置における容量絶縁膜の作製フローを示す断面図である。 図１の半導体装置における容量絶縁膜の高耐性効果を示すグラフである。 図１の半導体装置における容量絶縁膜作製方法の優位性を示すグラフである。 図１の半導体装置における容量素子の下部電極表面のＥＥＬＳ法による組成分析結果を示すグラフ及び写真である。 図１のタンタル膜の結晶構造のＸ線解析結果を示すグラフである。 図１のＭＩＭ容量素子の下部電極表面の平坦性を示すグラフである。 図１のＭＩＭ容量素子の低リーク効果を示すグラフである。 本発明の第１の実施形態の半導体装置における容量素子の製造プロセスを順次に示す断面図である。 本発明の第２の実施形態の半導体装置における容量素子の製造プロセスを順次に示す断面図である。 本発明の第４の実施形態の半導体装置における容量素子の製造プロセスを順次に示す断面図である。 本発明の第５の実施形態の半導体装置における容量素子の製造プロセスを順次に示す断面図である。 本発明の第６の実施形態の半導体装置における容量素子の製造のプロセスを順次に示す断面図である。 本発明の第７の実施形態の半導体装置における容量素子を組み込んだ配線構造の断面図である。 本発明の第８の実施形態の半導体装置における容量素子を組み込んだ配線構造の断面図である。 本発明の第９の実施形態の半導体装置における容量素子を組み込んだ配線構造の断面図である。
　以下、図面を参照して本発明の実施形態について説明する。
（第１の実施形態）
　図１に本発明の第１の実施形態に係る半導体装置における容量素子の断面図を示す。容量素子は、上部電極膜１、容量絶縁膜２、下部電極膜５を含む。下部電極５は例えば薄膜窒化チタン膜５ａ、窒化タンタル膜５ｂ、タンタル膜５ｃ、窒化チタン膜５ｄからなる積層膜を用い、下部電極上に積層する容量絶縁膜２には、プラズマ酸化により作製されたタンタル酸化膜あるいはタンタルシリケート膜を用いる。プラズマ酸化膜としては他に、ジルコニウム、ハフニウム、ニオビウム、チタン、タングステン、コバルト、モリブテン、バナジウム、ランタン、マンガン、クロム、イットリウム、プラセオジウムのうち何れか一種、又は複数の金属の酸化物を主成分とする膜が挙げられる。
　図２は、第１の実施形態における容量絶縁膜のＳｉ組成プロファイルを示している。同図では、図１の容量絶縁膜は、遷移金属シリケート膜４を用いて形成されており、膜厚方向に上から下に向かって遷移金属シリケート膜４のシリコン組成比が段階的に低下する構造を有している。シリコン組成比は、遷移金属元素及びシリコン元素の総数に対するシリコン元素の数で示される。なお、遷移金属シリケート膜４は下部電極の界面部分においてシリコン組成比が０％でもよい。上部電極膜１には例えばチタン窒化膜を用いる。下部電極膜５は、窒化チタン膜が容量絶縁膜に接していれば、窒化チタン膜、タンタル膜、窒化タンタル膜、窒素含有タンタル膜のうち何れか一種、又はこれら材料の積層膜を用いてもよい。
　図２に示されたプロファイルを実現するための製造方法は、次の通りである。まず、容量素子の下部電極５を形成する。次に下部電極５上に、遷移金属膜６を形成し、遷移金属膜６をプラズマ酸化することで遷移金属シリケート膜４を形成する。その後容量絶縁膜上に上部電極１を形成する。
　遷移金属シリケート膜は、プラズマ酸化により形成される。表１に示すように容量絶縁膜に接する多結晶導電膜としてＴｉＮを用い、遷移金属としてＴａのプラズマ酸化を行った場合、酸化に必要な自由エネルギーの関係から、選択的にＴａのみを酸化できる。つまり、酸化防止膜の形成やシリケート化すること無しに、下部電極界面の酸素欠陥は抑制され、容量誘電膜は低リーク電流となる。ＡＬＤやスパッタによる成膜では下部電極表面は酸化ガスに対し保護されておらず、意図しない下部電極表面層の酸化が進行してしまう。
　図５に、容量絶縁膜（ここでは、タンタル酸化膜（ＴａＯ））－ＴｉＮ下部電極界面のＸＰＳ(X-ray Photoelectron Spectroscopy)で得られたスペクトルを示す。ＡＬＤやスパッタではＴｉＮ下部電極の表面層が酸化しており酸素欠陥の発生およびリーク増大の原因となっている。プラズマ酸化の場合、ＴｉＮ下部電極表面の酸化は極めて少ないことがわかる。
　さらに、図６のＥＥＬＳ（Electron Energy-Loss Spectroscopy）による詳細な分析からも、プラズマ酸化の場合でＴｉＮ下部電極の表面酸化が認められない。つまり、表面層に遷移金属膜よりも耐酸化性の高い材料からなる多結晶導電膜を用い、その多結晶導電膜を有する下部電極上の遷移金属をプラズマ酸化させる。これにより、下部電極－容量絶縁膜界面の酸素欠陥の発生を防止し、低リーク電流特性を維持できる。
　その結果、上部側のみをシリケート化するだけであっても、容量素子の低リーク化に効果が認められる（図４参照）。
　　
Figure JPOXMLDOC01-appb-I000001

　下部電極／容量絶縁膜界面の酸素欠陥の発生を抑制するためには、プラズマ酸化により遷移金属を均一に下部電極界面まで過不足無く酸化しなければならない。そのため、遷移金属は酸化しやすい結晶構造であること、下部電極表面は平坦であることが求められる。例えば、表１の材料の場合、遷移金属にはＴａ、下部電極にはＴｉＮを用いる。Ｔａの結晶構造は、低密度で酸素の拡散が容易なβ－Ｔａ膜やβ－Ｔａ含有量が相対的に多いα－β混晶系膜であることが好ましい。
　例えば、図７に示したＸＲＤ（X-ray Diffraction）で得られたプロファイルでは、Ｔａ(1)のスペクトルはＴａ(2)よりもβ－Ｔａのピークが大きく、かつブロードなピークであり、低密度な結晶構造であることを示しており、Ｔａ(1)のほうがプラズマ酸化に適したＴａ膜である。一方、ＴｉＮは酸化耐性は高いが、多結晶導電膜であり、厚膜化するほど表面ラフネスが増大し、容量素子の信頼性を劣化させる。このような信頼性の劣化を抑制するため、ＴｉＮ膜表面を平坦化することが好ましい。ＴｉＮ上に、非晶質あるいは微結晶のＴａもしくはＴａＮ、あるいはこれらの積層膜（以下、Ｔａ（Ｎ）と表記する）を形成することでＴｉＮ表面を平坦化できることを利用し、かつ電極表面の酸化耐性を維持するため、ＴｉＮ／Ｔａ（Ｎ）／ＴｉＮの積層構造を用いる。最表面のＴｉＮ膜厚を薄く設定することで平坦性を維持できると同時に、電極全体の膜厚を一定以上に維持することが可能である。
　図８の断面プロファイルに示すように平坦化したＴｉＮ電極の表面ラフネスは従来ＴｉＮの約１／３である。また、ＴｉＮはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理により平坦化してもよい。低密度化した遷移金属、平坦化した下部電極を用いることにより、均一な酸化が可能となり、図９のようにＭＩＭの低リーク化を実現できる。ここでは、厚いＴｉＮ上にＴａ（Ｎ）、薄いＴｉＮを順次積層する構造をとったが、厚いＴａ（Ｎ）電極上に薄いＴｉＮを積層した２層構造を用いても良い。重要なことは、下部電極を構成する積層構造の最上層が薄膜のＴｉＮであり、その下層にＴａ（Ｎ）が存在することである。
　上記構造を製造するプロセスは、上記遷移金属シリケート膜４の形成工程に特徴を有しており、以下、その形成工程を詳しく説明する。本実施形態において、遷移金属シリケート膜４は図示されないプラズマＣＶＤ装置を用いて形成する。このプラズマＣＶＤ装置はＣＶＤ法に基づいてターゲット上にプラズマを発生させることができ、プラズマ酸化などの処理を行える。また、このプラズマＣＶＤ装置はヒータを有しており、基板に３５０℃以上の高い温度を加えることができる。
　図３にプラズマ酸化による遷移金属シリケート膜４の形成工程を模式的に示す。まず、下部電極５を、例えば図示されないＣＭＯＳを有する多層配線上に形成する。次に、下部電極５上に遷移金属膜４を形成し、プラズマＣＶＤ装置のチャンバ内に設置する。その後、遷移金属膜６の表面にプラズマＣＶＤ装置内でモノシラン（ＳｉＨ４）ガスを照射することで、遷移金属膜４中にＳｉを添加する。そのＳｉ含有遷移金属膜６をプラズマ酸化することにより遷移金属シリケート膜を形成する。この遷移金属シリケート膜を遷移金属シリケート膜４として用いる。電極および遷移金属膜の形成にはスパッタ法又はＣＶＤ法を用いることができる。
　Ｓｉ含有遷移金属膜６をプラズマ酸化し遷移金属シリケート膜４を形成する時、プラズマ酸化前後で体積が膨張するため、遷移金属膜６に対し遷移金属シリケート膜は厚膜化している。そして、シンク効果（Sink Effect）によりＳｉ原子は遷移金属シリケート膜の上部側に移動する。そのため、遷移金属シリケート膜の膜厚方向に上部から下部にかけて段階的にシリコン組成比が低下する構造となる。図１のように、遷移金属シリケート膜のシリコン組成比はモノシランガス照射条件を変化させることで、用途に応じた組成比となるよう制御することが出来る。
　遷移金属酸化膜の比誘電率は１５～５０程度あるが、シリコンを導入することで、その含有率に応じて比誘電率が低下する。比誘電率が１５の遷移金属酸化物に、シリコンを導入して比誘電率１０以上を確保するためには、遷移金属元素とシリコン元素の総数に対すシリコン組成比を５０％以下にする必要がある。
　本実施形態において遷移金属膜６、遷移金属シリケート膜４としては、例えばＴａ膜、ＴａＳｉＯ膜が形成される。前記Ｔａ膜は、プラズマＣＶＤ装置内で、例えば２．５ｔｏｒｒ・３５０℃の温度条件下で不活性ガスとの流量比が１５％のモノシランガスが照射され、Ｓｉ含有Ｔａ膜に形成される。前記Ｓｉ含有Ｔａ膜をプラズマ酸化により酸化しＴａＳｉＯ膜として形成される。酸化反応に用いられるガスとして、例えばＮ２Ｏガスが挙げられる。
　ＴａＯの比誘電率は２０であるが、シリコンを導入することで、その含有率に応じて比誘電率が低下する。シリコンを導入して比誘電率１０以上を確保するためには、Ｔａ元素とシリコン元素の総数に対するシリコン組成比を６０％以下にする必要がある。
（第２の実施形態）
　第２の実施形態の半導体装置では、容量素子は、図１０（１０－ａ～１０－ｏ）に示すように、実際のＵＬＳＩ配線構造へ組み込まれたＭＩＭ構造を有する。
　製造プロセスでは、まず下層配線１０１に４００ｎｍ厚のシリコン酸化膜１０２をプラズマＣＶＤにより形成する。次いで、下部電極として１００ｎｍ厚の多結晶チタン窒化膜１０３ａ、３０ｎｍ厚の微結晶タンタル膜１０３ｂ、１５ｎｍ厚の多結晶膜チタン窒化膜１０３ｃを順次成膜する。その上に遷移金属膜として３～１０ｎｍ厚のタンタル膜１０４を成膜した後、タンタル膜１０４をプラズマ酸化することで、タンタル酸化膜を形成し容量絶縁膜１０５とする。このとき、タンタル膜１０４はβ－タンタル又はβ－タンタルを相対的に多く含んだα－β混晶系膜であることが望ましい。また、下部電極は微結晶タンタル膜１０３ｂと多結晶膜チタン窒化膜１０３ｃの２層構造でも差し支え無い。上部電極膜として１００ｎｍ厚のチタン窒化膜１０６、上部電極上エッチストッパとして２５０ｎｍ厚のシリコン窒化膜１０７を形成する（図１０－ａ）。また、下部電極１０３はＣＭＰ処理されたチタン窒化膜、容量絶縁膜１０５はタンタルシリケート膜であってもよい。チタン窒化膜１０３とタンタル膜１０４、チタン窒化膜１０６、シリコン窒化膜は例えばスパッタ法もしくはＣＶＤ法で堆積させることで形成できる。
　次に図１０－ｂに示すように所望する上部電極の大きさに加工するためにフォトレジスト１０８をパターニングする。次いで、図１０－ｃに示すようにフォトレジスト１０８を用いてシリコン窒化膜１０７、チタン窒化膜をエッチングする。引き続き、図１０－ｄに示すようにエッチング後のフォトレジスト１０８を剥離する。次に図１０－ｅに示すように所望するサイズの下部電極を形成するためにフォトレジスト１０９をパターニングする。このとき、フォトレジスト１０９は上部電極６を覆うようにパターニングする。次に図１０－ｆに示すようにフォトレジスト１０９を用いてタンタルシリケート膜１０５、窒化チタン膜１０３をエッチングする。引き続き、図１０－ｇに示すようにエッチング後のフォトレジスト１０９を剥離する。
　次にＭＩＭ構造を覆うように前面にビア層間膜となる１２００ｎｍ厚のシリコン酸化膜１１０をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う（図１０－ｈ）。トレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜１１０をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜１１２をプラズマＣＶＤで成膜する（図１０－ｉ）。引き続き、図１０－ｊに示すようにフォトレジスト１１３を塗布して所望する上層配線の幅でフォトレジスト１１３をパターニングする。
　フロロカーボンガスを用いたプラズマでシリコン酸化膜１１２をエッチングし、フォトレジスト１１１を剥離する（図１０－ｋ）。上層配線のパターンを覆うようにフォトレジスト１１４を塗布して、所望する上層ビアでフォトレジスト１１４をパターニングする（図１０－ｌ）。フロロカーボンガスを用いたプラズマでシリコン炭窒化膜１１１、シリコン酸化膜１１０をエッチングした後、フォトレジスト１１４を剥離する（図１０－ｍ）。
　この後、バリア膜と銅膜をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるＭＩＭ構造が形成できる（図１０－ｎ）。
　さらには、上記実施形態において、図１０－ｏに示すように、チタン窒化膜１０６をエッチングする際と同時に容量絶縁膜１０５をエッチングしたＭＩＭ構造に製造しても差し支えない。図１０－ｐ、図１０－ｑに実際の断面を示す。
　（第３の実施形態）
　第２の実施形態に係る半導体装置の容量素子は、は、図１１（１１－ａ～１１－ｏ）に示すように、実際のＵＬＳＩ配線構造へ組み込まれたＭＩＭ構造を有する。
　製造プロセスでは、まず下層配線２０１に４００ｎｍ厚のシリコン酸化膜２０２をプラズマＣＶＤにより形成し、下部電極として１４０ｎｍ厚の多結晶チタン窒化膜２０３を、遷移金属膜として３～１０ｎｍ厚のタンタル膜２０４を成膜する。次いで、モノシランガス照射によりシリコンをタンタル膜２０４に添加し、その後プラズマ酸化することで、タンタルシリケート膜２０５を作製する。このとき、タンタル膜２０４はβ－タンタル又はβ－タンタルを多く含んだα－β混晶系膜であることが望ましい。上部電極膜として１００ｎｍ厚のチタン窒化膜２０６、上部電極上エッチストッパとして２５０ｎｍ厚のシリコン窒化膜２０７を形成する（図１１－ａ）。また、下部電極２０３はＣＭＰ処理されたチタン窒化膜やチタン窒化膜とタンタル膜の２層以上からなる積層膜であってもよい。チタン窒化膜２０３とタンタル膜２０４、チタン窒化膜２０６、シリコン窒化膜は例えばスパッタ法もしくはＣＶＤ法で堆積させることで形成できる。
　次に図１１－ｂに示すように所望する上部電極の大きさに加工するためにフォトレジスト２０８をパターニングする。次いで、図１１－ｃに示すようにフォトレジスト２０８を用いてシリコン窒化膜２０７、チタン窒化膜をエッチングする。引き続き、図１１－ｄに示すようにエッチング後のフォトレジスト２０８を剥離する。次に図１１－ｅに示すように所望するサイズの下部電極を形成するためにフォトレジスト２０９をパターニングする。このとき、フォトレジスト２０９は上部電極６を覆うようにパターニングする。次に図１１－ｆに示すようにフォトレジスト２０９を用いてタンタルシリケート膜２０５、窒化チタン膜２０３をエッチングする。引き続き、図１１－ｇに示すようにエッチング後のフォトレジスト２０９を剥離する。
　次にＭＩＭ構造を覆うように前面にビア層間膜となる１２００ｎｍ厚のシリコン酸化膜１２０をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う（図１１－ｈ）。トレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜２１０をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜２１２をプラズマＣＶＤで成膜する（図１１－ｉ）。引き続き、図１１－ｊに示すようにフォトレジスト２１３を塗布して所望する上層配線の幅でフォトレジスト２１３をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜２１２をエッチングし、フォトレジスト２１１を剥離する（図１１－ｋ）。
　上層配線のパターンを覆うようにフォトレジスト２１４を塗布して、所望する上層ビアでフォトレジスト２１４をパターニングする（図１１－ｌ）。フロロカーボンガスを用いたプラズマでシリコン炭窒化膜２１１、シリコン酸化膜２１０をエッチングした後、フォトレジスト２１４を剥離する（図１１－ｍ）。
　この後、バリア膜と銅膜をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるＭＩＭ構造が形成できる（図１１－ｎ）。次いで、図１１－ｏに示すように、チタン窒化膜２０６をエッチングする際と同時にタンタルシリケート膜２０５をエッチングしたＭＩＭ構造に製造しても差し支えない。また、上記タンタルシリケート膜は、例えば、図１により説明したタンタルシリケート膜３を用いることができる。
　（第４の実施形態）
　本発明の第４の実施形態のＭＩＭ構造を実現する製造方法として、ハードマスク膜を用いる方法がある。図１２（１２－ａ～１２－ｒ）を参照してその製造プロセスを説明する。
　製造プロセスでは、まず図１１－ａと同様に、下層配線３０１に４００ｎｍ厚のシリコン酸化膜３０２をプラズマＣＶＤにより形成する。次いで、下部電極として１４０ｎｍ厚のチタン窒化膜３０３を、遷移金属膜として５ｎｍ厚のシンタル膜３０４を形成した後、モノシランガス照射により形成したシリコン含有タンタル膜３０５のプラズマ酸化を行ない、タンタルシリケート膜３０６を形成する。この時、上記タンタルシリケート膜は、例えば、図１により説明したタンタルシリケート膜３を用いることができる。上部電極膜として１００ｎｍ厚のチタン窒化膜３０７を形成する。さらにハードマスク膜として１００ｎｍ厚のシリコン窒化膜３０８をプラズマＣＶＤで成膜する（図１２－ａ）。本実施形態において、下部電極にＣＭＰ処理されたチタン窒化膜、又はチタン窒化膜およびタンタル膜の２層以上からなる膜により形成された積層電極膜を用いることが出来る。ハードマスク膜３０８と上部電極膜３０７の関係はハードマスク膜３０８がエッチングされているときには上部電極膜３０７がエッチングされにくい材料で、逆に上部電極膜３０７がエッチングされているときにはハードマスク膜３０８がエッチングされにくい材料の組み合わせであればよい。
　次に、図１２－ｂに示すように所望する上部電極の大きさにするためにフォトレジスト３０９をパターニングする。次いで、図１２－ｃに示すようにフォトレジスト３０９を用いてシリコン窒化膜３０８をエッチングする。引き続き、図１２－ｄに示すようにエッチング後のフォトレジスト３０９を剥離する。次に、図１２－ｅに示すようにシリコン窒化膜３０８をマスクとしてチタン窒化膜３０７をエッチングする。ハードマスク膜で加工することにより、チタン窒化膜３０７エッチング中にタンタルシリケート膜３０６のみならずチタン窒化膜３０３までエッチングが進行してしまい、エッチング生成物が側壁に付着してもいわゆるフェンスと呼ばれる異常形状が発生し得ない。また、ハードマスク膜のシリコン窒化膜３０８は、後工程のビアエッチング時のストッパーにもなりうる。
　次に、図１２－ｆで示すように全面にハードマスク膜としてシリコン窒化膜３１０を形成する。ハードマスク膜３１０と下部電極膜３０３および３０４の関係はハードマスク膜３１０がエッチングされているときには下部電極膜３０３および３０４がエッチングされにくい材料で、逆に下部電極膜３０３および３０４がエッチングされているときにはハードマスク膜３１０がエッチングされにくい材料の組み合わせであればよい。
　次に、図１２－ｇに示すように所望する下部電極の形状にするためにフォトレジスト３１１をパターニングする。このとき、フォトレジスト３１１は上部電極構造を覆うようにしてパターニングする。次に、図１２－ｈに示すようにフォトレジスト３１１を用いてシリコン窒化膜３１０をエッチングする。引き続き、図１２－ｉに示すようにエッチング後のフォトレジスト３１１を剥離する。
　次に、図１２－ｊに示すようにシリコン窒化膜３１０をマスクとして、タンタルシリケート膜３０６、チタン窒化膜３０３を順次エッチングする。ハードマスク膜で加工することにより、タンタルシリケート膜３０６エッチング中に仮にエッチング生成物が側壁に付着してもいわゆるフェンスと呼ばれる異常形状が発生し得ない。また、ハードマスク膜のシリコン窒化膜３１０は、後工程のビアエッチング時のストッパーにもなりうる。次にＭＩＭ構造を覆うように全面にビア層間膜となる１２００ｎｍ厚のシリコン酸化膜３１２をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う。
　さらにトレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜３１３をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜３１４をプラズマＣＶＤで成膜する（図１２－ｋ）。引き続き、図１２－ｌに示すようにフォトレジスト３１５を塗布して所望する上層配線の幅でフォトレジスト３１５をパターニングする。
　フロロカーボンガスを用いたプラズマでシリコン酸化膜３１４をエッチングし、フォトレジスト３１５を剥離する（図１２－ｍ）。上層配線のパターンを覆うようにフォトレジスト３１６を塗布して、所望する上層ビアでフォトレジスト３１６をパターニングする（図１２－ｎ）。
　フロロカーボンガスを用いたプラズマでシリコン炭窒化膜３１３、シリコン酸化膜３１２をエッチングした後、フォトレジスト３１６を剥離する（図１２－ｏ）。この後、バリア膜と銅膜をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるＭＩＭ構造が形成できる（図１２－ｐ）。
　上記実施形態において、図１２－ｑに示すように、上部電極膜３０７をエッチングすると同時にタンタルシリケート膜３０６をエッチングしたＭＩＭ構造に製造しても差し支えない。
　また、図１２－ｒに示すように、ハードマスク膜３１０をエッチングする際と同時にタンタルシリケート膜３０６をエッチングしたＭＩＭ構造に製造しても差し支えない。また、シリコン含有タンタル膜３０５単層を亜酸化窒素（Ｎ２Ｏ）プラズマにより酸化し、窒化タンタルシリケート膜としても差し支えない。
　（第５の実施形態）
　本実施形態の半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載しており、容量素子の下部電極が、その下層に位置する配線上と直接接触している下部電極裏打ち構造を有する。図１３（１３－ａ～１３－ｈ）に、本実施形態を実現するための工程断面図を示す。
　製造プロセスでは、まず、図１３－ａに示すように、埋設Ｃｕ配線４０１を形成し、Ｃｕの酸化防止およびＣｕの拡散防止を目的とした配線キャップ絶縁膜４０２としてシリコン窒化膜もしくはシリコン炭窒化膜を１００ｎｍ、およびハードマスク４０３としてＳｉＯ２もしくはＳｉＯＣＨを１５０ｎｍ成膜する。
　次に、フォトレジスト４０４を塗布し、フォトリソグラフィーにより下部電極コンタクト形成パターン４０４ａを形成する（図１３－ｂ）。続いて、下部電極コンタクト用パターン４０４ａを形成したフォトレジストをマスクとしてシリコン酸化膜４０３をフロロカーボンプラズマなどでエッチングする。エッチングの際、ドライエッチングの選択特性を利用して、配線キャップ膜４０２上でエッチングを停止することが重要である。ハードマスクに下部電極コンタクトパターンを形成した後に、アッシングによってフォトレジストを除去し、図１３－ｃの形状を得る。アッシングの際、下層のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。
　次に、ハードマスク４０３の開口パターンをマスクとし、配線キャップ膜４０２をエッチングし、図１３－ｄに示すように、下層のＣｕ表面に達する開口パターンを形成する。
　続いて、図１３－ｅに示すように、スパッタリング法により１５～３０ｎｍ厚のチタン窒化膜４０５を成膜し下部電極とする。下部電極は３～２０ｎｍのタンタル膜４０５の単層でもよい。下部電極上に５ｎｍのシリコン含有タンタル膜４０６形成した後、プラズマ酸化によりタンタルシリケート膜４０７を形成する。このタンタルシリケート膜は、例えば、図１により説明したタンタルシリケート膜３を用いることができる。その後上部電極となるチタン窒化膜４０８を成膜する。
　チタン窒化膜４０８上にフォトレジスト４０９を塗布し、下部電極コンタクト領域を内包するように上部電極パターン４０９ａをフォトリソグラフィにより形成する（図１３－ｆ）。上部電極パターン４０９ａをマスクとして、チタン窒化膜４０８、タンタルシリケート膜４０７、タンタル膜４０６、チタン窒化膜４０５をこの順でドライエッチングする（図１１－ｇ）。
　チタン窒化膜４０５と４０８のエッチングには塩素／ＢＣｌ３ガス系を、タンタル酸窒化膜４０７のエッチングにはフロロカーボンガスプラズマを用いてエッチングするのが好ましい。さらには、タンタル系膜４０７エッチングでの側壁堆積物の付着を抑制するために、基板温度を好ましくは５０度以上にする。ドライエッチング後、レジスト４０９を剥離し、絶縁膜４１０を堆積後、上層ビア４１１ａ、上層配線４１１ｂを形成して容量素子とのコンタクトを取る（図１３－ｈ）。
　本実施形態によれば、下部電極上のシリコン含有タンタル膜４０６を直接タンタルシリケート膜４０７として形成するため、トレンチ構造の影響を受けることなく低リークの容量素子が形成できる。
　本実施形態では上部・下部電極をチタン窒化膜としたが、同様の効果があれば材料の種類を問わない。例えばタンタル窒化膜やタンタル膜、タングステンを含む積層膜でも良いし、アルミニウムやこれらの合金などでもよい。さらに下部電極上をＣＭＰ処理により平坦化してもよい。また、積層する遷移金属膜をタンタル膜としたが、同様の効果があれば材料の種類を問わない。例えば、ニオビウム膜や、ジルコニア膜、ハフニウム膜でも良い。
　（第６の実施形態）
　本実施形態の半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載しており、容量素子の下部電極が、その下層に位置する配線上に形成されている絶縁膜を下層配線に達するまで開口した溝に埋設され、下部電極と下層配線が直接接触している。図１４（１４－ａ～ｉ）に、本実施形態を実現するための工程断面図を示す。
　製造プロセスでは、まず、図１４－ａに示すように、Ｃｕを主成分とする下層配線５０１上に配線の酸化防止および配線を構成する材料の拡散防止を目的とした配線キャップ絶縁膜５０２としてＳｉＮもしくはＳｉＣＮ膜を１２０ｎｍ、およびハードマスク５０３としてＳｉＯ２もしくはＳｉＯＣＨを２００ｎｍ成膜する。
　フォトリソグラフィーおよびエッチング工程を経て、図１４－ｂに示すように、ハードマスクに開口パターンを形成する。このとき、ドライエッチングの選択特性を利用して、配線キャップ膜５０２上でエッチングを停止することが重要である。ハードマスクの開口パターンを形成した後に、アッシングによってフォトレジストを除去するが、このときには下層の配線表面が露出していないため、酸素プラズマによる配線の酸化を抑制することができる。ハードマスクの開口パターンをマスクとし、配線キャップ膜をエッチングし、図１４－ｃに示すように、下層の配線表面に達する開口パターンを形成する。
　続いて、図１４－ｄに示すように、埋設プラグ下部電極５０４ａとしてスパッタ法にてＴａＮを６００ｎｍ成膜し、上記開口部が完全に埋設されるようにした後、ＣＭＰ法によって開口部以外のＴａＮを除去する。これにより、図１４－ｅに示すような埋設下部電極５０４ｂを形成する。ここで、埋設電極を形成する材料はＴａＮに限定されるものではなく、Ｔａ、Ｔｉ、Ｗ、Ａｌ、Ｃｕ、Ｓｉあるいはこれらの合金や窒化物など、金属性あるいは半導体性の導電性を示すものであればよい。このとき、ハードマスク残膜が完全になくなり、配線キャップ膜が露出してもかまわない。ここで、ハードマスクの残膜と配線キャップをあわせた厚さが下部電極の厚さとなる。
　図１４－ｅは、配線キャップ膜が露出するまで削り込んだ例を示している。以上のようにして、埋設下部電極が下層の下層配線と直接接触する形で形成できる。配線材料としてＣｕを用いる場合、材質がやわらかいために、ＣＭＰ時にディッシングがおこりやすく、大面積パターンでは中央部で陥没したような形状になる。このため、大面積パターンのＣｕ配線は形成が困難であるが、ＴａＮは材質が硬く、このようなディッシングが起こりにくいため、比較的大面積のパターンでも平坦な表面形状が得られることが特徴である。
　次に、図１４－ｆに示すように、本発明の主旨である他結晶からなり金属性の導電性を示す主たる下部電極層５０５としてＴｉＮを１００ｎｍ、下部電極上に遷移金属膜５０６としてＴａ膜を５ｎｍ～１０ｎｍの膜厚で反応性スパッタ法にて成膜する。ここで、主たる下部電極５０５としては、多結晶構造でかつ金属性もしくは半導体性の導電性を有する材料であればよい。また、遷移金属膜５０６としては酸化物が高誘電率を示し金属性あるいは半導体性の導電性を示しかつプラズマ酸化において下部電極と酸化選択性を示すものであればよい。
　続いて、Ｔａ膜５０６モノシランガス照射により形成したシリコン含有タンタル膜５０７をプラズマ酸化しタンタルシリケート膜５０８を形成する。その上に上部電極５０９としてＴｉＮを反応性スパッタ法により成膜し、上部電極上に容量キャップ絶縁膜５１０として、配線上に形成した絶縁膜と同様のＳｉＮもしくはＳｉＣＮを成膜し、図１４－ｇに示すような容量積層膜の成膜を完了する。
　続いて、図１４－ｈに示すように、下部電極を内包する形状に容量キャップ膜５１１、上部電極５０９、タンタルシリケート膜５０８、下部電極幕５０５のパターニングを行う。容量のパターニングは、フォトレジストをマスクとして容量キャップ膜５１０をエッチングし、アッシング後に容量キャップ膜５１０をマスクとして残りの多層膜をエッチングしてよい。
　ドライエッチング後、絶縁膜を堆積後、上部電極コンタクト５１２ａ、上層ビア５１２ｂ、上層配線５１２ｃを形成して容量素子とのコンタクトを取る（図１４－ｉ）。
　（第７の実施形態）
　図１５に本実施形態に係る半導体装置における容量素子の構造を示す。容量素子は、高性能・高速処理用半導体装置にデカップリングを目的として形成される。
　高性能かつ高速処理を行う半導体装置では、多層配線の積層数が１０層以上に及ぶ場合がある。このような多層の配線構造では、狭ピッチでかつ一本辺りの平均的配線距離が短く、トランジスタ層６０１の直上の一層目あるいはこれを含んで複数の層から構成される最下層の配線層領域６０２が形成される。最下層の配線層領域６０２の上に、最下層の配線層領域６０２の配線よりもピッチが広くかつ一本辺りの平均的な配線距離が長い、一層あるいは複数の層から構成される中層の配線層領域６０３が形成される。中層の配線層領域６０３上には、中層の配線層領域６０３の配線よりもピッチが広くかつ一本辺りの平均的な配線距離が長い、一層あるいは複数の層から構成される上層の配線層領域６０４が形成される。さらに、最上層の配線層上には、外部回路と接続するために用いられるパッドが設けられる。
　一般に、最下層の一層あるいは複数の配線層領域は、局所的なトランジスタ間を接続することが多く、ローカル配線と呼ばれ、中層の配線層領域は一定の機能を有する回路ブロック間を接続することが多く、セミグローバル配線と呼ばれる。最上層の配線層領域は、電源供給やクロック分配に用いられることが多く、グローバル配線と呼ばれる。ローカル配線層領域６０２は、上述のように配線間ピッチが小さいことから配線間容量が大きくなり、これが信号伝播を遅らせる要因になることから、配線層間を絶縁する絶縁膜として多孔質膜や有機膜などの低誘電率を示す材料を用いる。ここでは、低誘電率を示す材料とは、比誘電率が３．０以下の材料を意味する。
　最近の半導体装置では、微細化が進んでいるため、セミグローバル配線でも低誘電率材料を用いた配線構造を採用する。グローバル配線は、大容量の電流が供給できるように配線ピッチが広く設計されるため、配線間の容量が信号伝播に与える影響は小さくなる。むしろ、配線構造の強度を支え、或いは、高い信頼性を得ることを目的として、シリコン酸化膜などの硬い材料を用いる。また、多層構造を構成する配線材料としては、信号伝播の遅延を抑制するため抵抗の低い銅を主成分とする金属が用いられる。また、外部回路と接続するためのパッドには、アルミを主成分とする金属が用いられるが、これを付加的な配線層として用いることも可能である。したがって、この場合には、銅を主成分とする多層構造の配線領域上に一層分のアルミを主成分とする配線層が存在することになる。
　デカップリングを目的とした容量素子は、電源供給配線の電源電圧ラインとグランドラインの間に挿入されるため、図１５に示す容量素子６０５は、グローバル配線層領域に挿入される。容量素子６０５は、例えば下部電極パターン形成用のハードマスク６０５ａ、上部電極パターン形成用のハードマスク６０５ｂ、上部電極６０５ｃ、タンタルシリケート膜６０５ｄ、下部電極６０５ｅから構成される。容量素子構造は、本構造に限定されるものではなく、下部電極上に、酸化物が高誘電率を示すものであれば任意の構造で適用可能である。
　図１５における６０４ａが電源電圧を供給する配線である場合は、６０４ｂはグランド配線となり、６０４ａがグランド配線の場合には６０４ｂが電源電圧供給配線となる。本例では、ローカル、セミグローバル、グローバルの各配線領域をそれぞれ二層ずつで示したが、各領域は二層に限定されるものではなく、一層であってもよいし、三層以上あってもよい。また、セミグローバル配線自体が複数の階層構造になっており、全体として四階層以上の配線層構造を有していてもよい。
　（第８の実施形態）
　図１６に本実施形態の半導体装置における容量素子の構造を示す。この容量素子は、低コストかつ低消費電力を目的としてデカップリング容量として組み込まれる。低コストを実現するためには、配線層数を低減すること重要である。したがって、第６の実施形態で示したような三段階からなる配線層構造の代わりに、トランジスタ形成領域７０１の直上に配される単層もしくは複数の配線層を有するローカル配線層領域７０２と、ローカル配線層領域の上層に形成されるグローバル配線層領域７０３の二段階の配線層構造を採用する。また、低消費電力で動作するため、グローバル配線層の配線ピッチは比較的狭くてもよく、単層でも構成可能である。したがって、デカップリング容量７０５は、複数層からなるローカル配線層領域７０２の最上層に配される配線層と単層のグローバル配線層７０３の間に挿入される。
　デカップリング容量７０５は、上部電極７０５ａ、タンタルシリケート膜７０５ｂ、下部電極７０５ｃはローカル配線７０２ｂと開口部を介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造で適用可能である。図１６では三層のローカル配線を示しているが、ローカル配線層は単層や二層でも良いし四層以上あってもかまわない。また、グローバル配線も単層で示してあるが、二層以上で構成しても良い。本構造例では、低コスト化を達成するためにローカル配線とグローバル配線の二階層構造の例を示した。必要であれば、これらの配線層領域の間にセミグローバル配線層領域を設けても問題がなく、容量素子は、グローバル配線層の最下層とセミグローバル配線層の最上層の間に挿入することも可能である。
　（第９の実施形態）
　一般に、アナログ/ＲＦ（Radio Frequency)等の信号処理を行う半導体装置を構成する場合には、容量素子の配置が極めて重要である。これらの信号処理を行う場合は、容量素子の容量性の機能のみならず、電極、配線やビア等による寄生抵抗や寄生インダクタンスが回路機能に大きな影響を及ぼす。したがって、これらの寄生成分を抑制するため、素子間を接続する配線の距離やビアの数を極力小さく抑える必要がある。このため、容量素子の配置はトランジスタに近い、下層領域に配置することが望まれる。第４の実施形態に示した構造の容量素子は、低抵抗の配線材料を実効的な下部電極として活用できるため、電極の寄生抵抗を小さく抑えることが可能である。
　図１７に、本実施形態に係る半導体装置の容量素子の断面構造図を示す。本実施形態では、容量素子としての回路機能を十分に発揮するため、トランジスタ形成層８０１の直上領域に形成される複数の層から構成されるローカル配線層８０２の内部に容量素子８０５を形成している。ここで、デカップリング容量８０５は、上部電極８０５ａ、タンタルシリケート膜８０５ｂ、下部電極８０５ｃ、および下層配線上に形成された絶縁膜中に形成される導電性プラグ８０５ｄから構成され、下部電極８０５ｃはローカル配線８０２ｂと導電性プラグを介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、酸化物が高誘電率を示すのであれば任意の構造で適用可能である。
　上述のように、下部電極８０５ｃは下層の低抵抗配線上に形成される絶縁膜中に埋設された導電性プラグ８０５ｄを介して下層の低抵抗配線に物理的に接触している。このため、電極の実効抵抗を極めて小さくでき、またこのため電極膜厚を極力薄くすることが可能である。下部電極８０５ｃと、下部電極８０５ｃ上に挿入する電極表面平坦化目的の膜８０５ｄと合わせた膜厚を１０～５０ｎｍ程度まで薄膜化することが可能となる。このように容量素子を薄膜化することは、異なる配線層間距離が１００～２００ｎｍと小さくなるローカル配線層内に容量素子を挿入する際に極めて有利な構造となる。
　本構造例では、三層からなるローカル配線層領域８０２と単層のグローバル配線層領域８０３から構成される例を示しているが、配線層構造はこれらに限定されるものではなく、ローカル配線層が単層や二層構造であってもよいし、四層以上あってもよい。グローバル配線層についても、二層以上有していても良いし、さらには単層もしくは複数の層から構成されるセミグローバル配線層領域をローカル配線層領域とグローバル配線層領域の間に有していても良い。容量素子の配置も、ローカル配線層内部に限定されるものではなく、ローカル配線層領域とセミグローバル配線層領域の間や、セミグローバル配線層領域内に形成されても良い。
　上記各実施形態の半導体装置では、遷移金属シリケート膜は、遷移金属シリケート膜の膜厚方向において下部側と比較して上部側のシリコンの組成比が高いため、ＳｉＯ２に近い遷移金属シリケート膜となる。このため、上部電極成膜やエッチング加工によるプロセスダメージに対する耐性が向上し、遷移金属シリケート膜中での酸素欠陥の発生を抑制することができる。従って、この遷移金属シリケート膜を容量素子の容量絶縁膜に用いることにより、リーク電流を減少させることができる。一方、遷移金属シリケート膜の膜厚方向において膜の下部側で遷移金属シリケート膜を構成するシリコンの組成比が遷移金属の組成比と比較して０に近づく。このため、遷移金属酸化膜に近い遷移金属シリケート膜又は遷移金属酸化膜となるので、より比誘電率を増加させることが可能になる。従って、この金属シリケート膜を容量素子の容量絶縁膜に用いた場合には、容量を増加させることができるという利点がある。
　以上を要約すると、本発明の半導体装置では、以下の態様の採用が可能である。
　容量絶縁膜として遷移金属シリケート膜を用いた容量素子を搭載する半導体装置では、遷移金属シリケート膜の膜厚方向において、遷移金属シリケート膜を構成するシリコンの組成比が膜の上部から下部にかけて段階的に低下していてもよい。
　前記容量絶縁膜が、タンタル、ジルコニウム、ハフニウム、ニオビウム、チタン、タングステン、コバルト、モリブテン、バナジウム、ランタン、マンガン、クロム、イットリウム、プラセオジウムのうち何れか一種、又は複数の金属の酸化物を主成分とする膜であってもよい。
　前記シリケート膜中の遷移金属元素とシリコンの総数に対するシリコン組成比を５０％以下としてもよい。
　前記シリケート膜中の遷移金属元素がタンタルであってもよい。前記容量素子の上部電極が窒化チタン膜であってもよい。前記容量素子の下部電極が窒化チタン膜、タンタル膜、窒化タンタル膜、窒素含有タンタル膜のうち何れか一種、又は複数の材料による積層膜であってもよい。前記遷移金属膜を形成する工程をスパッタ法によって行ってもよい。
　多層配線の形成された半導体装置において、多層配線のうち電源線とグランド線との間に前記容量素子が形成されていてもよい。或いは、これに代えて、上下に隣接する任意の配線層間に前記容量素子を配していてもよい。最上層にアルミを主成分とする配線が形成され、その下層には多層からなる銅配線が形成されていてもよい。多層配線の少なくとも一層を構成している層間絶縁膜が誘電率３．０以下の絶縁材料を含んでいてもよい。
　本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。
　本出願は、２００８年１月２２日出願に係る日本特許出願２００８－０１１２１０号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。

Claims (15)

  1. 　上部電極と、
    　遷移金属元素の酸化物及び／又はシリケートを含む容量絶縁膜と、
    　前記遷移金属元素よりも耐酸化性の高い材料からなる多結晶導電膜、及び、該多結晶導電膜の下層に形成された非晶質導電膜又は前記多結晶導電膜よりも微細な結晶を有する導電膜を有する下部電極とを有する容量素子を備えることを特徴とする半導体装置。
  2. 　前記容量絶縁膜のＳｉ組成が下方に向かって段階的に低下している、請求項１に記載の半導体装置。
  3. 　前記容量絶縁膜が、タンタル、ジルコニウム、ハフニウム、ニオビウム、チタン、タングステン、コバルト、モリブテン、バナジウム、ランタン、マンガン、クロム、イットリウム、プラセオジウムのうち何れか一種又は複数の遷移金属の酸化物を主成分として含む、請求項１又は２に記載の半導体装置。
  4. 　前記シリケート膜中のシリコン組成が５０％以下である、請求項２又は３に記載の半導体装置。
  5. 　前記容量絶縁膜中の遷移金属元素がタンタルである、請求項１から４の何れか一に記載の半導体装置。
  6. 　前記上部電極が窒化チタンを含む、請求項１から５の何れか一に記載の半導体装置。
  7. 　前記多結晶導電膜が窒化チタン膜である、請求項１から６の何れか一に記載の半導体装置。
  8. 　前記非晶質又は微結晶質導電膜が、タンタル膜、窒化タンタル膜、窒素含有タンタル膜のうち何れか一つの単層膜、又は、これらの膜の２つ以上を含む積層膜である、請求項１から６の何れか一に記載の半導体装置。
  9. 　前記半導体装置が多層配線を有し、前記容量素子が前記多層配線のうち電源ラインとグランドラインとの間に接続される、請求項１から８の何れか一に記載の半導体装置。
  10. 　前記半導体装置が多層配線を有し、前記容量素子が隣接する２つの配線層間に形成されている、請求項１から８の何れか一に記載の半導体装置。
  11. 　前記半導体装置が多層配線を有し、最上層に形成されたアルミを主成分とする最上層配線層と、該最上層配線層の下層に形成された複数の銅配線層とを有する、請求項１から８の何れか一に記載の半導体装置。
  12. 　前記多層配線層のうち隣接する２つの配線層間に形成される層間絶縁膜が誘電率３．０以下の絶縁材料を含んでいる、請求項９から１１の何れか一に記載の半導体装置。
  13. 　遷移金属膜を成膜する工程と、
    　前記遷移金属膜表面にモノシランガスを照射しシリコン含有遷移金属膜を形成する工程と、
    　前記シリコン含有遷移金属膜を酸素プラズマ処理によって酸化する工程と、を有し遷移金属シリケート膜を成膜することを特徴とする半導体装置の製造方法。
  14. 　前記遷移金属膜を成膜する工程がスパッタリングを含む、請求項１３に記載の半導体装置の製造方法。
  15. 　前記遷移金属シリケート膜のシリコンの組成比が下方に向かって段階的に低化している、請求項１３又は１４に記載の半導体装置の製造方法。
     
     
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131749A (ja) * 2011-12-20 2013-07-04 Imec 金属−絶縁体−金属スタックおよびその製造方法
JP2015526878A (ja) * 2012-04-30 2015-09-10 コーニンクレッカ フィリップス エヌ ヴェ デカップリングにより毎ピクセル・アナログチャネルウェル絶縁された画像化検出器
US10923560B2 (en) 2018-02-15 2021-02-16 Panasonic Intellectual Property Management Co., Ltd. Capacitor including electrode and dielectric layer each containing silicon, and method for manufacturing capacitor

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5824330B2 (ja) * 2011-11-07 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2013120825A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及びその製造方法
US8895343B2 (en) 2012-04-10 2014-11-25 Drs Rsta, Inc. High density capacitor integrated into focal plane array processing flow
EP2837028B1 (en) * 2012-04-10 2018-11-07 DRS RSTA Inc. High density capacitor integrated into focal plane array processing flow
WO2016138218A1 (en) * 2015-02-25 2016-09-01 Applied Materials, Inc. Methods and apparatus for using alkyl amines for the selective removal of metal nitride

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58220457A (ja) * 1982-06-11 1983-12-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 誘電体材料の形成方法
JPH11135774A (ja) * 1997-07-24 1999-05-21 Texas Instr Inc <Ti> 高誘電率シリケート・ゲート誘電体
JP2004079687A (ja) * 2002-08-13 2004-03-11 Tokyo Electron Ltd キャパシタ構造、成膜方法及び成膜装置
JP2004356528A (ja) * 2003-05-30 2004-12-16 Tokyo Electron Ltd 絶縁膜の改質方法
JP2007184324A (ja) * 2006-01-04 2007-07-19 Nec Corp キャパシタ、チップキャリア型キャパシタ、半導体装置および実装基板ならびにキャパシタの製造方法
JP2007305654A (ja) * 2006-05-09 2007-11-22 Nec Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4822642A (en) * 1985-12-11 1989-04-18 Air Products And Chemicals, Inc. Method of producing silicon diffusion coatings on metal articles
US6150706A (en) * 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6187673B1 (en) * 1998-09-03 2001-02-13 Micron Technology, Inc. Small grain size, conformal aluminum interconnects and method for their formation
KR100327584B1 (ko) 1999-07-01 2002-03-14 박종섭 반도체소자의 고정전용량 커패시터 형성방법
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US20050087788A1 (en) * 2003-10-22 2005-04-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2006054382A (ja) 2004-08-16 2006-02-23 Sony Corp 金属シリケート膜と金属シリケート膜の製造方法および半導体装置と半導体装置の製造方法
JP2007129190A (ja) 2005-10-05 2007-05-24 Elpida Memory Inc 誘電膜形成方法、及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58220457A (ja) * 1982-06-11 1983-12-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 誘電体材料の形成方法
JPH11135774A (ja) * 1997-07-24 1999-05-21 Texas Instr Inc <Ti> 高誘電率シリケート・ゲート誘電体
JP2004079687A (ja) * 2002-08-13 2004-03-11 Tokyo Electron Ltd キャパシタ構造、成膜方法及び成膜装置
JP2004356528A (ja) * 2003-05-30 2004-12-16 Tokyo Electron Ltd 絶縁膜の改質方法
JP2007184324A (ja) * 2006-01-04 2007-07-19 Nec Corp キャパシタ、チップキャリア型キャパシタ、半導体装置および実装基板ならびにキャパシタの製造方法
JP2007305654A (ja) * 2006-05-09 2007-11-22 Nec Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131749A (ja) * 2011-12-20 2013-07-04 Imec 金属−絶縁体−金属スタックおよびその製造方法
JP2015526878A (ja) * 2012-04-30 2015-09-10 コーニンクレッカ フィリップス エヌ ヴェ デカップリングにより毎ピクセル・アナログチャネルウェル絶縁された画像化検出器
US10923560B2 (en) 2018-02-15 2021-02-16 Panasonic Intellectual Property Management Co., Ltd. Capacitor including electrode and dielectric layer each containing silicon, and method for manufacturing capacitor

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