JPH09121033A - キャパシタの製造方法 - Google Patents
キャパシタの製造方法Info
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- JPH09121033A JPH09121033A JP7299007A JP29900795A JPH09121033A JP H09121033 A JPH09121033 A JP H09121033A JP 7299007 A JP7299007 A JP 7299007A JP 29900795 A JP29900795 A JP 29900795A JP H09121033 A JPH09121033 A JP H09121033A
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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Abstract
(57)【要約】
【課題】 キャパシタ絶縁膜の一部として自然酸化膜が
形成されるのを抑制して、容量が大きく信頼性も高いキ
ャパシタを製造する。 【解決手段】 不純物を含有する多結晶Ｓｉ膜１５を下
部電極の形状に加工し、不純物を含有しない多結晶Ｓｉ
膜３１で多結晶Ｓｉ膜１５の表面の少なくとも一部を覆
った後、これらの多結晶Ｓｉ膜１５、３１を覆うキャパ
シタ絶縁膜を形成する。その際、不純物を含有していな
い多結晶Ｓｉ膜３１では増速酸化がないので、この多結
晶Ｓｉ膜３１が形成されている多結晶Ｓｉ膜１５の側面
では、自然酸化膜が形成されにくい。
形成されるのを抑制して、容量が大きく信頼性も高いキ
ャパシタを製造する。 【解決手段】 不純物を含有する多結晶Ｓｉ膜１５を下
部電極の形状に加工し、不純物を含有しない多結晶Ｓｉ
膜３１で多結晶Ｓｉ膜１５の表面の少なくとも一部を覆
った後、これらの多結晶Ｓｉ膜１５、３１を覆うキャパ
シタ絶縁膜を形成する。その際、不純物を含有していな
い多結晶Ｓｉ膜３１では増速酸化がないので、この多結
晶Ｓｉ膜３１が形成されている多結晶Ｓｉ膜１５の側面
では、自然酸化膜が形成されにくい。
Description
【０００１】
【発明の属する技術分野】本願の発明は、一方の電極と
他方の電極とがキャパシタ絶縁膜を介して対向している
キャパシタの製造方法に関するものである。
他方の電極とがキャパシタ絶縁膜を介して対向している
キャパシタの製造方法に関するものである。
【０００２】
【従来の技術】図６は、本願の発明の第１従来例であっ
て、ＤＲＡＭのメモリセルを構成している所謂単純積層
型キャパシタの製造方法を示している。この第１従来例
では、図６（ａ）に示す様に、トランジスタ（図示せ
ず）を形成した状態のＳｉ基板１１上に、層間絶縁膜と
してのＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３とを順次に堆
積させる。
て、ＤＲＡＭのメモリセルを構成している所謂単純積層
型キャパシタの製造方法を示している。この第１従来例
では、図６（ａ）に示す様に、トランジスタ（図示せ
ず）を形成した状態のＳｉ基板１１上に、層間絶縁膜と
してのＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３とを順次に堆
積させる。
【０００３】次に、図６（ｂ）に示す様に、トランジス
タの拡散層（図示せず）に達する下部電極用のコンタク
ト孔１４をＳｉ3 Ｎ4 膜１３及びＳｉＯ2 膜１２に開口
する。そして、多結晶Ｓｉ膜１５を堆積させ、イオン注
入等でリン１６等を多結晶Ｓｉ膜１５にドーピングす
る。その後、図６（ｃ）に示す様に、多結晶Ｓｉ膜１５
を下部電極の形状に加工する。
タの拡散層（図示せず）に達する下部電極用のコンタク
ト孔１４をＳｉ3 Ｎ4 膜１３及びＳｉＯ2 膜１２に開口
する。そして、多結晶Ｓｉ膜１５を堆積させ、イオン注
入等でリン１６等を多結晶Ｓｉ膜１５にドーピングす
る。その後、図６（ｃ）に示す様に、多結晶Ｓｉ膜１５
を下部電極の形状に加工する。
【０００４】次に、図６（ｄ）に示す様に、多結晶Ｓｉ
膜１５の表面等にキャパシタ絶縁膜１７を形成する。こ
のキャパシタ絶縁膜１７を形成するためには、まず、多
結晶Ｓｉ膜１５の表面の自然酸化膜をフッ酸等で除去し
た後、ＮＨ3 雰囲気中での８５０℃、１分間の高速熱処
理による窒化で多結晶Ｓｉ膜１５の表面にＳｉ3 Ｎ4膜
を形成する。
膜１５の表面等にキャパシタ絶縁膜１７を形成する。こ
のキャパシタ絶縁膜１７を形成するためには、まず、多
結晶Ｓｉ膜１５の表面の自然酸化膜をフッ酸等で除去し
た後、ＮＨ3 雰囲気中での８５０℃、１分間の高速熱処
理による窒化で多結晶Ｓｉ膜１５の表面にＳｉ3 Ｎ4膜
を形成する。
【０００５】そして、Ｓｉ3 Ｎ4 膜を堆積させた後、こ
のＳｉ3 Ｎ4 膜の表面にパイロジェニック酸化等でＳｉ
Ｏ2 膜を形成して、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜との複合
膜である所謂ＯＮ膜をキャパシタ絶縁膜１７として形成
する。その後、多結晶Ｓｉ膜１８を堆積させ、プレデポ
ジション法等でリンを多結晶Ｓｉ膜１８にドーピングし
てから、この多結晶Ｓｉ膜１８を上部電極の形状に加工
する。
のＳｉ3 Ｎ4 膜の表面にパイロジェニック酸化等でＳｉ
Ｏ2 膜を形成して、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜との複合
膜である所謂ＯＮ膜をキャパシタ絶縁膜１７として形成
する。その後、多結晶Ｓｉ膜１８を堆積させ、プレデポ
ジション法等でリンを多結晶Ｓｉ膜１８にドーピングし
てから、この多結晶Ｓｉ膜１８を上部電極の形状に加工
する。
【０００６】図７は、本願の発明の第２従来例であっ
て、ＤＲＡＭのメモリセルを構成している所謂シリンダ
型キャパシタの製造方法を示している。この第２従来例
では、図７（ａ）に示す様に、トランジスタ（図示せ
ず）を形成した状態のＳｉ基板２１上に、層間絶縁膜と
してのＳｉＯ2 膜２２とＳｉ3 Ｎ4 膜２３とを順次に堆
積させる。
て、ＤＲＡＭのメモリセルを構成している所謂シリンダ
型キャパシタの製造方法を示している。この第２従来例
では、図７（ａ）に示す様に、トランジスタ（図示せ
ず）を形成した状態のＳｉ基板２１上に、層間絶縁膜と
してのＳｉＯ2 膜２２とＳｉ3 Ｎ4 膜２３とを順次に堆
積させる。
【０００７】次に、図７（ｂ）に示す様に、トランジス
タの拡散層（図示せず）に達する下部電極用のコンタク
ト孔２４をＳｉ3 Ｎ4 膜２３及びＳｉＯ2 膜２２に開口
する。そして、コンタクト孔２４を多結晶Ｓｉプラグ２
５で埋めてから、ＢＰＳＧ膜２６を堆積させる。その
後、図７（ｃ）に示す様に、下部電極の形状の凹部２６
ａをＢＰＳＧ膜２６に形成してから、多結晶Ｓｉ膜２７
を堆積させ、この多結晶Ｓｉ膜２７にリン等をドーピン
グする。
タの拡散層（図示せず）に達する下部電極用のコンタク
ト孔２４をＳｉ3 Ｎ4 膜２３及びＳｉＯ2 膜２２に開口
する。そして、コンタクト孔２４を多結晶Ｓｉプラグ２
５で埋めてから、ＢＰＳＧ膜２６を堆積させる。その
後、図７（ｃ）に示す様に、下部電極の形状の凹部２６
ａをＢＰＳＧ膜２６に形成してから、多結晶Ｓｉ膜２７
を堆積させ、この多結晶Ｓｉ膜２７にリン等をドーピン
グする。
【０００８】次に、図７（ｄ）に示す様に、ＳｉＯ2 膜
２８を堆積させ、多結晶Ｓｉ膜２７をストッパにしてＳ
ｉＯ2 膜２８をエッチバックして、多結晶Ｓｉ膜２７の
凹部２７ａをＳｉＯ2 膜２８で埋める。そして、ＢＰＳ
Ｇ膜２６をストッパにすると共にＳｉＯ2 膜２８をマス
クにして多結晶Ｓｉ膜２７をエッチバックして、この多
結晶Ｓｉ膜２７をシリンダ形状に加工する。
２８を堆積させ、多結晶Ｓｉ膜２７をストッパにしてＳ
ｉＯ2 膜２８をエッチバックして、多結晶Ｓｉ膜２７の
凹部２７ａをＳｉＯ2 膜２８で埋める。そして、ＢＰＳ
Ｇ膜２６をストッパにすると共にＳｉＯ2 膜２８をマス
クにして多結晶Ｓｉ膜２７をエッチバックして、この多
結晶Ｓｉ膜２７をシリンダ形状に加工する。
【０００９】次に、図７（ｅ）に示す様に、Ｓｉ3 Ｎ4
膜２３をストッパにしてフッ酸等でＢＰＳＧ膜２６及び
ＳｉＯ2 膜２８を除去して、多結晶Ｓｉ膜２７から成る
下部電極を形成する。その後、図示してはいないが、上
述の第１従来例と同様の工程で、キャパシタ絶縁膜及び
上部電極を形成する。
膜２３をストッパにしてフッ酸等でＢＰＳＧ膜２６及び
ＳｉＯ2 膜２８を除去して、多結晶Ｓｉ膜２７から成る
下部電極を形成する。その後、図示してはいないが、上
述の第１従来例と同様の工程で、キャパシタ絶縁膜及び
上部電極を形成する。
【００１０】
【発明が解決しようとする課題】ところが、例えば図６
に示した第１従来例では、多結晶Ｓｉ膜１５が高濃度の
不純物を含有していることによる増速酸化等のために、
キャパシタ絶縁膜１７の形成に際して、まず多結晶Ｓｉ
膜１５の表面の自然酸化膜をフッ酸等で除去しているに
も拘らず、その後のフッ酸等に対する水洗処理で多結晶
Ｓｉ膜１５の表面に再び自然酸化膜が形成されてしま
う。
に示した第１従来例では、多結晶Ｓｉ膜１５が高濃度の
不純物を含有していることによる増速酸化等のために、
キャパシタ絶縁膜１７の形成に際して、まず多結晶Ｓｉ
膜１５の表面の自然酸化膜をフッ酸等で除去しているに
も拘らず、その後のフッ酸等に対する水洗処理で多結晶
Ｓｉ膜１５の表面に再び自然酸化膜が形成されてしま
う。
【００１１】このため、キャパシタ絶縁膜１７としてＯ
Ｎ膜を形成しようとしているにも拘らず、実際は自然酸
化膜上にＳｉ3 Ｎ4 膜とＳｉＯ2 膜とが順次に形成され
て、キャパシタ絶縁膜１７としてＯＮＯ膜が形成されて
いた。
Ｎ膜を形成しようとしているにも拘らず、実際は自然酸
化膜上にＳｉ3 Ｎ4 膜とＳｉＯ2 膜とが順次に形成され
て、キャパシタ絶縁膜１７としてＯＮＯ膜が形成されて
いた。
【００１２】この結果、キャパシタ絶縁膜１７の実効膜
厚が厚くなり、同じ実効膜厚で比較すればキャパシタ絶
縁膜１７を介するリーク電流が多く且つキャパシタ絶縁
膜１７の絶縁寿命も短かくなって、容量が大きく信頼性
も高いキャパシタを製造することが困難であった。な
お、これらのことは、図６に示した第２従来例でも同様
であった。
厚が厚くなり、同じ実効膜厚で比較すればキャパシタ絶
縁膜１７を介するリーク電流が多く且つキャパシタ絶縁
膜１７の絶縁寿命も短かくなって、容量が大きく信頼性
も高いキャパシタを製造することが困難であった。な
お、これらのことは、図６に示した第２従来例でも同様
であった。
【００１３】
【課題を解決するための手段】請求項１のキャパシタの
製造方法は、一方の電極と他方の電極とがキャパシタ絶
縁膜を介して対向しているキャパシタの製造方法におい
て、不純物を含有する第１の半導体膜とこの第１の半導
体膜の表面の少なくとも一部を覆っており不純物を含有
しない第２の半導体膜とで前記一方の電極を形成する工
程と、前記第１及び第２の半導体膜を覆う前記キャパシ
タ絶縁膜を形成する工程とを具備することを特徴として
いる。
製造方法は、一方の電極と他方の電極とがキャパシタ絶
縁膜を介して対向しているキャパシタの製造方法におい
て、不純物を含有する第１の半導体膜とこの第１の半導
体膜の表面の少なくとも一部を覆っており不純物を含有
しない第２の半導体膜とで前記一方の電極を形成する工
程と、前記第１及び第２の半導体膜を覆う前記キャパシ
タ絶縁膜を形成する工程とを具備することを特徴として
いる。
【００１４】請求項２のキャパシタの製造方法は、請求
項１のキャパシタの製造方法において、前記第１及び第
２の半導体膜の表面を窒化して第１の半導体窒化膜を形
成し、この第１の半導体窒化膜の表面から自然酸化膜を
除去した後、前記第１の半導体窒化膜上に第２の半導体
窒化膜を堆積させることによって、前記キャパシタ絶縁
膜の一部を形成することを特徴としている。
項１のキャパシタの製造方法において、前記第１及び第
２の半導体膜の表面を窒化して第１の半導体窒化膜を形
成し、この第１の半導体窒化膜の表面から自然酸化膜を
除去した後、前記第１の半導体窒化膜上に第２の半導体
窒化膜を堆積させることによって、前記キャパシタ絶縁
膜の一部を形成することを特徴としている。
【００１５】請求項３のキャパシタの製造方法は、請求
項２のキャパシタの製造方法において、前記第２の半導
体窒化膜の表面を酸化して半導体酸化膜を形成すること
によって、前記第１及び第２の半導体窒化膜並びに前記
半導体酸化膜から成る前記キャパシタ絶縁膜を形成する
ことを特徴としている。
項２のキャパシタの製造方法において、前記第２の半導
体窒化膜の表面を酸化して半導体酸化膜を形成すること
によって、前記第１及び第２の半導体窒化膜並びに前記
半導体酸化膜から成る前記キャパシタ絶縁膜を形成する
ことを特徴としている。
【００１６】請求項４のキャパシタの製造方法は、請求
項１のキャパシタの製造方法において、半導体膜を堆積
中に不純物の添加量を変化させることによって前記第１
及び第２の半導体膜を形成することを特徴としている。
項１のキャパシタの製造方法において、半導体膜を堆積
中に不純物の添加量を変化させることによって前記第１
及び第２の半導体膜を形成することを特徴としている。
【００１７】請求項５のキャパシタの製造方法は、請求
項１のキャパシタの製造方法において、前記第２の半導
体膜を前記第１の半導体膜の側壁としてこの第１の半導
体膜の側面に形成することを特徴としている。
項１のキャパシタの製造方法において、前記第２の半導
体膜を前記第１の半導体膜の側壁としてこの第１の半導
体膜の側面に形成することを特徴としている。
【００１８】請求項１のキャパシタの製造方法では、第
２の半導体膜と共に一方の電極になる第１の半導体膜の
電気抵抗を低減させるためにこの第１の半導体膜に不純
物を含有させているが、不純物を含有しない第２の半導
体膜で第１の半導体膜の表面の少なくとも一部を覆って
いる。このため、第１及び第２の半導体膜から成る一方
の電極を覆うキャパシタ絶縁膜を形成する際に、不純物
による増速酸化が少なくて、一方の電極の表面に自然酸
化膜が形成されにくい。
２の半導体膜と共に一方の電極になる第１の半導体膜の
電気抵抗を低減させるためにこの第１の半導体膜に不純
物を含有させているが、不純物を含有しない第２の半導
体膜で第１の半導体膜の表面の少なくとも一部を覆って
いる。このため、第１及び第２の半導体膜から成る一方
の電極を覆うキャパシタ絶縁膜を形成する際に、不純物
による増速酸化が少なくて、一方の電極の表面に自然酸
化膜が形成されにくい。
【００１９】請求項２のキャパシタの製造方法では、キ
ャパシタ絶縁膜の一部になる半導体窒化膜を一方の電極
の表面に形成するに際して、第１及び第２の半導体膜の
表面をまず窒化して第１の半導体窒化膜を形成し、しか
もこの第１の半導体窒化膜の表面から自然酸化膜を除去
した後に第２の半導体窒化膜を堆積させているので、一
方の電極の表面に自然酸化膜が更に形成されにくい。
ャパシタ絶縁膜の一部になる半導体窒化膜を一方の電極
の表面に形成するに際して、第１及び第２の半導体膜の
表面をまず窒化して第１の半導体窒化膜を形成し、しか
もこの第１の半導体窒化膜の表面から自然酸化膜を除去
した後に第２の半導体窒化膜を堆積させているので、一
方の電極の表面に自然酸化膜が更に形成されにくい。
【００２０】請求項３のキャパシタの製造方法では、半
導体窒化膜と半導体酸化膜との複合膜である所謂ＯＮ膜
をキャパシタ絶縁膜にしているので、半導体窒化膜の禁
止帯中のトラップを介するリーク電流を半導体酸化膜で
制限することができ、しかも、半導体窒化膜のピンホー
ルを半導体酸化膜で埋めることができるので、信頼性が
高いキャパシタ絶縁膜を形成することができる。
導体窒化膜と半導体酸化膜との複合膜である所謂ＯＮ膜
をキャパシタ絶縁膜にしているので、半導体窒化膜の禁
止帯中のトラップを介するリーク電流を半導体酸化膜で
制限することができ、しかも、半導体窒化膜のピンホー
ルを半導体酸化膜で埋めることができるので、信頼性が
高いキャパシタ絶縁膜を形成することができる。
【００２１】請求項４のキャパシタの製造方法では、一
方の電極を形成するに際して、半導体膜を堆積中に不純
物の添加量を変化させているので、不純物を含有する第
１の半導体膜と不純物を含有しない第２の半導体膜とを
連続的に形成することができる。
方の電極を形成するに際して、半導体膜を堆積中に不純
物の添加量を変化させているので、不純物を含有する第
１の半導体膜と不純物を含有しない第２の半導体膜とを
連続的に形成することができる。
【００２２】請求項５のキャパシタの製造方法では、第
１の半導体膜と共に一方の電極になる第２の半導体膜を
第１の半導体膜の側壁として形成しており、第２の半導
体膜から成る側壁は第２の半導体膜を全面に堆積させた
後にこの第２の半導体膜の全面をエッチバックすること
によって形成することができるので、第２の半導体膜か
ら成る側壁を形成するに際してマスク工程が不要であ
る。
１の半導体膜と共に一方の電極になる第２の半導体膜を
第１の半導体膜の側壁として形成しており、第２の半導
体膜から成る側壁は第２の半導体膜を全面に堆積させた
後にこの第２の半導体膜の全面をエッチバックすること
によって形成することができるので、第２の半導体膜か
ら成る側壁を形成するに際してマスク工程が不要であ
る。
【００２３】
【発明の実施の形態】以下、ＤＲＡＭのメモリセルを構
成しているキャパシタの製造に適用した本願の発明の第
１〜第４具体例を、図１〜５を参照しながら説明する。
図１が、第１具体例を示している。この第１具体例で
も、多結晶Ｓｉ膜１５を下部電極の形状に加工するまで
は、既述の第１従来例における図６（ｃ）までの工程と
実質的に同様の工程を実行する。
成しているキャパシタの製造に適用した本願の発明の第
１〜第４具体例を、図１〜５を参照しながら説明する。
図１が、第１具体例を示している。この第１具体例で
も、多結晶Ｓｉ膜１５を下部電極の形状に加工するまで
は、既述の第１従来例における図６（ｃ）までの工程と
実質的に同様の工程を実行する。
【００２４】しかし、この第１具体例では、その後、不
純物を含有しない多結晶Ｓｉ膜３１を堆積させ、多結晶
Ｓｉ膜３１の全面をエッチバックして、この多結晶Ｓｉ
膜３１から成る側壁を多結晶Ｓｉ膜１５の側面に形成す
る。その後、図５に示す後述の方法によってキャパシタ
絶縁膜を形成するが、その際、不純物を含有していない
多結晶Ｓｉ膜３１では増速酸化がないので、この多結晶
Ｓｉ膜３１が形成されている多結晶Ｓｉ膜１５の側面で
は、自然酸化膜が形成されにくい。
純物を含有しない多結晶Ｓｉ膜３１を堆積させ、多結晶
Ｓｉ膜３１の全面をエッチバックして、この多結晶Ｓｉ
膜３１から成る側壁を多結晶Ｓｉ膜１５の側面に形成す
る。その後、図５に示す後述の方法によってキャパシタ
絶縁膜を形成するが、その際、不純物を含有していない
多結晶Ｓｉ膜３１では増速酸化がないので、この多結晶
Ｓｉ膜３１が形成されている多結晶Ｓｉ膜１５の側面で
は、自然酸化膜が形成されにくい。
【００２５】図２が、第２具体例を示している。この第
２具体例でも、多結晶Ｓｉ膜２７を下部電極の形状に加
工するまでは、既述の第２従来例における図７（ｅ）ま
での工程と実質的に同様の工程を実行する。
２具体例でも、多結晶Ｓｉ膜２７を下部電極の形状に加
工するまでは、既述の第２従来例における図７（ｅ）ま
での工程と実質的に同様の工程を実行する。
【００２６】しかし、この第２具体例では、その後、不
純物を含有しない多結晶Ｓｉ膜３２を堆積させ、多結晶
Ｓｉ膜３２の全面をエッチバックして、この多結晶Ｓｉ
膜３２から成る側壁を多結晶Ｓｉ膜２７の外周の側面及
び凹部２７ａの内周の側面に形成する。
純物を含有しない多結晶Ｓｉ膜３２を堆積させ、多結晶
Ｓｉ膜３２の全面をエッチバックして、この多結晶Ｓｉ
膜３２から成る側壁を多結晶Ｓｉ膜２７の外周の側面及
び凹部２７ａの内周の側面に形成する。
【００２７】その後、図５に示す後述の方法によってキ
ャパシタ絶縁膜を形成するが、その際、不純物を含有し
ていない多結晶Ｓｉ膜３２では増速酸化がないので、こ
の多結晶Ｓｉ膜３２が形成されている多結晶Ｓｉ膜２７
の側面では、自然酸化膜が形成されにくい。
ャパシタ絶縁膜を形成するが、その際、不純物を含有し
ていない多結晶Ｓｉ膜３２では増速酸化がないので、こ
の多結晶Ｓｉ膜３２が形成されている多結晶Ｓｉ膜２７
の側面では、自然酸化膜が形成されにくい。
【００２８】図３が、第３具体例を示している。この第
３具体例でも、図３（ａ）（ｂ）に示す様に、トランジ
スタの拡散層（図示せず）に達する下部電極用のコンタ
クト孔１４をＳｉ3 Ｎ4 膜１３及びＳｉＯ2 膜１２に開
口するまでは、既述の第１従来例における図６（ｂ）ま
での工程と実質的に同様の工程を実行する。
３具体例でも、図３（ａ）（ｂ）に示す様に、トランジ
スタの拡散層（図示せず）に達する下部電極用のコンタ
クト孔１４をＳｉ3 Ｎ4 膜１３及びＳｉＯ2 膜１２に開
口するまでは、既述の第１従来例における図６（ｂ）ま
での工程と実質的に同様の工程を実行する。
【００２９】しかし、この第３具体例では、その後、図
３（ｂ）に示す様、ＳｉＨ4 ＋ＰＨ3 を原料ガスとする
ＣＶＤ法によって不純物としてリンを含有する多結晶Ｓ
ｉ膜３３を堆積させ、引き続き、ＳｉＨ4 のみを原料ガ
スとするＣＶＤ法によって不純物を含有しない多結晶Ｓ
ｉ膜３４を堆積させる。そして、図３（ｃ）に示す様、
多結晶Ｓｉ膜３４、３３を下部電極の形状に加工する。
３（ｂ）に示す様、ＳｉＨ4 ＋ＰＨ3 を原料ガスとする
ＣＶＤ法によって不純物としてリンを含有する多結晶Ｓ
ｉ膜３３を堆積させ、引き続き、ＳｉＨ4 のみを原料ガ
スとするＣＶＤ法によって不純物を含有しない多結晶Ｓ
ｉ膜３４を堆積させる。そして、図３（ｃ）に示す様、
多結晶Ｓｉ膜３４、３３を下部電極の形状に加工する。
【００３０】その後、図５に示す後述の方法によってキ
ャパシタ絶縁膜を形成するが、その際、不純物を含有し
ていない多結晶Ｓｉ膜３４では増速酸化がないので、こ
の多結晶Ｓｉ膜３４が形成されている多結晶Ｓｉ膜３３
の上面では、自然酸化膜が形成されにくい。
ャパシタ絶縁膜を形成するが、その際、不純物を含有し
ていない多結晶Ｓｉ膜３４では増速酸化がないので、こ
の多結晶Ｓｉ膜３４が形成されている多結晶Ｓｉ膜３３
の上面では、自然酸化膜が形成されにくい。
【００３１】図４が、第４具体例を示している。この第
４具体例でも、図４（ａ）〜（ｃ）に示す様、下部電極
の形状の凹部２６ａをＢＰＳＧ膜２６に形成までは、既
述の第２従来例における図７（ｃ）までの工程と実質的
に同様の工程を実行する。
４具体例でも、図４（ａ）〜（ｃ）に示す様、下部電極
の形状の凹部２６ａをＢＰＳＧ膜２６に形成までは、既
述の第２従来例における図７（ｃ）までの工程と実質的
に同様の工程を実行する。
【００３２】しかし、この第４具体例では、その後、図
４（ｃ）に示す様に、ＳｉＨ4 のみを原料ガスとするＣ
ＶＤ法によって不純物を含有しない多結晶Ｓｉ膜３５を
堆積させ、引き続き、ＳｉＨ4 ＋ＰＨ3 を原料ガスとす
るＣＶＤ法によって不純物としてリンを含有する多結晶
Ｓｉ膜３６を堆積させ、更に引き続き、ＳｉＨ4 のみを
原料ガスとするＣＶＤ法によって不純物を含有しない多
結晶Ｓｉ膜３７を堆積させる。
４（ｃ）に示す様に、ＳｉＨ4 のみを原料ガスとするＣ
ＶＤ法によって不純物を含有しない多結晶Ｓｉ膜３５を
堆積させ、引き続き、ＳｉＨ4 ＋ＰＨ3 を原料ガスとす
るＣＶＤ法によって不純物としてリンを含有する多結晶
Ｓｉ膜３６を堆積させ、更に引き続き、ＳｉＨ4 のみを
原料ガスとするＣＶＤ法によって不純物を含有しない多
結晶Ｓｉ膜３７を堆積させる。
【００３３】次に、図４（ｄ）に示す様に、ＳｉＯ2 膜
３８を堆積させ、多結晶Ｓｉ膜３７〜３５をストッパに
してＳｉＯ2 膜３８をエッチバックして、多結晶Ｓｉ膜
３７の凹部３７ａをＳｉＯ2 膜３８で埋める。そして、
ＢＰＳＧ膜２６をストッパにすると共にＳｉＯ2 膜３８
をマスクにして多結晶Ｓｉ膜３７〜３５をエッチバック
して、これらの多結晶Ｓｉ膜３５〜３７をシリンダ形状
に加工する。
３８を堆積させ、多結晶Ｓｉ膜３７〜３５をストッパに
してＳｉＯ2 膜３８をエッチバックして、多結晶Ｓｉ膜
３７の凹部３７ａをＳｉＯ2 膜３８で埋める。そして、
ＢＰＳＧ膜２６をストッパにすると共にＳｉＯ2 膜３８
をマスクにして多結晶Ｓｉ膜３７〜３５をエッチバック
して、これらの多結晶Ｓｉ膜３５〜３７をシリンダ形状
に加工する。
【００３４】次に、図４（ｅ）に示す様に、Ｓｉ3 Ｎ4
膜２３をストッパにしてフッ酸等でＢＰＳＧ膜２６及び
ＳｉＯ2 膜３８を除去して、多結晶Ｓｉ膜３５〜３７か
ら成る下部電極を形成する。その後、図５に示す後述の
方法によってキャパシタ絶縁膜を形成するが、その際、
不純物を含有していない多結晶Ｓｉ膜３５、３７では増
速酸化がないので、これらの多結晶Ｓｉ膜３５、３７が
形成されている多結晶Ｓｉ膜３５の表面では、自然酸化
膜が形成されにくい。
膜２３をストッパにしてフッ酸等でＢＰＳＧ膜２６及び
ＳｉＯ2 膜３８を除去して、多結晶Ｓｉ膜３５〜３７か
ら成る下部電極を形成する。その後、図５に示す後述の
方法によってキャパシタ絶縁膜を形成するが、その際、
不純物を含有していない多結晶Ｓｉ膜３５、３７では増
速酸化がないので、これらの多結晶Ｓｉ膜３５、３７が
形成されている多結晶Ｓｉ膜３５の表面では、自然酸化
膜が形成されにくい。
【００３５】図５は、以上の第１〜第４具体例の様に、
不純物としてリンを含有する多結晶Ｓｉ膜４１の表面の
少なくとも一部を、不純物を含有しない多結晶Ｓｉ膜４
２で覆い、これらの多結晶Ｓｉ膜４１、４２で下部電極
を形成した後に、キャパシタ絶縁膜を形成する方法を示
している。
不純物としてリンを含有する多結晶Ｓｉ膜４１の表面の
少なくとも一部を、不純物を含有しない多結晶Ｓｉ膜４
２で覆い、これらの多結晶Ｓｉ膜４１、４２で下部電極
を形成した後に、キャパシタ絶縁膜を形成する方法を示
している。
【００３６】この方法では、まず、多結晶Ｓｉ膜４２の
表面の自然酸化膜（図示せず）をフッ酸等で除去した
後、ＮＨ3 雰囲気中での８５０℃、１分間の高速熱処理
による窒化で多結晶Ｓｉ膜４２の表面にＳｉ3 Ｎ4 膜４
３を形成する。そして、この時の高速熱処理によってＳ
ｉ3 Ｎ4 膜４３の表面に自然酸化膜４４が形成されるの
で、この自然酸化膜４４をフッ酸等で除去する。
表面の自然酸化膜（図示せず）をフッ酸等で除去した
後、ＮＨ3 雰囲気中での８５０℃、１分間の高速熱処理
による窒化で多結晶Ｓｉ膜４２の表面にＳｉ3 Ｎ4 膜４
３を形成する。そして、この時の高速熱処理によってＳ
ｉ3 Ｎ4 膜４３の表面に自然酸化膜４４が形成されるの
で、この自然酸化膜４４をフッ酸等で除去する。
【００３７】その後、Ｓｉ3 Ｎ4 膜４３上にＳｉ3 Ｎ4
膜（図示せず）を堆積させ、このＳｉ3 Ｎ4 膜の表面に
パイロジェニック酸化等でＳｉＯ2 膜（図示せず）を形
成して、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜４３を含むＳｉ3 Ｎ
4 膜との複合膜であるＯＮ膜をキャパシタ絶縁膜として
形成する。
膜（図示せず）を堆積させ、このＳｉ3 Ｎ4 膜の表面に
パイロジェニック酸化等でＳｉＯ2 膜（図示せず）を形
成して、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜４３を含むＳｉ3 Ｎ
4 膜との複合膜であるＯＮ膜をキャパシタ絶縁膜として
形成する。
【００３８】この様なキャパシタ絶縁膜の形成方法で
は、多結晶Ｓｉ膜４２が不純物を含有していないので、
多結晶Ｓｉ膜４２の表面から自然酸化膜を除去した後
は、この多結晶Ｓｉ膜４２の表面に再び急速には自然酸
化膜が形成されない。従って、その後の高速熱処理でＳ
ｉ3 Ｎ4 膜４３を効率的に形成することができて、多結
晶Ｓｉ膜４２の表面における自然酸化膜の形成を完全に
抑制することができる。
は、多結晶Ｓｉ膜４２が不純物を含有していないので、
多結晶Ｓｉ膜４２の表面から自然酸化膜を除去した後
は、この多結晶Ｓｉ膜４２の表面に再び急速には自然酸
化膜が形成されない。従って、その後の高速熱処理でＳ
ｉ3 Ｎ4 膜４３を効率的に形成することができて、多結
晶Ｓｉ膜４２の表面における自然酸化膜の形成を完全に
抑制することができる。
【００３９】以上の様な方法でキャパシタ絶縁膜を形成
した後、第１〜第４具体例の何れにおいても、キャパシ
タ絶縁膜上に上部電極を形成する。なお、上述のキャパ
シタ絶縁膜の形成方法を含む第１〜第４具体例における
多結晶Ｓｉ膜１５、２７、３１〜３７、４１、４２の代
わりに、非晶質Ｓｉ膜やＳｉ膜以外の半導体膜を用いて
もよい。
した後、第１〜第４具体例の何れにおいても、キャパシ
タ絶縁膜上に上部電極を形成する。なお、上述のキャパ
シタ絶縁膜の形成方法を含む第１〜第４具体例における
多結晶Ｓｉ膜１５、２７、３１〜３７、４１、４２の代
わりに、非晶質Ｓｉ膜やＳｉ膜以外の半導体膜を用いて
もよい。
【００４０】また、上述の第１〜第４具体例では、不純
物を含有していない多結晶Ｓｉ膜３１、３２、３４、３
５、３７で覆っているのは、不純物としてリンを含有し
ている多結晶Ｓｉ膜１５、２７、３３、３６の表面の全
体ではないが、これらの表面の全体を覆う様にしても勿
論よい。
物を含有していない多結晶Ｓｉ膜３１、３２、３４、３
５、３７で覆っているのは、不純物としてリンを含有し
ている多結晶Ｓｉ膜１５、２７、３３、３６の表面の全
体ではないが、これらの表面の全体を覆う様にしても勿
論よい。
【００４１】また、上述の第１〜第４具体例は、ＤＲＡ
Ｍのメモリセルを構成しているキャパシタの製造に本願
の発明を適用したものであるが、ＤＲＡＭ以外の半導体
装置におけるキャパシタの製造にも本願の発明を当然に
適用することができる。
Ｍのメモリセルを構成しているキャパシタの製造に本願
の発明を適用したものであるが、ＤＲＡＭ以外の半導体
装置におけるキャパシタの製造にも本願の発明を当然に
適用することができる。
【００４２】
【発明の効果】請求項１のキャパシタの製造方法では、
一方の電極を覆うキャパシタ絶縁膜を形成する際に、不
純物による増速酸化が少なくて、一方の電極の表面に自
然酸化膜が形成されにくいので、キャパシタ絶縁膜の実
効膜厚が薄く、同じ実効膜厚で比較すればキャパシタ絶
縁膜を介するリーク電流が少なく且つキャパシタ絶縁膜
の絶縁寿命も長い。従って、容量が大きく信頼性も高い
キャパシタを製造することができる。
一方の電極を覆うキャパシタ絶縁膜を形成する際に、不
純物による増速酸化が少なくて、一方の電極の表面に自
然酸化膜が形成されにくいので、キャパシタ絶縁膜の実
効膜厚が薄く、同じ実効膜厚で比較すればキャパシタ絶
縁膜を介するリーク電流が少なく且つキャパシタ絶縁膜
の絶縁寿命も長い。従って、容量が大きく信頼性も高い
キャパシタを製造することができる。
【００４３】請求項２のキャパシタの製造方法では、一
方の電極を覆うキャパシタ絶縁膜を形成する際に、この
一方の電極の表面に自然酸化膜が更に形成されにくいの
で、容量が更に大きく信頼性も更に高いキャパシタを製
造することができる。
方の電極を覆うキャパシタ絶縁膜を形成する際に、この
一方の電極の表面に自然酸化膜が更に形成されにくいの
で、容量が更に大きく信頼性も更に高いキャパシタを製
造することができる。
【００４４】請求項３のキャパシタの製造方法では、信
頼性が高いキャパシタ絶縁膜を形成することができるの
で、信頼性が更に高いキャパシタを製造することができ
る。
頼性が高いキャパシタ絶縁膜を形成することができるの
で、信頼性が更に高いキャパシタを製造することができ
る。
【００４５】請求項４のキャパシタの製造方法では、一
方の電極を形成するに際して、不純物を含有する第１の
半導体膜と不純物を含有しない第２の半導体膜とを連続
的に形成することができるので、高いスループットで一
方の電極を形成することができて、キャパシタを低コス
トで製造することができる。
方の電極を形成するに際して、不純物を含有する第１の
半導体膜と不純物を含有しない第２の半導体膜とを連続
的に形成することができるので、高いスループットで一
方の電極を形成することができて、キャパシタを低コス
トで製造することができる。
【００４６】請求項５のキャパシタの製造方法では、第
１の半導体膜と共に一方の電極になる第２の半導体膜か
ら成る側壁を形成するに際してマスク工程が不要である
ので、高いスループットで一方の電極を形成することが
できて、キャパシタを低コストで製造することができ
る。
１の半導体膜と共に一方の電極になる第２の半導体膜か
ら成る側壁を形成するに際してマスク工程が不要である
ので、高いスループットで一方の電極を形成することが
できて、キャパシタを低コストで製造することができ
る。
【図１】本願の発明の第１具体例の途中までの工程を実
行した状態を示す側断面図である。
行した状態を示す側断面図である。
【図２】本願の発明の第２具体例の途中までの工程を実
行した状態を示す側断面図である。
行した状態を示す側断面図である。
【図３】本願の発明の第３具体例を工程順に示す側断面
図である。
図である。
【図４】本願の発明の第４具体例を工程順に示す側断面
図である。
図である。
【図５】第１〜第４具体例に共通しているキャパシタ絶
縁膜の形成方法を説明するための側断面図である。
縁膜の形成方法を説明するための側断面図である。
【図６】本願の発明の第１従来例を工程順に示す側断面
図である。
図である。
【図７】本願の発明の第２従来例を工程順に示す側断面
図である。
図である。
１５ 多結晶Ｓｉ膜 ２７ 多結晶Ｓｉ膜 ３１〜３７ 多結晶Ｓｉ膜 ４１ 多結晶Ｓｉ膜 ４２ 多結晶Ｓｉ膜 ４３ Ｓｉ3 Ｎ4 膜 ４４ 自然酸化膜
Claims (5)
- 【請求項１】 一方の電極と他方の電極とがキャパシタ
絶縁膜を介して対向しているキャパシタの製造方法にお
いて、 不純物を含有する第１の半導体膜とこの第１の半導体膜
の表面の少なくとも一部を覆っており不純物を含有しな
い第２の半導体膜とで前記一方の電極を形成する工程
と、 前記第１及び第２の半導体膜を覆う前記キャパシタ絶縁
膜を形成する工程とを具備することを特徴とするキャパ
シタの製造方法。 - 【請求項２】 前記第１及び第２の半導体膜の表面を窒
化して第１の半導体窒化膜を形成し、この第１の半導体
窒化膜の表面から自然酸化膜を除去した後、前記第１の
半導体窒化膜上に第２の半導体窒化膜を堆積させること
によって、前記キャパシタ絶縁膜の一部を形成すること
を特徴とする請求項１記載のキャパシタの製造方法。 - 【請求項３】 前記第２の半導体窒化膜の表面を酸化し
て半導体酸化膜を形成することによって、前記第１及び
第２の半導体窒化膜並びに前記半導体酸化膜から成る前
記キャパシタ絶縁膜を形成することを特徴とする請求項
２記載のキャパシタの製造方法。 - 【請求項４】 半導体膜を堆積中に不純物の添加量を変
化させることによって前記第１及び第２の半導体膜を形
成することを特徴とする請求項１記載のキャパシタの製
造方法。 - 【請求項５】 前記第２の半導体膜を前記第１の半導体
膜の側壁としてこの第１の半導体膜の側面に形成するこ
とを特徴とする請求項１記載のキャパシタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299007A JPH09121033A (ja) | 1995-10-24 | 1995-10-24 | キャパシタの製造方法 |
| US08/733,171 US6080623A (en) | 1995-10-24 | 1996-10-17 | Method of manufacturing capacitive element with a non-doped semiconductor film to minimize native oxide formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299007A JPH09121033A (ja) | 1995-10-24 | 1995-10-24 | キャパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121033A true JPH09121033A (ja) | 1997-05-06 |
Family
ID=17867032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299007A Pending JPH09121033A (ja) | 1995-10-24 | 1995-10-24 | キャパシタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6080623A (ja) |
| JP (1) | JPH09121033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| KR100371142B1 (ko) * | 1998-12-30 | 2003-03-31 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| KR100553839B1 (ko) * | 2003-11-27 | 2006-02-24 | 삼성전자주식회사 | 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법 |
| KR100652426B1 (ko) * | 2005-08-16 | 2006-12-01 | 삼성전자주식회사 | 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법 |
| KR100796724B1 (ko) * | 2006-09-05 | 2008-01-21 | 삼성전자주식회사 | 커패시터 및 이의 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141892A (en) * | 1990-07-16 | 1992-08-25 | Applied Materials, Inc. | Process for depositing highly doped polysilicon layer on stepped surface of semiconductor wafer resulting in enhanced step coverage |
| JPH05102419A (ja) * | 1991-10-07 | 1993-04-23 | Sony Corp | ダイナミツクｒａｍにおける容量の形成方法 |
| US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
| US5436187A (en) * | 1994-02-22 | 1995-07-25 | Nec Corporation | Process for fabricating a semiconductor memory device including a capacitor having a cylindrical storage node electrode |
| US5726085A (en) * | 1995-03-09 | 1998-03-10 | Texas Instruments Inc | Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback |
| US5597754A (en) * | 1995-05-25 | 1997-01-28 | Industrial Technology Research Institute | Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process |
| US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
-
1995
- 1995-10-24 JP JP7299007A patent/JPH09121033A/ja active Pending
-
1996
- 1996-10-17 US US08/733,171 patent/US6080623A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6080623A (en) | 2000-06-27 |
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