JP2002246466A - 多層配線構造を有する半導体素子及びその製造方法 - Google Patents
多層配線構造を有する半導体素子及びその製造方法Info
- Publication number
- JP2002246466A JP2002246466A JP2001386750A JP2001386750A JP2002246466A JP 2002246466 A JP2002246466 A JP 2002246466A JP 2001386750 A JP2001386750 A JP 2001386750A JP 2001386750 A JP2001386750 A JP 2001386750A JP 2002246466 A JP2002246466 A JP 2002246466A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- interlayer insulating
- stud
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000011229 interlayer Substances 0.000 claims abstract description 120
- 239000010410 layer Substances 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000005530 etching Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 abstract 2
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- 101710204573 Protein phosphatase PP2A regulatory subunit B Proteins 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 多層配線構造を有する半導体素子及びその製
造方法を提供する。 【解決手段】 半導体基板２００及び、半導体基板の上
部に形成される層間絶縁膜２０４が形成される。層間絶
縁膜の内部に基板と近い接触部の幅より層間絶縁膜の表
面に隣接する入口部の幅がさらに大きい第１コンタクト
スタッド２０８ａが形成される。層間絶縁膜の内部に第
１コンタクトスタッドと所定距離離隔された第２コンタ
クトスタッド２０８ｂが形成される。第２コンタクトス
タッドの表面とコンタクトされるように層間絶縁膜２０
４の上部に、第２コンタクトスタッドより大きい幅を有
するランディングパッド２１０を含む。第２コンタクト
スタッドは接触部及び入口部の幅がほとんど同一であ
る。ランディングパッドの両側壁にはエッチング阻止層
よりなる少なくとも一つ以上のスぺーサ２１４が形成で
き、ランディングパッドの上部面にはエッチング阻止層
２１２が備わりうる。
造方法を提供する。 【解決手段】 半導体基板２００及び、半導体基板の上
部に形成される層間絶縁膜２０４が形成される。層間絶
縁膜の内部に基板と近い接触部の幅より層間絶縁膜の表
面に隣接する入口部の幅がさらに大きい第１コンタクト
スタッド２０８ａが形成される。層間絶縁膜の内部に第
１コンタクトスタッドと所定距離離隔された第２コンタ
クトスタッド２０８ｂが形成される。第２コンタクトス
タッドの表面とコンタクトされるように層間絶縁膜２０
４の上部に、第２コンタクトスタッドより大きい幅を有
するランディングパッド２１０を含む。第２コンタクト
スタッドは接触部及び入口部の幅がほとんど同一であ
る。ランディングパッドの両側壁にはエッチング阻止層
よりなる少なくとも一つ以上のスぺーサ２１４が形成で
き、ランディングパッドの上部面にはエッチング阻止層
２１２が備わりうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、より具体的には、多層配線構造を有す
る半導体素子及びその製造方法に関する。
製造方法に係り、より具体的には、多層配線構造を有す
る半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】一般に、多層配線技術は集積回路の表面
積をより効率的に用いるために、回路を３次元の形で形
成することである。このような多層配線技術の採用によ
って１ギガバイト(GB)以上の非常に大きい容量を有す
る、例えばDRAM(Dynamic RandomAccess memory)素子の
ような高集積メモリ素子の設計が可能になる。
積をより効率的に用いるために、回路を３次元の形で形
成することである。このような多層配線技術の採用によ
って１ギガバイト(GB)以上の非常に大きい容量を有す
る、例えばDRAM(Dynamic RandomAccess memory)素子の
ような高集積メモリ素子の設計が可能になる。
【０００３】このような多層配線で、アクチブ素子及び
配線は積層され、これらの各々の層は“プラグ”または
“スタッド”のような層間連結経路によって連結され
る。また、プラグの整列を補助するための“ランディン
グパッド”または“タブ”はプラグに対するターゲット
の役割をするように下部層に形成される。合わせて、ラ
ンディングパッドは下部回路または配線と連結され、回
路または配線より表面積が一般に大きく形成されて、プ
ラグ用ターゲットのより広い許容誤差を提供する。しか
し、従来のランディングパッドまたはタブはプラグの整
列を補助する役割はするが、スタッド(またはプラグ)よ
り広い幅を有することによって、隣接する回路パターン
とのショートが生じる危険性が高い。したがって、現在
にはランディングパッドを使用する代わりに、エッチン
グ阻止層によって自己整列金属配線を形成する技術が提
案されている。
配線は積層され、これらの各々の層は“プラグ”または
“スタッド”のような層間連結経路によって連結され
る。また、プラグの整列を補助するための“ランディン
グパッド”または“タブ”はプラグに対するターゲット
の役割をするように下部層に形成される。合わせて、ラ
ンディングパッドは下部回路または配線と連結され、回
路または配線より表面積が一般に大きく形成されて、プ
ラグ用ターゲットのより広い許容誤差を提供する。しか
し、従来のランディングパッドまたはタブはプラグの整
列を補助する役割はするが、スタッド(またはプラグ)よ
り広い幅を有することによって、隣接する回路パターン
とのショートが生じる危険性が高い。したがって、現在
にはランディングパッドを使用する代わりに、エッチン
グ阻止層によって自己整列金属配線を形成する技術が提
案されている。
【０００４】図１は、スタッド及びエッチング阻止層を
含む多層金属配線構造を示す断面図であって、図１に示
された技術は米国特許第５,８９１,７９９号公報に開示
されている。
含む多層金属配線構造を示す断面図であって、図１に示
された技術は米国特許第５,８９１,７９９号公報に開示
されている。
【０００５】まず、図１を参照して、半導体基板１００
の上部に金属配線１０２を公知の方法によって形成す
る。金属配線１０２が形成された半導体基板１００の上
部にシリコン酸化膜(SiO2)よりなる第１層間絶縁膜１０
４及びシリコン窒化膜(Si3N4)よりなる第１エッチング
阻止層１０６を順次に形成する。その後、金属配線１０
２及び半導体基板１００の選択された部分が露出される
ように第１エッチング阻止層１０６及び第１層間絶縁膜
１０４をパターニングして下部スタッドホール１０８
ａ、１０８ｂを形成する。その後、下部スタッドホール
１０８ａ、１０８ｂ内に金属物質を埋立てて下部スタッ
ド１１０ａ、１１０ｂを形成する。下部スタッド１１０
ａ、１１０ｂが形成された半導体基板１００結果物の上
部に第２層間絶縁膜１１２及び第２エッチング阻止層１
１４を順次に形成する。次いで、下部スタッド１１０
ａ、１１０ｂが露出されるように、第２エッチング阻止
層１１４及び第２層間絶縁膜１１２をエッチングして上
部スタッドホール１１６ａ、１１６ｂを形成する。この
時、上部スタッドホール１１６ａ、１１６ｂを形成する
ためのエッチング工程時に、第１エッチング阻止層１０
６がエッチング基準の役割をする。その後、上部スタッ
ドホール１１６ａ、１１６ｂ内に上部スタッド１１８
ａ、１１８ｂを形成する。
の上部に金属配線１０２を公知の方法によって形成す
る。金属配線１０２が形成された半導体基板１００の上
部にシリコン酸化膜(SiO2)よりなる第１層間絶縁膜１０
４及びシリコン窒化膜(Si3N4)よりなる第１エッチング
阻止層１０６を順次に形成する。その後、金属配線１０
２及び半導体基板１００の選択された部分が露出される
ように第１エッチング阻止層１０６及び第１層間絶縁膜
１０４をパターニングして下部スタッドホール１０８
ａ、１０８ｂを形成する。その後、下部スタッドホール
１０８ａ、１０８ｂ内に金属物質を埋立てて下部スタッ
ド１１０ａ、１１０ｂを形成する。下部スタッド１１０
ａ、１１０ｂが形成された半導体基板１００結果物の上
部に第２層間絶縁膜１１２及び第２エッチング阻止層１
１４を順次に形成する。次いで、下部スタッド１１０
ａ、１１０ｂが露出されるように、第２エッチング阻止
層１１４及び第２層間絶縁膜１１２をエッチングして上
部スタッドホール１１６ａ、１１６ｂを形成する。この
時、上部スタッドホール１１６ａ、１１６ｂを形成する
ためのエッチング工程時に、第１エッチング阻止層１０
６がエッチング基準の役割をする。その後、上部スタッ
ドホール１１６ａ、１１６ｂ内に上部スタッド１１８
ａ、１１８ｂを形成する。
【０００６】しかし、従来の多層配線構造は次のような
問題点を有する。まず、前述した従来の技術は、回路パ
ターンの間の距離を確保するためのランディングパッド
を使用していない。このため、第１エッチング阻止層１
０６を使用したとしても、下部スタッド１１０ａ、１１
０ｂと上部スタッド１１８ａ、１１８ｂとの間に誤整列
が生じる危険性が相変らず高い。一方、この理由から、
ランディングパッドを使用すれば、前述したように、パ
ターンとパターンとの距離が狭くなって、隣接する導電
パターンとのショートが生じやすい。
問題点を有する。まず、前述した従来の技術は、回路パ
ターンの間の距離を確保するためのランディングパッド
を使用していない。このため、第１エッチング阻止層１
０６を使用したとしても、下部スタッド１１０ａ、１１
０ｂと上部スタッド１１８ａ、１１８ｂとの間に誤整列
が生じる危険性が相変らず高い。一方、この理由から、
ランディングパッドを使用すれば、前述したように、パ
ターンとパターンとの距離が狭くなって、隣接する導電
パターンとのショートが生じやすい。
【０００７】さらに、センスアンプが形成される周辺領
域では、DRAMのビットラインが局部配線として用いられ
ている。特に、この領域では、回路層が非常に密集して
配列されるため、ランディングパッドを使用すれば、同
一のレベルに形成される水平方向へのパターン間の距離
を確保しにくい。
域では、DRAMのビットラインが局部配線として用いられ
ている。特に、この領域では、回路層が非常に密集して
配列されるため、ランディングパッドを使用すれば、同
一のレベルに形成される水平方向へのパターン間の距離
を確保しにくい。
【０００８】また、シリコン窒化膜(Si3N4)よりなる第
１及び第２エッチング阻止層１０６、１１４が半導体基
板１００の結果物の上部に全体的に形成されるため、回
路歪みを誘発できる程度の過度なストレスが層間絶膜内
に生じる。合わせて、これらの第１及び第２エッチング
阻止層１０６、１１４は後続の高温工程中に、層間絶縁
膜内に含まれている炭素(C)、フッ素(F)及び塩素(Cl)の
ような不純物がガス抜け(outgassing)されることを遮断
する。また、残留するエッチング阻止層１０６、１１４
は半導体基板１００とゲート絶縁膜(図示せず)との間の
ダングリングボンドを減らすための熱工程時に、H2及び
O2の流入を妨げる。これにより、半導体基板１００とゲ
ート絶縁膜との接着特性が劣化する。
１及び第２エッチング阻止層１０６、１１４が半導体基
板１００の結果物の上部に全体的に形成されるため、回
路歪みを誘発できる程度の過度なストレスが層間絶膜内
に生じる。合わせて、これらの第１及び第２エッチング
阻止層１０６、１１４は後続の高温工程中に、層間絶縁
膜内に含まれている炭素(C)、フッ素(F)及び塩素(Cl)の
ような不純物がガス抜け(outgassing)されることを遮断
する。また、残留するエッチング阻止層１０６、１１４
は半導体基板１００とゲート絶縁膜(図示せず)との間の
ダングリングボンドを減らすための熱工程時に、H2及び
O2の流入を妨げる。これにより、半導体基板１００とゲ
ート絶縁膜との接着特性が劣化する。
【０００９】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、高集積回路素子で、隣
接する導電パターンの間のショートを防止できる半導体
素子を提供することである。
解決しようとする技術的課題は、高集積回路素子で、隣
接する導電パターンの間のショートを防止できる半導体
素子を提供することである。
【００１０】また、本発明が解決しようとする他の技術
的課題は、上下スタッドの間に十分なコンタクトマージ
ンを確保できる半導体素子を提供することである。
的課題は、上下スタッドの間に十分なコンタクトマージ
ンを確保できる半導体素子を提供することである。
【００１１】また、本発明が解決しようとする他の技術
的課題は、上下スタッドの間に十分なコンタクトマージ
ンを確保しつつも、隣接する導電パターンの間のショー
トを防止できる半導体素子を提供することである。
的課題は、上下スタッドの間に十分なコンタクトマージ
ンを確保しつつも、隣接する導電パターンの間のショー
トを防止できる半導体素子を提供することである。
【００１２】本発明が解決しようとするまた他の技術的
課題は、エッチング阻止層により生じる層間絶縁膜のス
トレスを減らしうる半導体素子を提供することである。
課題は、エッチング阻止層により生じる層間絶縁膜のス
トレスを減らしうる半導体素子を提供することである。
【００１３】また、本発明が解決しようとする他の技術
的課題は、回路内にストレスを減らしつつ、不純物のガ
ス抜けを容易に行える半導体素子を提供することであ
る。
的課題は、回路内にストレスを減らしつつ、不純物のガ
ス抜けを容易に行える半導体素子を提供することであ
る。
【００１４】本発明が解決しようとするさらに他の技術
的課題は、ゲート絶縁膜と半導体基板の接着特性の劣化
を防止できる半導体素子を提供することである。
的課題は、ゲート絶縁膜と半導体基板の接着特性の劣化
を防止できる半導体素子を提供することである。
【００１５】また、本発明が解決しようとする技術的課
題は、前記半導体素子の製造方法を提供することであ
る。
題は、前記半導体素子の製造方法を提供することであ
る。
【００１６】
【課題を解決するための手段】前記本発明の技術的課題
を達成するために、本発明の一実施形態に係る半導体素
子は、半導体基板の上部に層間絶縁膜が形成され、前記
層間絶縁膜の内部に前記層間絶縁膜の表面に隣接して第
１幅を有する入口部及び、前記基板に隣接して第２幅を
有するコンタクト部を有する第１コンタクトスタッドが
形成される。また、層間絶縁膜の内部には、前記第１コ
ンタクトスタッドと所定距離離隔される第２スタッドと
を含む。この時、前記第１コンタクトスタッドの入口部
の第１幅が前記コンタクト部の第２幅より大きい。
を達成するために、本発明の一実施形態に係る半導体素
子は、半導体基板の上部に層間絶縁膜が形成され、前記
層間絶縁膜の内部に前記層間絶縁膜の表面に隣接して第
１幅を有する入口部及び、前記基板に隣接して第２幅を
有するコンタクト部を有する第１コンタクトスタッドが
形成される。また、層間絶縁膜の内部には、前記第１コ
ンタクトスタッドと所定距離離隔される第２スタッドと
を含む。この時、前記第１コンタクトスタッドの入口部
の第１幅が前記コンタクト部の第２幅より大きい。
【００１７】また、本発明の他の実施形態に係る半導体
素子は、半導体基板の上部に層間絶縁膜が形成される。
前記層間絶縁膜の内部に、前記層間絶縁膜の表面に隣接
して第１幅を有する入口部と前記基板に隣接して第２幅
を有するコンタクト部とを有する第１コンタクトスタッ
ド及び前記第１コンタクトスタッドと所定距離離隔され
る第２スタッドが形成される。前記第２コンタクトスタ
ッドの表面とコンタクトされるように層間絶縁膜の上部
に第２コンタクトスタッドより大きい幅を有するランデ
ィングパッドが形成され、前記ランディングパッドの上
部面及び側面だけを包むエッチング阻止層が形成され
る。
素子は、半導体基板の上部に層間絶縁膜が形成される。
前記層間絶縁膜の内部に、前記層間絶縁膜の表面に隣接
して第１幅を有する入口部と前記基板に隣接して第２幅
を有するコンタクト部とを有する第１コンタクトスタッ
ド及び前記第１コンタクトスタッドと所定距離離隔され
る第２スタッドが形成される。前記第２コンタクトスタ
ッドの表面とコンタクトされるように層間絶縁膜の上部
に第２コンタクトスタッドより大きい幅を有するランデ
ィングパッドが形成され、前記ランディングパッドの上
部面及び側面だけを包むエッチング阻止層が形成され
る。
【００１８】ここで、第２コンタクトスタッドは接触部
及び入口部の幅がほとんど同一でありえる。また、エッ
チング阻止層は、前記ランディングパッドの上部面に形
成される第１エッチング阻止層及び、前記ランディング
パッドの両側部面にスペーサの形で形成される第２エッ
チング阻止層を含む。また、第１コンタクトスタッドの
入口部は接触部より約３０%ないし６０%程度大きい幅を
有することが望ましい。
及び入口部の幅がほとんど同一でありえる。また、エッ
チング阻止層は、前記ランディングパッドの上部面に形
成される第１エッチング阻止層及び、前記ランディング
パッドの両側部面にスペーサの形で形成される第２エッ
チング阻止層を含む。また、第１コンタクトスタッドの
入口部は接触部より約３０%ないし６０%程度大きい幅を
有することが望ましい。
【００１９】また、半導体基板と層間絶縁膜との間には
多数の隣接配列されるゲート電極及び、前記ゲート電極
の間の空間に形成される自己整列プラグとが形成されて
おり、層間絶縁膜の内部には前記自己整列プラグとコン
タクトされる第３コンタクトスタッドが形成される。こ
こで、第１コンタクトスタッドの入口部の深さは前記第
３コンタクトスタッドの深さと同じかまたはより大きい
ことが望ましい。
多数の隣接配列されるゲート電極及び、前記ゲート電極
の間の空間に形成される自己整列プラグとが形成されて
おり、層間絶縁膜の内部には前記自己整列プラグとコン
タクトされる第３コンタクトスタッドが形成される。こ
こで、第１コンタクトスタッドの入口部の深さは前記第
３コンタクトスタッドの深さと同じかまたはより大きい
ことが望ましい。
【００２０】この時、半導体基板はセル領域及び周辺領
域に限定されており、前記第３コンタクトスタッドは前
記セル領域に形成され、前記第１コンタクトスタッドは
前記周辺領域に形成される。
域に限定されており、前記第３コンタクトスタッドは前
記セル領域に形成され、前記第１コンタクトスタッドは
前記周辺領域に形成される。
【００２１】また本発明の他の実施形態に係る半導体素
子の製造方法は、まず、半導体基板上に層間絶縁膜を形
成する。その後、層間絶縁膜の内部に前記半導体基板に
近い接触部の幅より前記層間絶縁膜の表面に隣接する入
口部の幅が大きい第１スタッドホールを形成する。次い
で、層間絶縁膜の内部に前記第１スタッドホールと離隔
されるように第２スタッドホールを形成する。その後、
第１スタッドホール及び第２スタッドホールに導電性物
質を埋立てて、第１コンタクトスタッド及び第２コンタ
クトスタッドを形成する。
子の製造方法は、まず、半導体基板上に層間絶縁膜を形
成する。その後、層間絶縁膜の内部に前記半導体基板に
近い接触部の幅より前記層間絶縁膜の表面に隣接する入
口部の幅が大きい第１スタッドホールを形成する。次い
で、層間絶縁膜の内部に前記第１スタッドホールと離隔
されるように第２スタッドホールを形成する。その後、
第１スタッドホール及び第２スタッドホールに導電性物
質を埋立てて、第１コンタクトスタッド及び第２コンタ
クトスタッドを形成する。
【００２２】ここで、第１スタッドホール及び第２スタ
ッドホールは次の方法で形成できる。まず、層間絶縁膜
の所定部分を層間絶縁膜より浅くエッチングして第１ホ
ールを形成する。次いで、第１ホールのうち選択される
第１ホールの下部に位置する層間絶縁膜の一部と、前記
第１ホールが形成されていない層間絶縁膜の所定部分を
エッチングして半導体基板を露出させる第２ホールを形
成して、第１及び第２スタッドホールを形成する。ここ
で、第２ホールは、第１ホールが形成された層間絶縁膜
の上部に前記選択された第１ホールの内側壁を包みつ
つ、その他の層間絶縁膜の所定部分が露出されるように
フォトレジストパターンを形成した後、フォトレジスト
パターンの形で層間絶縁膜をエッチングして形成され
る。ここで、半導体基板上に層間絶縁膜を形成する前
に、半導体基板の上部にゲート電極を形成し、ゲート電
極の間に自己整列されたコンタクトプラグを形成でき
る。この時、前記第１ホールの形成と同時に、前記コン
タクトプラグのうち選択された部分が露出される場合が
ある。また、第１ホールは、前記層間絶縁膜の表面から
コンタクトプラグ表面までの距離と同じか、またはより
深く形成できる。
ッドホールは次の方法で形成できる。まず、層間絶縁膜
の所定部分を層間絶縁膜より浅くエッチングして第１ホ
ールを形成する。次いで、第１ホールのうち選択される
第１ホールの下部に位置する層間絶縁膜の一部と、前記
第１ホールが形成されていない層間絶縁膜の所定部分を
エッチングして半導体基板を露出させる第２ホールを形
成して、第１及び第２スタッドホールを形成する。ここ
で、第２ホールは、第１ホールが形成された層間絶縁膜
の上部に前記選択された第１ホールの内側壁を包みつ
つ、その他の層間絶縁膜の所定部分が露出されるように
フォトレジストパターンを形成した後、フォトレジスト
パターンの形で層間絶縁膜をエッチングして形成され
る。ここで、半導体基板上に層間絶縁膜を形成する前
に、半導体基板の上部にゲート電極を形成し、ゲート電
極の間に自己整列されたコンタクトプラグを形成でき
る。この時、前記第１ホールの形成と同時に、前記コン
タクトプラグのうち選択された部分が露出される場合が
ある。また、第１ホールは、前記層間絶縁膜の表面から
コンタクトプラグ表面までの距離と同じか、またはより
深く形成できる。
【００２３】また、第１スタッドホール及び第２スタッ
ドホールは次のような方法でも形成できる。すなわち、
層間絶縁膜の所定部分をエッチングして半導体基板の選
択領域を露出させる第１ホールを形成する。次に、多数
の第１ホールのうち選択される第１ホールの側面に形成
された層間絶縁膜を所定深さだけエッチングして、第１
ホールより幅が大きい第２ホールを形成する。ここで、
半導体基板上に層間絶縁膜を形成する前に半導体基板の
上部にゲート電極を形成し、ゲート電極の間に自己整列
されたコンタクトプラグを形成できる。この時、前記第
２ホールの形成と同時に、前記コンタクトプラグのうち
選択された部分が露出される場合がある。また、第２ホ
ールは、前記層間絶縁膜の表面からコンタクトプラグ表
面までの距離と同じか、またはより深く形成できる。
ドホールは次のような方法でも形成できる。すなわち、
層間絶縁膜の所定部分をエッチングして半導体基板の選
択領域を露出させる第１ホールを形成する。次に、多数
の第１ホールのうち選択される第１ホールの側面に形成
された層間絶縁膜を所定深さだけエッチングして、第１
ホールより幅が大きい第２ホールを形成する。ここで、
半導体基板上に層間絶縁膜を形成する前に半導体基板の
上部にゲート電極を形成し、ゲート電極の間に自己整列
されたコンタクトプラグを形成できる。この時、前記第
２ホールの形成と同時に、前記コンタクトプラグのうち
選択された部分が露出される場合がある。また、第２ホ
ールは、前記層間絶縁膜の表面からコンタクトプラグ表
面までの距離と同じか、またはより深く形成できる。
【００２４】また、第１コンタクトスタッド及び第２コ
ンタクトスタッドを形成する段階後に、前記第２コンタ
クトスタッドとコンタクトされるように層間絶縁膜の上
部に第２コンタクトスタッドより大きい幅を有する導電
性ランディングパッドを形成する。このようなランディ
ングパッドを形成した後、ランディングパッドを包むよ
うにエッチング阻止層を形成できる。この時、エッチン
グ阻止層は次のような方式で形成される。すなわち、ラ
ンディングパッドの上部に第１エッチング阻止層を形成
し、ランディングパッド及び第１エッチング阻止層の側
壁にスペーサ状になる第２エッチング阻止層を形成す
る。
ンタクトスタッドを形成する段階後に、前記第２コンタ
クトスタッドとコンタクトされるように層間絶縁膜の上
部に第２コンタクトスタッドより大きい幅を有する導電
性ランディングパッドを形成する。このようなランディ
ングパッドを形成した後、ランディングパッドを包むよ
うにエッチング阻止層を形成できる。この時、エッチン
グ阻止層は次のような方式で形成される。すなわち、ラ
ンディングパッドの上部に第１エッチング阻止層を形成
し、ランディングパッド及び第１エッチング阻止層の側
壁にスペーサ状になる第２エッチング阻止層を形成す
る。
【００２５】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施形態を説明する。ここで、本発明の
実施形態は色々な他の形態に変形でき、本発明の範囲が
後述する実施形態により限定されるものと解釈されては
ならない。本発明の実施形態は当業界で通常の知識を有
する者に本発明をより完全に説明するために提供される
ものである。したがって、図中、要素の形状はより明確
な説明のために誇張され、図面上で同じ符号で表示され
た要素は同じ要素を意味する。また、ある層が他の層ま
たは半導体基板の“上”にあると記載される場合、ある
層は前記他の層または半導体基板に直接接触して存在す
る場合もあり、それらの間に第３の層が介在される場合
もある。
発明の望ましい実施形態を説明する。ここで、本発明の
実施形態は色々な他の形態に変形でき、本発明の範囲が
後述する実施形態により限定されるものと解釈されては
ならない。本発明の実施形態は当業界で通常の知識を有
する者に本発明をより完全に説明するために提供される
ものである。したがって、図中、要素の形状はより明確
な説明のために誇張され、図面上で同じ符号で表示され
た要素は同じ要素を意味する。また、ある層が他の層ま
たは半導体基板の“上”にあると記載される場合、ある
層は前記他の層または半導体基板に直接接触して存在す
る場合もあり、それらの間に第３の層が介在される場合
もある。
【００２６】＜実施形態１＞図２は、本発明の一実施形
態を説明するための半導体素子の断面図であって、図２
を参照して、本発明の基本原理を説明する。
態を説明するための半導体素子の断面図であって、図２
を参照して、本発明の基本原理を説明する。
【００２７】まず、基板２００の上部に導電パターン２
０２が形成され、導電パターン２０２の上部に第１層間
絶縁膜２０４が形成される。第１層間絶縁膜２０４の内
部に導電パターン２０２及び半導体基板２００の所定部
分が露出されるように、下部スタッドホール２０６ａ、
２０６ｂが形成され、下部スタッドホール２０６ａ、２
０６ｂ内に導電性物質が埋立てられて、下部スタッド２
０８ａ、２０８ｂが形成される。ここで、下部スタッド
２０８ａ、２０８ｂのうちいずれか一つのスタッド２０
８ａは第１層間絶縁膜２０４の表面と隣接する上部部分
（以下、入口部）２０８ａ−１の幅が基板と隣接する下
部部分（以下、接触部）２０８ａ−２の幅より大きく形
成される。望ましくは、入口部２０８ａ−１の幅が接触
部２０８ａ−２の幅より３０％以上、より望ましくは、
３０ないし６０％程度大きい。このような下部スタッド
２０８ａは、例えば、アルファベット“Ｔ”状に形成さ
れる。ここで、下部スタッド２０８ａの入口部２０８ａ
−１は以後にランディングパッドの役割をしつつ、第１
層間絶縁膜２０４の内部に形成される。
０２が形成され、導電パターン２０２の上部に第１層間
絶縁膜２０４が形成される。第１層間絶縁膜２０４の内
部に導電パターン２０２及び半導体基板２００の所定部
分が露出されるように、下部スタッドホール２０６ａ、
２０６ｂが形成され、下部スタッドホール２０６ａ、２
０６ｂ内に導電性物質が埋立てられて、下部スタッド２
０８ａ、２０８ｂが形成される。ここで、下部スタッド
２０８ａ、２０８ｂのうちいずれか一つのスタッド２０
８ａは第１層間絶縁膜２０４の表面と隣接する上部部分
（以下、入口部）２０８ａ−１の幅が基板と隣接する下
部部分（以下、接触部）２０８ａ−２の幅より大きく形
成される。望ましくは、入口部２０８ａ−１の幅が接触
部２０８ａ−２の幅より３０％以上、より望ましくは、
３０ないし６０％程度大きい。このような下部スタッド
２０８ａは、例えば、アルファベット“Ｔ”状に形成さ
れる。ここで、下部スタッド２０８ａの入口部２０８ａ
−１は以後にランディングパッドの役割をしつつ、第１
層間絶縁膜２０４の内部に形成される。
【００２８】一方、もう一つの下部スタッド２０８ｂ
は、その入口部及び接触部の幅がほとんど同一である。
このような下部スタッド２０８ｂの上部には導電層より
なるランディングパッド２１０が形成される。ランディ
ングパッド２１０は、公知のように、下部スタッド２０
８ｂの幅より大きく形成される。
は、その入口部及び接触部の幅がほとんど同一である。
このような下部スタッド２０８ｂの上部には導電層より
なるランディングパッド２１０が形成される。ランディ
ングパッド２１０は、公知のように、下部スタッド２０
８ｂの幅より大きく形成される。
【００２９】ランディングパッド２１０の上部表面及び
側壁表面に、エッチング阻止層２１６が形成される。エ
ッチング阻止層２１６はランディングパッド２１０の上
部に形成される第１エッチング阻止層２１２及びランデ
ィングパッド２１０の両側壁に形成され、スペーサの形
を有する第２エッチング阻止層２１４を含む。
側壁表面に、エッチング阻止層２１６が形成される。エ
ッチング阻止層２１６はランディングパッド２１０の上
部に形成される第１エッチング阻止層２１２及びランデ
ィングパッド２１０の両側壁に形成され、スペーサの形
を有する第２エッチング阻止層２１４を含む。
【００３０】ランディングパッド用導電パターン２１０
が形成された第１層間絶縁膜２０４の上部に第２層間絶
縁膜２１８が形成される。第２層間絶縁膜２１８内には
下部スタッド２０８ａ及びランディングパッド用導電パ
ターン２１０の所定部分が露出されるように上部スタッ
ドホール２２０ａ、２２０ｂが形成される。ここで、ラ
ンディングパッド用導電パターン２１０が選択的に形成
されることによって、上部スタッドホール２２０ａ、２
２０ｂの高さも相異なる。上部スタッドホール２２０
ａ、２２０ｂの内部には導電性物質が埋立てられて、上
部スタッド２２２ａ、２２２ｂが形成される。各々の上
部スタッド２２２ａ、２２２ｂ上には金属配線２２４
ａ、２２４ｂが形成されて回路が完成される。
が形成された第１層間絶縁膜２０４の上部に第２層間絶
縁膜２１８が形成される。第２層間絶縁膜２１８内には
下部スタッド２０８ａ及びランディングパッド用導電パ
ターン２１０の所定部分が露出されるように上部スタッ
ドホール２２０ａ、２２０ｂが形成される。ここで、ラ
ンディングパッド用導電パターン２１０が選択的に形成
されることによって、上部スタッドホール２２０ａ、２
２０ｂの高さも相異なる。上部スタッドホール２２０
ａ、２２０ｂの内部には導電性物質が埋立てられて、上
部スタッド２２２ａ、２２２ｂが形成される。各々の上
部スタッド２２２ａ、２２２ｂ上には金属配線２２４
ａ、２２４ｂが形成されて回路が完成される。
【００３１】このように、下部スタッド２０８ａ、２０
８ｂのうちいずれか一つのスタッド２０８ａは第１層間
絶縁膜２０４内にランディングパッドが形成されるよう
に構成し、残りのスタッド２０８ｂは第１層間絶縁膜２
０４の上部にランディングパッド２１０を形成する。こ
れにより、上部スタッド２２２ａ、２２２ｂとの誤整列
を防止しつつも、隣接するパターンの間に絶縁が確保さ
れる。
８ｂのうちいずれか一つのスタッド２０８ａは第１層間
絶縁膜２０４内にランディングパッドが形成されるよう
に構成し、残りのスタッド２０８ｂは第１層間絶縁膜２
０４の上部にランディングパッド２１０を形成する。こ
れにより、上部スタッド２２２ａ、２２２ｂとの誤整列
を防止しつつも、隣接するパターンの間に絶縁が確保さ
れる。
【００３２】また、エッチング阻止層２１６が半導体基
板の結果物の上部に全体的に形成されず、ランディング
パッド用導電パターン２１０だけを包むように形成され
る。したがって、エッチング阻止層２１６によるストレ
スが減少し、不純物が容易にガス抜けされる。
板の結果物の上部に全体的に形成されず、ランディング
パッド用導電パターン２１０だけを包むように形成され
る。したがって、エッチング阻止層２１６によるストレ
スが減少し、不純物が容易にガス抜けされる。
【００３３】＜実施形態２＞本発明の典型的な適用は図
３Ａないし図３Ｇによってさらに具体化される。ここ
で、図３Ａないし図３Ｇは、本発明に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。図面で“Ｘ”方向は、例えば、
ビットラインの延長方向を示し、“Ｙ”方向は、例え
ば、ワードラインの延長方向を示す。
３Ａないし図３Ｇによってさらに具体化される。ここ
で、図３Ａないし図３Ｇは、本発明に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。図面で“Ｘ”方向は、例えば、
ビットラインの延長方向を示し、“Ｙ”方向は、例え
ば、ワードラインの延長方向を示す。
【００３４】図３Ａを参照して、メモリ素子が形成され
る半導体基板３００が備えられる。半導体基板３００の
所定部分に素子分離膜３０２を形成してアクチブ領域３
０１を限定する。また、素子分離膜３０２によって、メ
モリセル及びビットラインが形成されるセル領域４００
ａ及び、連結配線及び入出力回路のようにメモリセル領
域を補助する周辺回路が形成される周辺領域４００ｂが
限定される。セル領域４００ａ及び周辺領域４００ｂが
限定された半導体基板３００の上部にゲート電極３０
６、すなわち、ワードラインを形成する。ゲート電極３
０６はゲート絶縁膜３０３と、実質的に電極の役割をす
るゲート導電層３０４及び自己整列コンタクトを誘導す
るキャッピング絶縁膜３０５の積層構造より構成され
る。このようなゲート電極３０６はセル領域４００ａで
は非常に稠密に配置され、周辺領域４００ｂではまばら
に配置される。ゲート電極３０６の両側壁には絶縁膜よ
りなる側壁スペーサ３０７を形成する。ゲート電極３０
６の両側の半導体基板３００に基板３００と反対タイプ
の不純物をイオン注入して接合領域３０８を形成する。
その後、セル領域４００ａに形成されるゲート電極３０
６の間の空間にコンタクトプラグ３０９を形成するが、
このコンタクトプラグ３０９は接合領域３０８とコンタ
クトされる。この時、コンタクトプラグ３０９は、公知
のように、導電層を蒸着した後、エッチバックまたはCM
P(chemical mechanical polishing)方式によって導電層
を埋立てることによって得られる。その後、半導体基板
３００の結果物の上部に第１層間絶縁膜３１０を形成す
る。第１層間絶縁膜３１０は、例えば、高密度プラズマ
酸化膜より形成できる。
る半導体基板３００が備えられる。半導体基板３００の
所定部分に素子分離膜３０２を形成してアクチブ領域３
０１を限定する。また、素子分離膜３０２によって、メ
モリセル及びビットラインが形成されるセル領域４００
ａ及び、連結配線及び入出力回路のようにメモリセル領
域を補助する周辺回路が形成される周辺領域４００ｂが
限定される。セル領域４００ａ及び周辺領域４００ｂが
限定された半導体基板３００の上部にゲート電極３０
６、すなわち、ワードラインを形成する。ゲート電極３
０６はゲート絶縁膜３０３と、実質的に電極の役割をす
るゲート導電層３０４及び自己整列コンタクトを誘導す
るキャッピング絶縁膜３０５の積層構造より構成され
る。このようなゲート電極３０６はセル領域４００ａで
は非常に稠密に配置され、周辺領域４００ｂではまばら
に配置される。ゲート電極３０６の両側壁には絶縁膜よ
りなる側壁スペーサ３０７を形成する。ゲート電極３０
６の両側の半導体基板３００に基板３００と反対タイプ
の不純物をイオン注入して接合領域３０８を形成する。
その後、セル領域４００ａに形成されるゲート電極３０
６の間の空間にコンタクトプラグ３０９を形成するが、
このコンタクトプラグ３０９は接合領域３０８とコンタ
クトされる。この時、コンタクトプラグ３０９は、公知
のように、導電層を蒸着した後、エッチバックまたはCM
P(chemical mechanical polishing)方式によって導電層
を埋立てることによって得られる。その後、半導体基板
３００の結果物の上部に第１層間絶縁膜３１０を形成す
る。第１層間絶縁膜３１０は、例えば、高密度プラズマ
酸化膜より形成できる。
【００３５】その後、第１層間絶縁膜３１０の所定部分
をパターニングして第１スタッドホール３１２ａ、３１
２ｂを形成する。ここで、第１スタッドホール３１２
ａ、３１２ｂのうちセル領域４００ａに形成される第１
スタッドホール３１２ａは選択されたコンタクトプラグ
３０９がオープンされるように形成され、周辺領域４０
０ｂに形成される第１スタッドホール３１２ｂは第１層
間絶縁膜３１０の所定深さだけ形成され、この第１スタ
ッドホール３１２ｂによって接合領域３０８が露出され
ない。この時、第１スタッドホール３１２ｂが形成され
る周辺領域４００ｂは回路が密集配列されるセンスアン
プが形成される領域でありうる。ここで、周辺領域４０
０ｂに形成される第１スタッドホール３１２ｂはセル領
域４００ａに形成される第１スタッドホール３１２ａよ
りその幅がさらに大きく形成され、深さ面では同一か、
またはより深く形成されることが望ましい。
をパターニングして第１スタッドホール３１２ａ、３１
２ｂを形成する。ここで、第１スタッドホール３１２
ａ、３１２ｂのうちセル領域４００ａに形成される第１
スタッドホール３１２ａは選択されたコンタクトプラグ
３０９がオープンされるように形成され、周辺領域４０
０ｂに形成される第１スタッドホール３１２ｂは第１層
間絶縁膜３１０の所定深さだけ形成され、この第１スタ
ッドホール３１２ｂによって接合領域３０８が露出され
ない。この時、第１スタッドホール３１２ｂが形成され
る周辺領域４００ｂは回路が密集配列されるセンスアン
プが形成される領域でありうる。ここで、周辺領域４０
０ｂに形成される第１スタッドホール３１２ｂはセル領
域４００ａに形成される第１スタッドホール３１２ａよ
りその幅がさらに大きく形成され、深さ面では同一か、
またはより深く形成されることが望ましい。
【００３６】図３Ｂを参照して、第１スタッドホール３
１２ａ、３１２ｂが形成された半導体基板３００の上部
に第２スタッドホールを限定するためにフォトレジスト
パターン３１４を形成する。フォトレジストパターン３
１４は周辺領域４００ｂに形成される第１スタッドホー
ル３１２ｂの内側壁部分にも残留するように形成され
る。その後、フォトレジストパターン３１４をマスクと
して第１層間絶縁膜３１０をエッチングして第２スタッ
ドホール３１６を形成する。第２スタッドホール３１６
は、例えば、周辺領域４００ｂのゲート電極３０６の上
部をオープンさせたり、接合領域３０８をオープンさせ
る。合わせて、第１スタッドホール３１２ｂ内に形成さ
れたフォトレジストパターン３１４によって、第２スタ
ッドホール３１６のうちいずれか一つは第１スタッドホ
ール３１２ｂ内に形成される。ここで、第２スタッドホ
ール３１６と共存する第１スタッドホール３１２ｂの幅
は、第１スタッドホール３１２ｂの下部にある第２スタ
ッドホール３１６の幅より約３０％以上、より望ましく
は３０ないし６０％程度大きい。
１２ａ、３１２ｂが形成された半導体基板３００の上部
に第２スタッドホールを限定するためにフォトレジスト
パターン３１４を形成する。フォトレジストパターン３
１４は周辺領域４００ｂに形成される第１スタッドホー
ル３１２ｂの内側壁部分にも残留するように形成され
る。その後、フォトレジストパターン３１４をマスクと
して第１層間絶縁膜３１０をエッチングして第２スタッ
ドホール３１６を形成する。第２スタッドホール３１６
は、例えば、周辺領域４００ｂのゲート電極３０６の上
部をオープンさせたり、接合領域３０８をオープンさせ
る。合わせて、第１スタッドホール３１２ｂ内に形成さ
れたフォトレジストパターン３１４によって、第２スタ
ッドホール３１６のうちいずれか一つは第１スタッドホ
ール３１２ｂ内に形成される。ここで、第２スタッドホ
ール３１６と共存する第１スタッドホール３１２ｂの幅
は、第１スタッドホール３１２ｂの下部にある第２スタ
ッドホール３１６の幅より約３０％以上、より望ましく
は３０ないし６０％程度大きい。
【００３７】次に、図３Ｃに示したように、フォトレジ
ストパターン３１４を公知の方式で除去する。ここで、
第１及び第２スタッドホール３１２ａ、３１６が共存す
るスタッドホール３１７は入口部が相対的に広くて、接
触部が狭い階段状を有するため、この実施形態では“階
段状スタッドホール”と称する。その後、第１スタッド
ホール３１２ａ、第２スタッドホール３１６及び階段状
スタッドホール３１７の内部にコンタクトスタッド３１
８ａ、３１８ｂを形成する。
ストパターン３１４を公知の方式で除去する。ここで、
第１及び第２スタッドホール３１２ａ、３１６が共存す
るスタッドホール３１７は入口部が相対的に広くて、接
触部が狭い階段状を有するため、この実施形態では“階
段状スタッドホール”と称する。その後、第１スタッド
ホール３１２ａ、第２スタッドホール３１６及び階段状
スタッドホール３１７の内部にコンタクトスタッド３１
８ａ、３１８ｂを形成する。
【００３８】ここで、コンタクトスタッド３１８ａ、３
１８ｂは、次のような方式で形成される。まず、第１及
び第２スタッドホール３１２ａ、３１２ｂ、３１６の内
側表面及び層間絶縁膜３１０の表面に接着層（図示せ
ず）を形成した後、第１及び第２スタッドホール３１２
ａ、３１２ｂ、３１６の内部が十分に埋立てられるよう
に導電層を蒸着する。接着層としては、チタン膜(Ti)ま
たはチタン膜とチタン窒化膜(TiN)の積層膜が用いられ
る。この時、チタン膜はCVD(chemical vapor depositio
n)方式によって約５０ないし１５０Åの厚さで形成し、
チタン膜及びチタン窒化膜の積層膜が用いられる場合、
前述したチタン膜の上部に、チタン窒化膜をCVD方式ま
たはALD(atomic layer deposition)方式によって約２５
０ないし３５０Åの厚さで形成する。コンタクトスタッ
ド用導電層は、例えば、タングステン金属膜またはチタ
ン窒化膜より形成できる。タングステン金属膜の場合、
３５ないし４５Torrの圧力及び４１０ないし４２０℃の
温度で形成され、その化学反応式は下記のように表わさ
れる。
１８ｂは、次のような方式で形成される。まず、第１及
び第２スタッドホール３１２ａ、３１２ｂ、３１６の内
側表面及び層間絶縁膜３１０の表面に接着層（図示せ
ず）を形成した後、第１及び第２スタッドホール３１２
ａ、３１２ｂ、３１６の内部が十分に埋立てられるよう
に導電層を蒸着する。接着層としては、チタン膜(Ti)ま
たはチタン膜とチタン窒化膜(TiN)の積層膜が用いられ
る。この時、チタン膜はCVD(chemical vapor depositio
n)方式によって約５０ないし１５０Åの厚さで形成し、
チタン膜及びチタン窒化膜の積層膜が用いられる場合、
前述したチタン膜の上部に、チタン窒化膜をCVD方式ま
たはALD(atomic layer deposition)方式によって約２５
０ないし３５０Åの厚さで形成する。コンタクトスタッ
ド用導電層は、例えば、タングステン金属膜またはチタ
ン窒化膜より形成できる。タングステン金属膜の場合、
３５ないし４５Torrの圧力及び４１０ないし４２０℃の
温度で形成され、その化学反応式は下記のように表わさ
れる。
【００３９】＜反応式１＞ WF6＋SiH4＋H2→W＋SiF4＋H2
【００４０】さて、チタン窒化膜を用いる場合、CVD方
式によって１４００ないし１６００Åの厚さで蒸着す
る。その後、導電層及び接着層を第１層間絶縁膜３１０
の表面が露出されるまで化学機械的研磨(CMP)してコン
タクトスタッド３１８ａ、３１８ｂを形成すると同時に
平坦化された表面を提供する。
式によって１４００ないし１６００Åの厚さで蒸着す
る。その後、導電層及び接着層を第１層間絶縁膜３１０
の表面が露出されるまで化学機械的研磨(CMP)してコン
タクトスタッド３１８ａ、３１８ｂを形成すると同時に
平坦化された表面を提供する。
【００４１】この時、階段状スタッドホール３１７に形
成されるコンタクトスタッド３１８bは、入口部(第１ス
タッドホール領域に該当)が接触部(第２スタッドホール
領域に該当)より相対的に約３０％以上大きく形成され
る。したがって、入口部が上部レベルのスタッドとコン
タクトする時、ランディングプラグの役割をする。
成されるコンタクトスタッド３１８bは、入口部(第１ス
タッドホール領域に該当)が接触部(第２スタッドホール
領域に該当)より相対的に約３０％以上大きく形成され
る。したがって、入口部が上部レベルのスタッドとコン
タクトする時、ランディングプラグの役割をする。
【００４２】その後、図３Ｄに示したように、コンタク
トスタッド３１８ａ、３１８ｂが形成された第１層間絶
縁膜３１０の上部にビットライン用導電層３２０及びビ
ットラインキャッピング層３２２を順次に積層する。こ
こで、ビットライン用導電層３２０は、例えば、タング
ステン膜が用いられ、ビットラインキャッピング層３２
２としては、シリコン窒化膜(Si3N4)、タンタル酸化膜
(Ta2O5)またはアルミニウム酸化膜(Al2O3)が用いられ
る。この時、ビットラインキャッピング層３２２は、以
後に上部レベルスタッドホールを形成する時、エッチン
グ基準層、すなわち、エッチング阻止層として用いられ
る。その後、ビットラインキャッピング層３２２及びビ
ットライン用導電層３２０を所定部分パターニングして
ビットライン３２４を形成する。ここで、ビットライン
３２４はセル領域４００ａ及び周辺領域４００ｂの一部
領域ではデータを伝送するビットライン３２４として用
いられ、セル領域４００ａ及び周辺領域４００ｂの残り
の部分では周辺の連結配線及びランディングパッド３２
４ｂとして用いられる。しかし、この実施形態ではデー
タを伝送するビットライン、周辺の連結配線及びランデ
ィングパッドをいずれも含むものを“ビットライン”と
称する。この時、ビットライン３２４は、階段状スタッ
ドホール３１７内に形成されたコンタクトスタッド３１
８ｂとはコンタクトされない。
トスタッド３１８ａ、３１８ｂが形成された第１層間絶
縁膜３１０の上部にビットライン用導電層３２０及びビ
ットラインキャッピング層３２２を順次に積層する。こ
こで、ビットライン用導電層３２０は、例えば、タング
ステン膜が用いられ、ビットラインキャッピング層３２
２としては、シリコン窒化膜(Si3N4)、タンタル酸化膜
(Ta2O5)またはアルミニウム酸化膜(Al2O3)が用いられ
る。この時、ビットラインキャッピング層３２２は、以
後に上部レベルスタッドホールを形成する時、エッチン
グ基準層、すなわち、エッチング阻止層として用いられ
る。その後、ビットラインキャッピング層３２２及びビ
ットライン用導電層３２０を所定部分パターニングして
ビットライン３２４を形成する。ここで、ビットライン
３２４はセル領域４００ａ及び周辺領域４００ｂの一部
領域ではデータを伝送するビットライン３２４として用
いられ、セル領域４００ａ及び周辺領域４００ｂの残り
の部分では周辺の連結配線及びランディングパッド３２
４ｂとして用いられる。しかし、この実施形態ではデー
タを伝送するビットライン、周辺の連結配線及びランデ
ィングパッドをいずれも含むものを“ビットライン”と
称する。この時、ビットライン３２４は、階段状スタッ
ドホール３１７内に形成されたコンタクトスタッド３１
８ｂとはコンタクトされない。
【００４３】図３Ｅを参照して、ビットライン３２４が
備わった第１層間絶縁膜３１０の上部にスペーサ用絶縁
膜が蒸着される。スペーサ用絶縁膜は層間絶縁膜として
用いられる既存のシリコン酸化膜よりエッチング選択比
に優れた物質、例えば、シリコン窒化膜(Si3N4)、タン
タル酸化膜(Ta2O5)またはアルミニウム酸化膜(Al2O3)が
用いられる。合わせて、絶縁膜は２００ないし７００
Å、望ましくは、５００Å以下の厚さで蒸着される。そ
の後、絶縁膜を非等方向性エッチングして、第１層間絶
縁膜３１０の上部にビットライン３２４として通称され
る配線の側壁にビットラインスペーサ３２６を形成す
る。ここで、ビットラインスペーサ３２６も以後にスタ
ッドホールを形成する時、エッチング阻止層として用い
られる。
備わった第１層間絶縁膜３１０の上部にスペーサ用絶縁
膜が蒸着される。スペーサ用絶縁膜は層間絶縁膜として
用いられる既存のシリコン酸化膜よりエッチング選択比
に優れた物質、例えば、シリコン窒化膜(Si3N4)、タン
タル酸化膜(Ta2O5)またはアルミニウム酸化膜(Al2O3)が
用いられる。合わせて、絶縁膜は２００ないし７００
Å、望ましくは、５００Å以下の厚さで蒸着される。そ
の後、絶縁膜を非等方向性エッチングして、第１層間絶
縁膜３１０の上部にビットライン３２４として通称され
る配線の側壁にビットラインスペーサ３２６を形成す
る。ここで、ビットラインスペーサ３２６も以後にスタ
ッドホールを形成する時、エッチング阻止層として用い
られる。
【００４４】その後、図３Ｆに示されたように、半導体
基板３００の結果物の上部に第２層間絶縁膜３２８を形
成する。ここで、第２層間絶縁膜３２８は平坦化した表
面を有し、このような第２層間絶縁膜３２８としては平
坦化膜、またはCMP処理が行われた絶縁膜が用いられ
る。また、このような第２層間絶縁膜３２８は、一般に
シリコン酸化膜成分を有する。
基板３００の結果物の上部に第２層間絶縁膜３２８を形
成する。ここで、第２層間絶縁膜３２８は平坦化した表
面を有し、このような第２層間絶縁膜３２８としては平
坦化膜、またはCMP処理が行われた絶縁膜が用いられ
る。また、このような第２層間絶縁膜３２８は、一般に
シリコン酸化膜成分を有する。
【００４５】その後、セル領域４００ａの選択されたコ
ンタクトプラグ３０９が露出されるように第２層間絶縁
膜３２８、ビットライン３２４及び第１層間絶縁膜３１
０を順次にエッチングしてストレージノードスタッドホ
ール３３０を形成する。ストレージノードスタッドホー
ル３３０は、ビットラインスペーサ３２６及びビットラ
イン３２４の上部のビットラインキャッピング層３２２
によって自己整列方式で形成される。
ンタクトプラグ３０９が露出されるように第２層間絶縁
膜３２８、ビットライン３２４及び第１層間絶縁膜３１
０を順次にエッチングしてストレージノードスタッドホ
ール３３０を形成する。ストレージノードスタッドホー
ル３３０は、ビットラインスペーサ３２６及びビットラ
イン３２４の上部のビットラインキャッピング層３２２
によって自己整列方式で形成される。
【００４６】それから、図３Ｇのように、ストレージノ
ードスタッドホール３３０の内部が十分に充填されるよ
うにストレージノードコンタクト３３２を形成する。そ
の後、ストレージノードコンタクト３３２と接触される
ように、公知の方法によって第２層間絶縁膜３２８の上
部にシリンダー状の電極３３４を形成する。これによ
り、セル領域４００ａにストレージノード電極３３５が
完成される。
ードスタッドホール３３０の内部が十分に充填されるよ
うにストレージノードコンタクト３３２を形成する。そ
の後、ストレージノードコンタクト３３２と接触される
ように、公知の方法によって第２層間絶縁膜３２８の上
部にシリンダー状の電極３３４を形成する。これによ
り、セル領域４００ａにストレージノード電極３３５が
完成される。
【００４７】その後、ストレージノード電極３３５が形
成された第２層間絶縁膜３２８の上部に第３層間絶縁膜
３３７を形成する。第３層間絶縁膜３３７も平坦化した
表面を有し、ストレージノード電極３３５を全て埋立て
るようにストレージノード電極３３５より厚く形成され
る。また、第３層間絶縁膜３３７もシリコン酸化膜成分
を含む。このような第３層間絶縁膜３３７としても平坦
化膜、または表面がCMPされた絶縁膜が用いられる。
成された第２層間絶縁膜３２８の上部に第３層間絶縁膜
３３７を形成する。第３層間絶縁膜３３７も平坦化した
表面を有し、ストレージノード電極３３５を全て埋立て
るようにストレージノード電極３３５より厚く形成され
る。また、第３層間絶縁膜３３７もシリコン酸化膜成分
を含む。このような第３層間絶縁膜３３７としても平坦
化膜、または表面がCMPされた絶縁膜が用いられる。
【００４８】次いで、階段状スタッドホール３１７内に
埋立てられたコンタクトスタッド３１８ｂ及びビットラ
イン３２４のうちランディングパッドとして作用するビ
ットライン３２４ｂが露出されるように第３及び第２層
間絶縁膜３３７、３２８を所定部分エッチングして上部
レベルスタッドホール３３９を形成する。ビットライン
３２４をオープンさせる時、ビットライン３２４の導電
層３２０が露出されるようにエッチングしなければなら
ない。合わせて、ビットラインキャッピング層３２２
は、上部レベルスタッドホール３３９のエッチング工程
時、過度にエッチングされることを防止するエッチング
阻止層、すなわち、垂直方向のガイドとして作用する。
また、ビットライン３２４の導電層３２２及びコンタク
トスタッド３１８ｂは第３及び第２層間絶縁膜３３７、
３２８とエッチング選択比が非常に大きい金属膜とより
形成されたので、上部レベルスタッドホール３３９の形
成時に過度にエッチングされる問題が生じない。このよ
うな上部レベルスタッドホール３３９は二重ステップ工
程、すなわち、第３及び第２層間絶縁膜３３７、３２８
をエッチングする工程と、ビットラインキャッピング層
３２２をエッチングする工程とに分けられて行われる。
まず、第３及び第２層間絶縁膜３３７、３２８をエッチ
ングする第１工程は約１５００Ｗのパワー、４０mTorr
の圧力及びC4F6＋O2+Arガス条件で行われる。一方、ビ
ットラインキャッピング層３２２をエッチングする工程
は６００Ｗのパワー、５０mTorrの圧力及びCHF3＋Ar＋H
2ガス条件で行われる。
埋立てられたコンタクトスタッド３１８ｂ及びビットラ
イン３２４のうちランディングパッドとして作用するビ
ットライン３２４ｂが露出されるように第３及び第２層
間絶縁膜３３７、３２８を所定部分エッチングして上部
レベルスタッドホール３３９を形成する。ビットライン
３２４をオープンさせる時、ビットライン３２４の導電
層３２０が露出されるようにエッチングしなければなら
ない。合わせて、ビットラインキャッピング層３２２
は、上部レベルスタッドホール３３９のエッチング工程
時、過度にエッチングされることを防止するエッチング
阻止層、すなわち、垂直方向のガイドとして作用する。
また、ビットライン３２４の導電層３２２及びコンタク
トスタッド３１８ｂは第３及び第２層間絶縁膜３３７、
３２８とエッチング選択比が非常に大きい金属膜とより
形成されたので、上部レベルスタッドホール３３９の形
成時に過度にエッチングされる問題が生じない。このよ
うな上部レベルスタッドホール３３９は二重ステップ工
程、すなわち、第３及び第２層間絶縁膜３３７、３２８
をエッチングする工程と、ビットラインキャッピング層
３２２をエッチングする工程とに分けられて行われる。
まず、第３及び第２層間絶縁膜３３７、３２８をエッチ
ングする第１工程は約１５００Ｗのパワー、４０mTorr
の圧力及びC4F6＋O2+Arガス条件で行われる。一方、ビ
ットラインキャッピング層３２２をエッチングする工程
は６００Ｗのパワー、５０mTorrの圧力及びCHF3＋Ar＋H
2ガス条件で行われる。
【００４９】その後、上部レベルスタッドホール３３９
内に公知の方式で上部レベルスタッド３４０ａ、３４０
ｂを形成する。上部レベルスタッド３４０ａ、３４０ｂ
は前述したコンタクトスタッド３１８ａ、３１８ｂを形
成する方式と同一に形成される。この時、上部レベルス
タッド３４０ａ、３４０ｂは上部レベルスタッド３４０
ａ、３４０ｂより大きい幅を有する階段状スタッドホー
ル３１７内のコンタクトスタッド３１８ｂ及びランディ
ングパッドの役割をするビットライン３２４とコンタク
トされるので、誤整列される恐れがない。また、階段状
スタッドホール３１７ｂ内のコンタクトスタッド３１８
ｂはランディングパッドの役割をするほどに広い幅を有
しつつ第１層間絶縁膜３１０の内部に埋立てられてお
り、ランディングパッドの役割をするビットライン３２
４は第１層間絶縁膜３１０の上部に形成されるので、両
物質の間に絶縁を十分に確保できる（図３ＧのＹ方向参
照）。すなわち、コンタクトスタッド３１８ｂとビット
ライン３２４が相異なる層に形成されるので、隣接する
導電パターンにこだわらず、整列マージンを考慮して十
分な幅でコンタクトスタッド３１８ｂ及びビットライン
３２４を形成しても、隣接する導電パターンと接触しな
い。その後、上部レベルスタッド３４０ａ、３４０ｂと
コンタクトされるように第３層間絶縁膜３３７の上部に
金属配線３４２を形成する。
内に公知の方式で上部レベルスタッド３４０ａ、３４０
ｂを形成する。上部レベルスタッド３４０ａ、３４０ｂ
は前述したコンタクトスタッド３１８ａ、３１８ｂを形
成する方式と同一に形成される。この時、上部レベルス
タッド３４０ａ、３４０ｂは上部レベルスタッド３４０
ａ、３４０ｂより大きい幅を有する階段状スタッドホー
ル３１７内のコンタクトスタッド３１８ｂ及びランディ
ングパッドの役割をするビットライン３２４とコンタク
トされるので、誤整列される恐れがない。また、階段状
スタッドホール３１７ｂ内のコンタクトスタッド３１８
ｂはランディングパッドの役割をするほどに広い幅を有
しつつ第１層間絶縁膜３１０の内部に埋立てられてお
り、ランディングパッドの役割をするビットライン３２
４は第１層間絶縁膜３１０の上部に形成されるので、両
物質の間に絶縁を十分に確保できる（図３ＧのＹ方向参
照）。すなわち、コンタクトスタッド３１８ｂとビット
ライン３２４が相異なる層に形成されるので、隣接する
導電パターンにこだわらず、整列マージンを考慮して十
分な幅でコンタクトスタッド３１８ｂ及びビットライン
３２４を形成しても、隣接する導電パターンと接触しな
い。その後、上部レベルスタッド３４０ａ、３４０ｂと
コンタクトされるように第３層間絶縁膜３３７の上部に
金属配線３４２を形成する。
【００５０】＜実施形態３＞図４Ａ及び図４Ｂは、本発
明の他の実施形態に係るセル領域及び周辺領域を含むメ
モリ素子の多層配線構造を示すための各工程別断面図で
ある。この実施形態は、半導体基板３００にゲート電極
３０６、接合領域３０８、コンタクトプラグ３０９を形
成する工程までは前述した実施形態２と同一であるの
で、その後の部分についてのみ述べる。合わせて、この
実施形態は前述した実施形態２と同じ部分に対しては同
じ符号を付する。
明の他の実施形態に係るセル領域及び周辺領域を含むメ
モリ素子の多層配線構造を示すための各工程別断面図で
ある。この実施形態は、半導体基板３００にゲート電極
３０６、接合領域３０８、コンタクトプラグ３０９を形
成する工程までは前述した実施形態２と同一であるの
で、その後の部分についてのみ述べる。合わせて、この
実施形態は前述した実施形態２と同じ部分に対しては同
じ符号を付する。
【００５１】図４Ａを参照して、第１層間絶縁膜３１０
の上部に選択されたゲート電極３０６部分と、接合領域
３０８が露出されるように第１フォトレジストパターン
（図示せず）を形成する。この時、第１フォトレジスト
パターンを形成するためのレチクル（図示せず）は、前
記実施形態２の第２スタッドホールを形成するためのフ
ォトレジストパターン３１４（図３Ｂ参照）のレチクル
と同一である。その後、フォトレジストパターンの形態
で第１層間絶縁膜３１０をエッチングして、実施形態２
の第２スタッドホール３１６と同じ第２スタッドホール
３１６を形成する。すなわち、この実施形態では、前述
した実施形態２における第２スタッドホール３１６（図
３Ｂ参照）を第１スタッドホール３１２ａ、３１２ｂ
（図３Ａ参照）より先に形成する。その後、フォトレジ
ストパターンを除去する。
の上部に選択されたゲート電極３０６部分と、接合領域
３０８が露出されるように第１フォトレジストパターン
（図示せず）を形成する。この時、第１フォトレジスト
パターンを形成するためのレチクル（図示せず）は、前
記実施形態２の第２スタッドホールを形成するためのフ
ォトレジストパターン３１４（図３Ｂ参照）のレチクル
と同一である。その後、フォトレジストパターンの形態
で第１層間絶縁膜３１０をエッチングして、実施形態２
の第２スタッドホール３１６と同じ第２スタッドホール
３１６を形成する。すなわち、この実施形態では、前述
した実施形態２における第２スタッドホール３１６（図
３Ｂ参照）を第１スタッドホール３１２ａ、３１２ｂ
（図３Ａ参照）より先に形成する。その後、フォトレジ
ストパターンを除去する。
【００５２】次に、図４Ｂに示したように、セル領域４
００ａの自己整列コンタクトプラグ３０９及び周辺領域
４００ｂの第２スタッドホール３１６のうちいずれか一
つの第２スタッドホール３１６が露出されるように第２
フォトレジストパターン３１４ａを形成する。この時、
第２フォトレジストパターン３１４ａは、周辺領域４０
０ｂの第２スタッドホール３１６を露出させる時、第２
スタッドホール３１６の両側の第１層間絶縁膜３１０の
一部が露出されるように形成される。その後、第２フォ
トレジストパターン３１４ａをマスクとして第１層間絶
縁膜３１０をエッチングして前述した実施形態１のよう
な第１スタッドホール３１２ａ、３１２ｂを形成する。
ここで、周辺領域４００ｂに形成される第１スタッドホ
ール３１２ｂはセル領域４００ａに形成される第１スタ
ッドホール３１２ａの幅より大きく形成され、深さは同
一かまたはより深く形成されることが望ましい。そし
て、後続工程は前述した実施形態１と同一である。
００ａの自己整列コンタクトプラグ３０９及び周辺領域
４００ｂの第２スタッドホール３１６のうちいずれか一
つの第２スタッドホール３１６が露出されるように第２
フォトレジストパターン３１４ａを形成する。この時、
第２フォトレジストパターン３１４ａは、周辺領域４０
０ｂの第２スタッドホール３１６を露出させる時、第２
スタッドホール３１６の両側の第１層間絶縁膜３１０の
一部が露出されるように形成される。その後、第２フォ
トレジストパターン３１４ａをマスクとして第１層間絶
縁膜３１０をエッチングして前述した実施形態１のよう
な第１スタッドホール３１２ａ、３１２ｂを形成する。
ここで、周辺領域４００ｂに形成される第１スタッドホ
ール３１２ｂはセル領域４００ａに形成される第１スタ
ッドホール３１２ａの幅より大きく形成され、深さは同
一かまたはより深く形成されることが望ましい。そし
て、後続工程は前述した実施形態１と同一である。
【００５３】このように、第１スタッドホール３１２
ａ、３１２ｂを形成する段階と第２スタッドホール３１
６を形成する段階とを逆順に実施しても同じ効果を奏す
る。また、本発明は前記の実施形態に限定されるもので
はない。
ａ、３１２ｂを形成する段階と第２スタッドホール３１
６を形成する段階とを逆順に実施しても同じ効果を奏す
る。また、本発明は前記の実施形態に限定されるもので
はない。
【００５４】例えば、本発明の実施形態では階段式コン
タクトホールを形成するための第２コンタクトホールの
形成時、フォトレジストパターンをマスクとして使用し
た。しかし、これに限定されず、第１層間絶縁膜と顕著
なエッチング選択比を有する物質であれば階段式コンタ
クトホールを形成するためのマスクとしていずれも利用
できる。
タクトホールを形成するための第２コンタクトホールの
形成時、フォトレジストパターンをマスクとして使用し
た。しかし、これに限定されず、第１層間絶縁膜と顕著
なエッチング選択比を有する物質であれば階段式コンタ
クトホールを形成するためのマスクとしていずれも利用
できる。
【００５５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、次のような効果を奏する。まず、層間絶縁膜の内
部に隣接配列されるコンタクトスタッドの形成時、いず
れか一つのコンタクトスタッドは入口部が広くて接触部
が狭い階段状に形成する。残りのコンタクトスタッドは
入口部及び接触部の幅がほとんど同じ柱状に層間絶縁膜
の内部に形成し、コンタクトスタッドと接触するように
層間絶縁膜の上部にコンタクトスタッドの幅よりさらに
大きいサイズでランディングパッド用導電パターンを形
成する。この時、階段状コンタクトスタッドの入口部及
びランディングパッド用導電パターンは層間絶縁膜の表
面を基準として上下に配置されているので、十分な絶縁
が確保され、同一の平面に配置されないので、水平方向
への幅に大きく影響されない。これにより、ランディン
グパッドを形成しても、隣接する回路パターンとのショ
ートなどの問題が生じない。
れば、次のような効果を奏する。まず、層間絶縁膜の内
部に隣接配列されるコンタクトスタッドの形成時、いず
れか一つのコンタクトスタッドは入口部が広くて接触部
が狭い階段状に形成する。残りのコンタクトスタッドは
入口部及び接触部の幅がほとんど同じ柱状に層間絶縁膜
の内部に形成し、コンタクトスタッドと接触するように
層間絶縁膜の上部にコンタクトスタッドの幅よりさらに
大きいサイズでランディングパッド用導電パターンを形
成する。この時、階段状コンタクトスタッドの入口部及
びランディングパッド用導電パターンは層間絶縁膜の表
面を基準として上下に配置されているので、十分な絶縁
が確保され、同一の平面に配置されないので、水平方向
への幅に大きく影響されない。これにより、ランディン
グパッドを形成しても、隣接する回路パターンとのショ
ートなどの問題が生じない。
【００５６】また、階段状コンタクトスタッド及びラン
ディングパッドの使用により、上下スタッドのコンタク
ト時に十分なコンタクトマージンが確保される。
ディングパッドの使用により、上下スタッドのコンタク
ト時に十分なコンタクトマージンが確保される。
【００５７】合わせて、ビットライン、すなわち、ラン
ディングプラグの役割をする導電パターンの上部面及び
側壁面に層間絶縁膜に対してエッチング選択比が大きい
エッチング阻止層を形成する。これにより、半導体基板
の全面にわたってエッチング阻止層が形成されず、部分
的に形成されるので、エッチング阻止層により生じるス
トレスが減少し、層間絶縁膜の内部の不純物が容易にガ
ス抜けされる。加えて、エッチング阻止層が部分的に形
成されることによって、以後の合金工程の効果が増加す
る。
ディングプラグの役割をする導電パターンの上部面及び
側壁面に層間絶縁膜に対してエッチング選択比が大きい
エッチング阻止層を形成する。これにより、半導体基板
の全面にわたってエッチング阻止層が形成されず、部分
的に形成されるので、エッチング阻止層により生じるス
トレスが減少し、層間絶縁膜の内部の不純物が容易にガ
ス抜けされる。加えて、エッチング阻止層が部分的に形
成されることによって、以後の合金工程の効果が増加す
る。
【００５８】以上、本発明の望ましい実施形態について
詳細に説明したが、特許請求の範囲により限定される発
明の原理及び技術的思想を外れない範囲で当分野の通常
の知識を有する者によって多様な変更が可能である。
詳細に説明したが、特許請求の範囲により限定される発
明の原理及び技術的思想を外れない範囲で当分野の通常
の知識を有する者によって多様な変更が可能である。
【図１】 エッチング阻止層を備える従来の多層配線構
造を有する半導体素子の断面図である。
造を有する半導体素子の断面図である。
【図２】 本発明の一実施形態に係る多層配線構造を有
する半導体素子の断面図である。
する半導体素子の断面図である。
【図３Ａ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図３Ｂ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図３Ｃ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図３Ｄ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図３Ｅ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図３Ｆ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図３Ｇ】 本発明の他の実施形態に係るセル領域及び
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
周辺領域を含むメモリ素子の多層配線構造を示すための
各工程別断面図である。
【図４Ａ】 本発明のさらなる他の実施形態に係るセル
領域及び周辺領域を含むメモリ素子の多層配線構造を示
すための各工程別断面図である。
領域及び周辺領域を含むメモリ素子の多層配線構造を示
すための各工程別断面図である。
【図４Ｂ】 本発明のさらなる他の実施形態に係るセル
領域及び周辺領域を含むメモリ素子の多層配線構造を示
すための各工程別断面図である。
領域及び周辺領域を含むメモリ素子の多層配線構造を示
すための各工程別断面図である。
２００ 基板 ２０２ 導電パターン ２０４ 第１層間絶縁膜 ２０６ａ、２０６ｂ 下部スタッドホール ２０８ａ、２０８ｂ 下部スタッド ２０８ａ−１ 入口部 ２０８ａ−２ 接触部 ２１０ ランディングパッド ２１２ 第１エッチング阻止層 ２１４ 第２エッチング阻止層 ２１６ エッチング阻止層 ２１８ 第２層間絶縁膜 ２２０ａ、２２０ｂ 上部スタッドホール ２２２ａ、２２２ｂ 上部スタッド ２２４ａ、２２４ｂ 金属配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鄭 弘植 大韓民国京畿道水原市勧善区好梅実洞377 番地エルジーアパート112棟204号 Ｆターム(参考） 5F033 HH18 HH19 HH33 JJ19 JJ33 KK18 KK33 MM05 MM18 NN06 NN17 NN31 NN32 NN38 PP06 PP19 QQ08 QQ09 QQ10 QQ12 QQ25 QQ26 QQ31 QQ35 QQ37 QQ48 RR04 RR06 SS15 TT08 VV16 XX15 XX19 XX31 5F083 AD23 AD31 AD48 AD49 JA39 JA40 KA05 KA20 MA01 MA03 MA06 MA17 MA19 MA20 PR03 PR06 PR07 PR10 PR21 PR29 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55
Claims (27)
- 【請求項１】 半導体基板と、 半導体基板の上部に形成される層間絶縁膜と、 前記層間絶縁膜の内部に形成され、前記層間絶縁膜の表
面に隣接して第１幅を有する入口部及び、前記基板に隣
接して第２幅を有するコンタクト部を有する第１コンタ
クトスタッドと、 前記第１コンタクトスタッドと所定距離離隔され、層間
絶縁膜の内部に形成される第２スタッドとを含み、 前記入口部の第１幅が前記コンタクト部の第２幅より大
きいことを特徴とする半導体素子。 - 【請求項２】 前記第２コンタクトスタッドの表面とコ
ンタクトされるように層間絶縁膜の上部に形成され、第
２コンタクトスタッドの幅より大きい幅のランディング
パッドをさらに含むことを特徴とする請求項１に記載の
半導体素子。 - 【請求項３】 前記第２コンタクトスタッドは、接触部
及び入口部の幅が実質的に同じであることを特徴とする
請求項１または請求項２に記載の半導体素子。 - 【請求項４】 前記ランディングパッドの両側壁にはエ
ッチング阻止用物質よりなる少なくとも一つ以上のスぺ
ーサがさらに形成されることを特徴とする請求項１また
は請求項２に記載の半導体素子。 - 【請求項５】 前記ランディングパッドの上部面にはエ
ッチング阻止層がさらに備わったことを特徴とする請求
項３に記載の半導体素子。 - 【請求項６】 前記第１コンタクトスタッドの入口部は
接触部より約３０%ないし６０%程度大きい幅を有するこ
とを特徴とする請求項３に記載の半導体素子。 - 【請求項７】 前記半導体基板と層間絶縁膜との間には
多数の隣接配列されるゲート電極と、前記ゲート電極の
間の空間に形成される自己分整列プラグとが形成されて
おり、 前記層間絶縁膜の内部には前記自己整列プラグとコンタ
クトされる第３コンタクトスタッドがさらに備わったこ
とを特徴とする請求項１に記載の半導体素子。 - 【請求項８】 前記第１コンタクトスタッドの入口部の
深さは前記第３コンタクトスタッドの深さと同じかまた
はより大きいことを特徴とする請求項７に記載の半導体
素子。 - 【請求項９】 前記半導体基板はセル領域及び周辺領域
に限定されており、前記第３コンタクトスタッドは前記
セル領域に形成され、前記第１コンタクトスタッドは前
記周辺領域に形成されることを特徴とする請求項８に記
載の半導体素子。 - 【請求項１０】 半導体基板と、 半導体基板の上部に形成される層間絶縁膜と、 前記層間絶縁膜の内部に形成され、前記層間絶縁膜の表
面に隣接して第１幅を有する入口部及び前記基板に隣接
して第２幅を有するコンタクト部を有する第１コンタク
トスタッドと、 前記第１コンタクトスタッドと所定距離離隔され、層間
絶縁膜の内部に形成される第２スタッドとを含み、 前記第２コンタクトスタッドの表面とコンタクトされる
ように層間絶縁膜の上部に形成され、第２コンタクトス
タッドより大きい幅を有するランディングパッドと、 前記ランディングパッドの上部面及び側面だけを包むエ
ッチング阻止層とを含むことを特徴とする半導体素子。 - 【請求項１１】 前記第２コンタクトスタッドは、接触
及び入口部の幅がほとんど同じであることを特徴とする
請求項１０に記載の半導体素子。 - 【請求項１２】 前記エッチング阻止層は、前記ランデ
ィングパッドの上部面に形成される第１エッチング阻止
層及び、前記ランディングパッドの両側部面にスペーサ
の形で形成される第２エッチング阻止層を含むことを特
徴とする請求項１０または請求項１１に記載の半導体素
子。 - 【請求項１３】 前記第１コンタクトスタッドの入口部
は接触部より約３０%ないし６０%程度大きい幅を有する
ことを特徴とする請求項１２に記載の半導体素子。 - 【請求項１４】 前記半導体基板と層間絶縁膜との間に
は多数の隣接配列されるゲート電極及び、前記ゲート電
極の間に形成される自己整列プラグが形成されており、 前記層間絶縁膜の内部には前記自己整列プラグとコンタ
クトされる第３コンタクトスタッドがさらに備わったこ
とを特徴とする請求項１２に記載の半導体素子。 - 【請求項１５】 前記第１コンタクトスタッドの入口部
の深さは前記第３コンタクトスタッドの深さと同じかま
たはより大きいことを特徴とする請求項１４に記載の半
導体素子。 - 【請求項１６】 前記半導体基板はセル領域及び周辺領
域に限定されており、前記第３コンタクトスタッドは前
記セル領域に形成され、前記第１コンタクトスタッドは
前記周辺領域に形成されることを特徴とする請求項１５
に記載の半導体素子。 - 【請求項１７】 半導体基板上に層間絶縁膜を形成する
段階と、 前記層間絶縁膜の内部に前記半導体基板に近い接触部の
幅より前記層間絶縁膜の表面に隣接する入口部の幅が大
きい第１スタッドホールを形成する段階と、 前記層間絶縁膜の内部に前記第１スタッドホールと離隔
されるように第２スタッドホールを形成する段階と、 前記第１スタッドホール及び第２スタッドホールに導電
性物質を埋立てて、第１コンタクトスタッド及び第２コ
ンタクトスタッドを形成する段階とを含むことを特徴と
する半導体素子の製造方法。 - 【請求項１８】 前記第１スタッドホールを形成する段
階及び、第２スタッドホールを形成する段階は、 前記層間絶縁膜の所定部分を層間絶縁膜より浅くエッチ
ングして多数の第１ホールを形成する段階と、前記第１
ホールのうち選択される第１ホールの下部に位置する層
間絶縁膜の一部及び、前記第１ホールが形成されていな
い層間絶縁膜の所定部分をエッチングして半導体基板を
露出させる第２ホールを形成する段階とを含むことを特
徴とする請求項１７に記載の半導体素子の製造方法。 - 【請求項１９】 前記第２ホールを形成する段階は、 前記第１ホールが形成された層間絶縁膜の上部に、前記
選択された第１ホールの内側壁を包みつつ、その他の層
間絶縁膜の所定部分が露出されるようにフォトレジスト
パターンを形成する段階と、前記フォトレジストパター
ンの形で層間絶縁膜をエッチングする段階とを含むこと
を特徴とする請求項１８に記載の半導体素子の製造方
法。 - 【請求項２０】 前記半導体基板上に層間絶縁膜を形成
する段階前に、ゲート電極を形成する段階及び、前記ゲ
ート電極の間に自己整列されたコンタクトプラグを含め
る段階をさらに含み、第１ホールを形成すると同時に、
前記コンタクトプラグのうち選択された部分を露出させ
る段階とをさらに含むことを特徴とする請求項１７ない
し請求項１９のうちいずれか一項に記載の半導体素子の
製造方法。 - 【請求項２１】 前記第１ホールは、前記層間絶縁膜の
表面からコンタクトプラグの表面までの距離と同じか、
またはより深く形成することを特徴とする請求項２０に
記載の半導体素子の製造方法。 - 【請求項２２】 前記第１スタッドホールを形成する段
階及び、前記第２スタッドホールを形成する段階は、 前記層間絶縁膜の所定部分をエッチングして、半導体基
板の選択領域を露出させる第１ホールを形成する段階
と、 前記多数の第１ホールのうち選択される第１ホールの側
面に形成された層間絶縁膜を所定深さだけエッチングし
て、第１ホールより幅が大きい第２ホールを形成する段
階とを含むことを特徴とする請求項１７に記載の半導体
素子の製造方法。 - 【請求項２３】 前記半導体基板上に層間絶縁膜を形成
する段階前に、ゲート電極を形成する段階及び、前記ゲ
ート電極の間に自己整列されたコンタクトプラグを含め
る段階をさらに含み、第２ホールを形成すると同時に、
前記コンタクトプラグのうち選択された部分を露出させ
る段階をさらに含むことを特徴とする請求項２２に記載
の半導体素子の製造方法。 - 【請求項２４】 前記第２ホールは、前記層間絶縁膜の
表面からコンタクトプラグの表面までの距離と同じか、
またはより深く形成することを特徴とする請求項２３に
記載の半導体素子の製造方法。 - 【請求項２５】 前記第１コンタクトスタッド及び第２
コンタクトスタッドを形成する段階後に、前記第２コン
タクトスタッドとコンタクトされるように層間絶縁膜の
上部に第２コンタクトスタッドより大きい幅を有する導
電性ランディングパッドを形成する段階をさらに含むこ
とを特徴とする請求項１７に記載の半導体素子の製造方
法。 - 【請求項２６】 前記ランディングパッドを形成する段
階後に、前記ランディングパッドを包むようにエッチン
グ阻止層を形成する段階をさらに含むことを特徴とする
請求項２５に記載の半導体素子の製造方法。 - 【請求項２７】 前記エッチング阻止層を形成する段階
は、前記ランディングパッドの上部に第１エッチング阻
止層を形成する段階及び、前記ランディングパッド及び
第１エッチング阻止層の側壁にスペーサの形で第２エッ
チング阻止層を形成する段階を含むことを特徴とする請
求項２６に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0006123A KR100400033B1 (ko) | 2001-02-08 | 2001-02-08 | 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법 |
| KR2001-006123 | 2001-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246466A true JP2002246466A (ja) | 2002-08-30 |
| JP4283470B2 JP4283470B2 (ja) | 2009-06-24 |
Family
ID=19705492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386750A Expired - Lifetime JP4283470B2 (ja) | 2001-02-08 | 2001-12-19 | 多層配線構造を有する半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6836019B2 (ja) |
| JP (1) | JP4283470B2 (ja) |
| KR (1) | KR100400033B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119857A (ja) * | 2002-09-27 | 2004-04-15 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
| KR20110003190A (ko) * | 2009-07-03 | 2011-01-11 | 삼성전자주식회사 | 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자 |
| JP2011527830A (ja) * | 2008-07-09 | 2011-11-04 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | 導体間隙が縮小された超小型電子相互接続素子 |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974766B1 (en) | 1998-10-01 | 2005-12-13 | Applied Materials, Inc. | In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application |
| US6620723B1 (en) | 2000-06-27 | 2003-09-16 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US6551929B1 (en) | 2000-06-28 | 2003-04-22 | Applied Materials, Inc. | Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques |
| US7101795B1 (en) | 2000-06-28 | 2006-09-05 | Applied Materials, Inc. | Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer |
| US6936538B2 (en) | 2001-07-16 | 2005-08-30 | Applied Materials, Inc. | Method and apparatus for depositing tungsten after surface treatment to improve film characteristics |
| US7732327B2 (en) | 2000-06-28 | 2010-06-08 | Applied Materials, Inc. | Vapor deposition of tungsten materials |
| US7405158B2 (en) | 2000-06-28 | 2008-07-29 | Applied Materials, Inc. | Methods for depositing tungsten layers employing atomic layer deposition techniques |
| US7964505B2 (en) | 2005-01-19 | 2011-06-21 | Applied Materials, Inc. | Atomic layer deposition of tungsten materials |
| KR100366639B1 (ko) * | 2001-03-23 | 2003-01-06 | 삼성전자 주식회사 | 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법 |
| US6849545B2 (en) * | 2001-06-20 | 2005-02-01 | Applied Materials, Inc. | System and method to form a composite film stack utilizing sequential deposition techniques |
| US7211144B2 (en) | 2001-07-13 | 2007-05-01 | Applied Materials, Inc. | Pulsed nucleation deposition of tungsten layers |
| TW581822B (en) * | 2001-07-16 | 2004-04-01 | Applied Materials Inc | Formation of composite tungsten films |
| US9051641B2 (en) | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
| US20090004850A1 (en) | 2001-07-25 | 2009-01-01 | Seshadri Ganguli | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
| US8110489B2 (en) | 2001-07-25 | 2012-02-07 | Applied Materials, Inc. | Process for forming cobalt-containing materials |
| DE10142690A1 (de) * | 2001-08-31 | 2003-03-27 | Infineon Technologies Ag | Kontaktierung des Emitterkontakts einer Halbleitervorrichtung |
| TW589684B (en) * | 2001-10-10 | 2004-06-01 | Applied Materials Inc | Method for depositing refractory metal layers employing sequential deposition techniques |
| US7780785B2 (en) | 2001-10-26 | 2010-08-24 | Applied Materials, Inc. | Gas delivery apparatus for atomic layer deposition |
| US6916398B2 (en) | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
| US6809026B2 (en) * | 2001-12-21 | 2004-10-26 | Applied Materials, Inc. | Selective deposition of a barrier layer on a metal film |
| US6911391B2 (en) | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| US6998014B2 (en) | 2002-01-26 | 2006-02-14 | Applied Materials, Inc. | Apparatus and method for plasma assisted deposition |
| US6827978B2 (en) | 2002-02-11 | 2004-12-07 | Applied Materials, Inc. | Deposition of tungsten films |
| US6833161B2 (en) | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| US6720027B2 (en) * | 2002-04-08 | 2004-04-13 | Applied Materials, Inc. | Cyclical deposition of a variable content titanium silicon nitride layer |
| US7279432B2 (en) * | 2002-04-16 | 2007-10-09 | Applied Materials, Inc. | System and method for forming an integrated barrier layer |
| US6562711B1 (en) * | 2002-06-28 | 2003-05-13 | Intel Corporation | Method of reducing capacitance of interconnect |
| US6821563B2 (en) | 2002-10-02 | 2004-11-23 | Applied Materials, Inc. | Gas distribution system for cyclical layer deposition |
| KR100475123B1 (ko) * | 2003-01-07 | 2005-03-10 | 삼성전자주식회사 | 자기 정렬된 컨택 패드 분리를 위한 화학적 기계적 평탄화공정 |
| US7262133B2 (en) * | 2003-01-07 | 2007-08-28 | Applied Materials, Inc. | Enhancement of copper line reliability using thin ALD tan film to cap the copper line |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| JP2004342938A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
| KR101090370B1 (ko) * | 2003-12-08 | 2011-12-08 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
| KR100520227B1 (ko) * | 2003-12-26 | 2005-10-11 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 및 그에 따른 구조 |
| KR100607193B1 (ko) * | 2004-12-24 | 2006-08-01 | 삼성전자주식회사 | 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들 |
| JP2006339343A (ja) * | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100732759B1 (ko) * | 2005-06-22 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 및 그 형성 방법 |
| TWI329135B (en) | 2005-11-04 | 2010-08-21 | Applied Materials Inc | Apparatus and process for plasma-enhanced atomic layer deposition |
| KR100722769B1 (ko) * | 2006-05-19 | 2007-05-30 | 삼성전자주식회사 | 상변화 메모리 장치 및 이의 형성 방법 |
| KR100751663B1 (ko) * | 2006-09-06 | 2007-08-23 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101173478B1 (ko) * | 2006-09-29 | 2012-08-14 | 에스케이하이닉스 주식회사 | 반도체 소자 제조방법 |
| US7948094B2 (en) | 2007-10-22 | 2011-05-24 | Rohm Co., Ltd. | Semiconductor device |
| KR101094380B1 (ko) * | 2008-12-29 | 2011-12-15 | 주식회사 하이닉스반도체 | 금속콘택을 갖는 반도체장치 제조 방법 |
| KR101565797B1 (ko) * | 2009-02-16 | 2015-11-05 | 삼성전자주식회사 | 콘택 플러그를 포함하는 반도체 장치 |
| KR101006531B1 (ko) * | 2009-05-11 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US8294276B1 (en) * | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
| US8854865B2 (en) * | 2010-11-24 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8785283B2 (en) * | 2012-12-05 | 2014-07-22 | United Microelectronics Corp. | Method for forming semiconductor structure having metal connection |
| US9082966B2 (en) * | 2013-09-26 | 2015-07-14 | Micron Technology, Inc. | Methods of forming semiconductor devices and structures with improved planarization, uniformity |
| US9153483B2 (en) | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| US9397004B2 (en) * | 2014-01-27 | 2016-07-19 | GlobalFoundries, Inc. | Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings |
| TWI650804B (zh) * | 2015-08-03 | 2019-02-11 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
| US9570573B1 (en) * | 2015-08-10 | 2017-02-14 | Globalfoundries Inc. | Self-aligned gate tie-down contacts with selective etch stop liner |
| US10734269B1 (en) | 2017-06-07 | 2020-08-04 | Apple Inc. | Micro device metal joint process |
| US11393821B1 (en) | 2021-01-04 | 2022-07-19 | Winbond Electronics Corp. | Semiconductor device and manufacturing method thereof |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3391933B2 (ja) * | 1995-04-27 | 2003-03-31 | 沖電気工業株式会社 | 半導体素子とその製造方法 |
| US5654589A (en) * | 1995-06-06 | 1997-08-05 | Advanced Micro Devices, Incorporated | Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC application |
| US5834845A (en) * | 1995-09-21 | 1998-11-10 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
| KR0168355B1 (ko) * | 1995-11-02 | 1999-02-01 | 김광호 | 반도체장치의 배선 형성방법 |
| KR100399933B1 (ko) * | 1995-12-16 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| US5840624A (en) | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
| US5846876A (en) * | 1996-06-05 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit which uses a damascene process for producing staggered interconnect lines |
| JP4149546B2 (ja) * | 1996-12-24 | 2008-09-10 | 株式会社東芝 | 半導体装置の製造方法 |
| TW365065B (en) * | 1997-07-19 | 1999-07-21 | United Microelectronics Corp | Embedded memory structure and manufacturing method thereof |
| KR100435262B1 (ko) * | 1997-08-13 | 2004-07-16 | 삼성전자주식회사 | 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법 |
| US5891799A (en) | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
| US6081032A (en) * | 1998-02-13 | 2000-06-27 | Texas Instruments - Acer Incorporated | Dual damascene multi-level metallization and interconnection structure |
| JP3441368B2 (ja) * | 1998-05-29 | 2003-09-02 | 京セラ株式会社 | 多層配線基板およびその製造方法 |
| US6261937B1 (en) * | 1998-06-24 | 2001-07-17 | Siemens Aktiengesellschaft | Method for forming a semiconductor fuse |
| US6197639B1 (en) * | 1998-07-13 | 2001-03-06 | Samsung Electronics Co., Ltd. | Method for manufacturing NOR-type flash memory device |
| US6165898A (en) * | 1998-10-23 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
| US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
| US6159839A (en) * | 1999-02-11 | 2000-12-12 | Vanguard International Semiconductor Corporation | Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections |
| US6117725A (en) * | 1999-08-11 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Method for making cost-effective embedded DRAM structures compatible with logic circuit processing |
| JP2001185552A (ja) * | 1999-12-27 | 2001-07-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6324095B1 (en) | 2000-05-09 | 2001-11-27 | Agere Systems Guardian Corp. | Low voltage flash EEPROM memory cell with improved data retention |
| US6281059B1 (en) * | 2000-05-11 | 2001-08-28 | Worldwide Semiconductor Manufacturing Corp. | Method of doing ESD protective device ion implant without additional photo mask |
| WO2001086701A2 (en) * | 2000-05-12 | 2001-11-15 | Tokyo Electron Limited | Method of high selectivity sac etching |
| US6528845B1 (en) * | 2000-07-14 | 2003-03-04 | Lucent Technologies Inc. | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection |
| US6680252B2 (en) * | 2001-05-15 | 2004-01-20 | United Microelectronics Corp. | Method for planarizing barc layer in dual damascene process |
| TW518719B (en) * | 2001-10-26 | 2003-01-21 | Promos Technologies Inc | Manufacturing method of contact plug |
-
2001
- 2001-02-08 KR KR10-2001-0006123A patent/KR100400033B1/ko active IP Right Grant
- 2001-10-31 US US09/999,104 patent/US6836019B2/en not_active Expired - Lifetime
- 2001-12-19 JP JP2001386750A patent/JP4283470B2/ja not_active Expired - Lifetime
-
2004
- 2004-11-16 US US10/989,930 patent/US7510963B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119857A (ja) * | 2002-09-27 | 2004-04-15 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
| JP2011527830A (ja) * | 2008-07-09 | 2011-11-04 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | 導体間隙が縮小された超小型電子相互接続素子 |
| US8900464B2 (en) | 2008-07-09 | 2014-12-02 | Invensas Corporation | Method of making a microelectronic interconnect element with decreased conductor spacing |
| US9524947B2 (en) | 2008-07-09 | 2016-12-20 | Invensas Corporation | Microelectronic interconnect element with decreased conductor spacing |
| US9856135B2 (en) | 2008-07-09 | 2018-01-02 | Invensas Corporation | Microelectronic interconnect element with decreased conductor spacing |
| KR20110003190A (ko) * | 2009-07-03 | 2011-01-11 | 삼성전자주식회사 | 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자 |
| KR101616044B1 (ko) * | 2009-07-03 | 2016-04-28 | 삼성전자주식회사 | 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6836019B2 (en) | 2004-12-28 |
| US20050070094A1 (en) | 2005-03-31 |
| US20020105088A1 (en) | 2002-08-08 |
| US7510963B2 (en) | 2009-03-31 |
| KR20020065983A (ko) | 2002-08-14 |
| JP4283470B2 (ja) | 2009-06-24 |
| KR100400033B1 (ko) | 2003-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4283470B2 (ja) | 多層配線構造を有する半導体素子及びその製造方法 | |
| US7342275B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20070281461A1 (en) | Semiconductor device having a contact structure with a contact spacer and method of fabricating the same | |
| US6194757B1 (en) | Semiconductor device having contact hole and method of manufacturing the same | |
| KR100389924B1 (ko) | 보이드 영역내에 형성된 국부 식각 저지층이 구비된 비트라인 스터드상의 비트 라인 랜딩 패드와 비경계 콘택을갖는 반도체 소자 및 그의 제조방법 | |
| JP2007049016A (ja) | 半導体装置およびその製造方法 | |
| JP2009038388A (ja) | 局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法 | |
| JP2005005669A (ja) | 半導体素子の製造方法 | |
| JP2009164535A (ja) | 半導体装置、及びその製造方法 | |
| JP2002009149A (ja) | 半導体装置およびその製造方法 | |
| JP5529365B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2003031694A (ja) | シリンダ型キャパシタを含む半導体素子及びその製造方法 | |
| US20080150014A1 (en) | Semiconductor Device and Method for Fabricating the Same | |
| US7276451B2 (en) | Method for manufacturing semiconductor device | |
| JP5107499B2 (ja) | 半導体装置 | |
| JPH10242418A (ja) | Ｄｒａｍおよびその製造方法 | |
| KR100643568B1 (ko) | 반도체소자의 깊은 콘택홀 형성 방법 | |
| JP6814839B2 (ja) | ダイナミックランダムアクセスメモリ及びその製造方法 | |
| JPH07326716A (ja) | ディーラム キャパシター製造方法 | |
| JPH08306878A (ja) | 半導体装置の製造方法 | |
| JP2007324596A (ja) | コンタクトスペーサを有するコンタクト構造を具備した半導体素子及びその製造方法 | |
| KR20030050667A (ko) | 콘택홀 형성 방법 및 그를 이용한 메모리소자의 제조 방법 | |
| KR20010077259A (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR20060029005A (ko) | 반도체소자의 깊은 콘택홀 형성 방법 | |
| KR20050002361A (ko) | 반도체소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080812 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090319 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4283470 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140327 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |