KR20060029005A - 반도체소자의 깊은 콘택홀 형성 방법 - Google Patents

반도체소자의 깊은 콘택홀 형성 방법 Download PDF

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KR20060029005A KR1020040077959A KR20040077959A KR20060029005A KR 20060029005 A KR20060029005 A KR 20060029005A KR 1020040077959 A KR1020040077959 A KR 1020040077959A KR 20040077959 A KR20040077959 A KR 20040077959A KR 20060029005 A KR20060029005 A KR 20060029005A
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Abstract

본 발명은, 하부에 배리어막을 갖는 도전패턴과 전기적으로 콘택되는 금속배선을 형성하는 깊은 콘택홀 형성 공정에서 콘택 되는 면적을 충분히 확보하고 콘택 낫 오픈을 방지할 수 있는 반도체 소자의 깊은 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 전도막/전도성 배리어막의 적층 구조를 갖는 도전패턴을 형성하는 단계; 상기 도전패턴 상에 절연막을 형성하는 단계; 및 상기 절연막을 선택적으로 식각하여 후속 금속 배선과 콘택이 이루어질 상기 전도막을 노출시키는 콘택홀을 형성하되, 상기 전도막에 펀치 스루가 발생하도록 하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
또한, 본 발명은, 셀영역 및 주변영역을 포함하는 기판 상에 비트라인 전도막/배리어막의 적층 구조를 갖는 비트라인을 형성하는 단계; 상기 비트라인 상에 제1층간절연막을 형성하는 단계; 상기 비트라인 상부의 셀영역에 상부전극/유전막/하부전극이 적층된 구조의 캐패시터를 형성하는 단계; 상기 캐패시터 상에 제2층간절연막을 형성하는 단계; 및 상기 주변영역에서 상기 제2층간절연막과 상기 제1층간절연막을 선택적으로 식각하여 후속 금속 배선과 콘택이 이루어질 상기 비트라인 전도막을 노출시키는 콘택홀을 형성하되, 상기 비트라인 전도막에 펀치 스루가 발생하도록 하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
깊은 콘택홀, 비트라인, 하드마스크, 실린더, 컨캐이브, 캐패시터 상부전극, 금속 배선, 텅스텐.

Description

반도체소자의 깊은 콘택홀 형성 방법{METHOD FOR FABRICATION OF DEEP CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 제1금속배선이 형성된 컨캐이브형 캐패시터를 갖는 반도체 메모리 소자를 도시한 단면도.
도 2는 제1금속배선이 형성된 실린더형 캐패시터를 갖는 반도체 메모리 소자를 도시한 단면도.
도 3은 캐패시터 상부전극과 콘택되는 제1금속배선이 형성된 반도체 메모리 소자의 일부를 도시한 단면도.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 주변영역에서의 비트라인 금속 배선 형성을 위한 콘택홀이 형성된 공정 단면도.
도 5는 금속 콘택 형성을 위한 식각 공정을 통해 노출되는 비트라인 전도막의 면적을 종래기술과 본발명을 비교 도시한 사진.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 기판 401 : 도전층
402 : 층간절연막 403 : 제1배리어막
404 : 제2배리어막 405 : 비트라인 전도막
406 : 비트라인 하드마스크 407 : 절연막 구조
408 : 마스크 패턴 409 : 콘택홀
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 깊은 콘택홀 형성 방법에 관한 것이다.
일반적으로 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정시 필요 요건(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포 토레지스트의 변형(Deformation)을 방지해야 하는 요건이 더 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 소자의 집적도는 증가하고 디자인 룰은 감소함에 따라 인접한 도전패턴(예컨대, 게이트전극) 사이의 거리가 감소하게 되며, 이와는 반대로 도전패턴의 두께는 증가함에 따라, 도전패턴의 높이와 도전패턴들 사이의 거리의 비를 나타내는 종횡비(Aspect ratio)는 점차 증가하게 된다.
그 대표적인 예가 반도체 메모리 소자 제조시 제1금속배선(M1) 형성 공정이다. 제1금속배선은 비트라인 또는 캐패시터의 상부전극과 연결되도록 형성하는 급속배선으로, 비트라인 형성 및 셀영역의 캐패시터 형성 후 주변영역에서 이루어진다.
도 1은 제1금속배선이 형성된 컨캐이브(Concave)형 캐패시터를 갖는 반도체 메모리 소자를 도시한 단면도이다.
여기서, A는 셀영역을 나타내고, B는 주변영역을 나타낸다.
도 1을 참조하면, 필드영역과 액티브영역을 구분하기 위한 필드산화막(101, Fox)이 기판(100)에 국부적으로 형성되어 있다. 기판(100) 상에는 게이트 하드마스크(104)/게이트 전도막(103)/게이트 절연막(102)의 적층 구조를 갖고, 주변영역(B)에서 그 측면에 스페이서(107)를 갖는 복수의 게이트전극 패턴(G1 ∼ G6)이 형성되어 있다.
스페이서(107)를 포함한 복수의 게이트전극 패턴(G1 ∼ G6)의 프로파일을 따라 식각정지막(107)이 형성되어 있으며, 식각정지막(107)은 셀콘택 플러그(109) 형성을 위한 식각 공정에서 셀영역(A)의 게이트전극 패턴(G1 ∼ G5) 측면에 스페이서의 형상으로 남아 있게 된다.
복수의 게이트전극 패턴(G1 ∼ G6) 사이에는 제1층간절연막(108)과 셀콘택 플러그(109)가 게이트 하드마스크(104)와 평탄화되어 있다. 셀콘택 플러그(109)는 셀영역(A)에서 게이트전극 패턴 G1과 G2 사이, G2와 G3 사이 및 G4와 G5 사이에서 기판(100)의 불순물 확산영역(도시하지 않음)과 전기적으로 연결되어 있다.
셀콘택 플러그(109)를 포함한 전면에는 제2층간절연막(110)이 형성되어 있다. 주변영역(B)에서는 제2층간절연막(110)과 제1층간절연막(108)이 식각되어 소스/드레인(105)이 노출된 식각 프로파일과 제2층간절연막(110)과 게이트 하드마스크(104)가 식각되어 게이트 전도막(103)이 노출된 식각 프로파일을 따라 제1배리어막(111)과 제2배리어막(112)이 차례로 형성되어 있다. 제2배리어막(112) 상에는 비트라인 전도막(113)이 형성되어 있고, 비트라인 전도막(113) 상에는 비트라인 하드마스크(114)가 형성되어 있다. 비트라인 하드마스크(114)/비트라인 전도막(113)/제2배리어막(112)/제1배리어막(111)은 비트라인(B/L)을 이루고 있으며, 비트라인(B/L) 측벽에는 비트라인 스페이서(115)가 형성되어 있다. 제1배리어막(111)과 제2배리어막(112)으로는 각각 Ti막과 TiN막 등이 이용되고, 비트라인 전도막(113)으로는 텅스텐막이 주로 이용된다.
한편, 도 1의 단면도에서는 셀영역(A)에서의 비트라인은 나타나지 않는다.
비트라인(B/L) 상에는 제3층간절연막(116)이 형성되어 있으며, 제3층간절연막(116)과 제2층간절연막(110)을 관통하여 셀콘택 플러그(109)와 콘택된 스토리지노드용 콘택 플러그(127)가 형성되어 있다. 제3층간절연막(116) 상에는 캐패시터 하부전극 형성시 스토리지노드용 콘택 플러그(127)를 포함한 하부의 어택을 방지하기 위한 식각정지막(117)이 형성되어 있으며, 식각정지막(117) 상에는 제4층간절연막(118)이 형성되어 있다.
제4층간절연막(118) 상에는 캐패시터의 수직 높이를 결정하는 캐패시터 산화막(119)이 형성되어 있으며, 캐패시터 산화막(119)이 식각되어 이루는 컨캐이브 형상의 프로파일을 따라 컨캐이브 형상으로 하부전극(120)이 형성되어 있으며, 하부전극(120)은 이웃하는 하부전극(120)과 캐패시터 산화막(119) 상부에서 아이솔레이션되어 있다. 하부전극(120) 상에는 유전막(121)이 형성되어 있으며, 유전막(121) 상에는 상부전극(122)이 형성되어 있다. 도 1에서는 하부전극(120)과 유전막(121) 및 상부전극(122)으로 이루어진 컨캐이브 형상의 두개의 캐패시터 Cap1과 Cap2가 형성되어 있다.
캐패시터 Cap1과 Cap2가 형성된 전면에 제5층간절연막(123)이 형성되어 있으며, 제5층간절연막(123)을 관통하여 상부전극(122)에 콘택된 금속 콘택 124a가 형성되어 있으며, 금속 콘택 124a 형성시 동시에 형성되며 제5층간절연막(123)과 캐패시터 산화막(119)과 제4층간절연막(118)과 식각정지막(117)과 제3층간절연막(116) 및 비트라인 하드마스크(114)를 관통하여 비트라인 전도막(113)에 콘택된 금속 콘택 124b가 형성되어 있다. 금속 콘택(124a, 124b) 상에는 배리어막(125)이 형 성되어 있으며, 배리어막(125) 상에는 제1금속배선(126, M1)이 형성되어 있다.
제1금속배선(126, M1)과 콘택되는 금속 콘택(124a)과 비트라인 전도막(113)과 콘택되는 금속 콘택(124b)은 동일한 공정에 의해 이루어진다. 한편, 컨캐이브 형상의 캐패시터(Cap1, Cap2)의 경우, 제1금속배선(126, M1)과 콘택되는 금속 콘택(124a) 형성 시의 식각 타겟은 제5층간절연막(123)인 반면, 비트라인 전도막(113)과 콘택되는 금속 콘택(124b)의 식각 타겟은 제5층간절연막(123)과 캐패시터 산화막(119)과 제4층간절연막(118)과 식각정지막(117)과 제3층간절연막(116) 및 비트라인 하드마스크(114)이다. 따라서, 둘 사이의 식각 타겟의 차이가 상당히 큼을 알 수 있다.
도 2는 제1금속배선이 형성된 실린더(Cylinder)형 캐패시터를 갖는 반도체 메모리 소자를 도시한 단면도이다.
여기서, A는 셀영역을 나타내고, B는 주변영역을 나타낸다.
도 2를 참조하면, 필드영역과 액티브영역을 구분하기 위한 필드산화막(101, Fox)이 기판(200)에 국부적으로 형성되어 있다. 기판(200) 상에는 게이트 하드마스크(204)/게이트 전도막(203)/게이트 절연막(202)의 적층 구조를 갖고, 주변영역(B)에서 그 측면에 스페이서(207)를 갖는 복수의 게이트전극 패턴(G1 ∼ G6)이 형성되어 있다.
스페이서(207)를 포함한 복수의 게이트전극 패턴(G1 ∼ G6)의 프로파일을 따라 식각정지막(207)이 형성되어 있으며, 식각정지막(207)은 셀콘택 플러그(209) 형성을 위한 식각 공정에서 셀영역(A)의 게이트전극 패턴(G1 ∼ G5) 측면에 스페이서 의 형상으로 남아 있게 된다.
복수의 게이트전극 패턴(G1 ∼ G6) 사이에는 제1층간절연막(208)과 셀콘택 플러그(209)가 게이트 하드마스크(204)와 평탄화되어 있다. 셀콘택 플러그(209)는 셀영역(A)에서 게이트전극 패턴 G1과 G2 사이, G2와 G3 사이 및 G4와 G5 사이에서 기판(200)의 불순물 확산영역(도시하지 않음)과 전기적으로 연결되어 있다.
셀콘택 플러그(209)를 포함한 전면에는 제2층간절연막(210)이 형성되어 있다. 주변영역(B)에서는 제2층간절연막(210)과 제1층간절연막(208)이 식각되어 소스/드레인(205)이 노출된 식각 프로파일과 제2층간절연막(210)과 게이트 하드마스크(204)가 식각되어 게이트 전도막(203)이 노출된 식각 프로파일을 따라 제1배리어막(211)과 제2배리어막(212)이 차례로 형성되어 있다. 제2배리어막(212) 상에는 비트라인 전도막(213)이 형성되어 있고, 비트라인 전도막(213) 상에는 비트라인 하드마스크(214)가 형성되어 있다. 비트라인 하드마스크(214)/비트라인 전도막(213)/제2배리어막(212)/제1배리어막(211)은 비트라인(B/L)을 이루고 있으며, 비트라인(B/L) 측벽에는 비트라인 스페이서(215)가 형성되어 있다. 제1배리어막(211)과 제2배리어막(212)으로는 각각 Ti막과 TiN막 등이 이용되고, 비트라인 전도막(213)으로는 텅스텐막이 주로 이용된다.
한편, 도 2의 단면도에서는 셀영역(A)에서의 비트라인은 나타나지 않는다.
비트라인(B/L) 상에는 제3층간절연막(216)이 형성되어 있으며, 제3층간절연막(216)과 제2층간절연막(210)을 관통하여 셀콘택 플러그(209)와 콘택된 스토리지노드용 콘택 플러그(226)가 형성되어 있다. 제3층간절연막(216) 상에는 캐패시터 하부전극 형성시 스토리지노드용 콘택 플러그(226)를 포함한 하부의 어택을 방지하기 위한 식각정지막(217)이 형성되어 있으며, 식각정지막(217) 상에는 제4층간절연막(218)이 형성되어 있다.
제4층간절연막(218) 실린더 형상의 하부전극(219)이 형성되어 있으며, 하부전극(219)은 이웃하는 하부전극(219)과 아이솔레이션되어 있다. 하부전극(219) 상에는 유전막(220)이 형성되어 있으며, 유전막(220) 상에는 상부전극(221)이 형성되어 있다. 도 2에서는 하부전극(219)과 유전막(220) 및 상부전극(221)으로 이루어진 실린더 형상의 두개의 캐패시터 Cap1과 Cap2가 형성되어 있다.
캐패시터 Cap1과 Cap2가 형성된 전면에 제5층간절연막(222)이 형성되어 있으며, 제5층간절연막(222)을 관통하여 상부전극(221)에 콘택된 금속 콘택 223a가 형성되어 있으며, 금속 콘택 223a 형성시 동시에 형성되며 제5층간절연막(222)과 제4층간절연막(218)과 식각정지막(217)과 제3층간절연막(216) 및 비트라인 하드마스크(214)를 관통하여 비트라인 전도막(213)에 콘택된 금속 콘택 223b가 형성되어 있다. 금속 콘택(223a, 223b) 상에는 배리어막(224)이 형성되어 있으며, 배리어막(224) 상에는 제1금속배선(225, M1)이 형성되어 있다.
제1금속배선(225, M1)과 콘택되는 금속 콘택(223a)과 비트라인 전도막(213)과 콘택되는 금속 콘택(223b)은 동일한 공정에 의해 이루어진다.
도 1에 도시된 컨캐이브 형상의 캐패시터(Cap1, Cap2)의 경우, 제1금속배선(126, M1)과 콘택되는 금속 콘택(124a) 형성 시의 식각 타겟은 제5층간절연막(123)인 반면, 비트라인 전도막(113)과 콘택되는 금속 콘택(124b)의 식각 타겟은 제5층 간절연막(123)과 캐패시터 산화막(119)과 제4층간절연막(118)과 식각정지막(117)과 제3층간절연막(116) 및 비트라인 하드마스크(114)이다. 따라서, 둘 사이의 식각 타겟의 차이가 상당히 크다.
반면, 도 2에 도시된 실린더 형상의 캐패시터 Cap1과 Cap2를 갖는 반도체 메모리 소자의 경우는, 도 1의 캐패시터 산화막(119) 및 제5층간절연막(123)과 도 2의 제5층간절연막(222)의 수직 높이가 거의 동일하다.
제5층간절연막(222)의 수직 높이는 제4층간절연막(218)과 식각정지막(217)과 제3층간절연막(216) 및 비트라인 하드마스크(214)의 수직 높이를 모두 합한 것보다 훨씬 크기 때문에 실린더 형상의 캐패시터 Cap1과 Cap2를 갖는 반도체 메모리 소자는 금속 콘택 223a와 223b 사이의 식각 타겟 차이는 경미하다.
도 1 및 도 2에서 살펴본 바와 같이, 특히 도 1에 도시된 컨캐이브형의 캐패시터를 갖는 구조에서, 비트라인 전도막과 콘택되는 금속 콘택과 캐패시터 상부전극과 콘택되는 금속 콘택 사이의 식각 타겟의 차이가 큼을 알 수 있다.
도 3은 캐패시터 상부전극과 콘택되는 제1금속배선이 형성된 반도체 메모리 소자의 일부를 도시한 단면도이다.
도 3을 참조하면, 기판(300) 상에 절연막을 포함하는 복수의 막이 적층된 하부 구조(301)가 형성되어 있으며, 금속 콘택 형성시 발생되는 펀치 스루(Punch through)로 인한 도전패턴의 어택을 방지하기 위한 더미 패턴(302)이 하부 구조 내에 형성되어 있다. 캐패시터 상부전극(303)과 층간절연막(304)이 형성되어 있으며, 캐패시터 상부전극(303)을 펀치 스루하는 금속 콘택(305)이 형성되어 있으며, 금속 콘택(305) 상에는 제1금속배선(306)이 형성되어 있다.
컨캐이브 형상의 캐패시터인 경우에는 비트라인 전도막과 콘택되는 금속 콘택과 캐패시터 상부전극과 콘택되는 금속 콘택 사이의 식각 타겟의 차이가 크므로, 이로 인한 캐패시터 상부전극의 펀치 스루 발생은 필연적이다. 따라서, 도 3에 도시된 바와 같이 하부구조 내에서 식각이 완료되는 위치에 더미 패턴(302)을 배치함으로써, 펀치 스루로 인한 하부 도전 패턴의 어택을 방지한다.
디자인 룰이 100nm 아하급으로 점차 감소함에 따라 금속 콘택을 위한 식각 공정시 종횡비 증가에 따라 식각 마진을 개선하기 위해서 비트라인 전도막과 같은 하부 도전패턴을 노출시키는 금속 콘택 방식이 주로 사용된다. 이러한 경우 컨캐이브 형상을 갖는 캐패시터 처럼 캐패시턴스를 확보하기 위해 캐패시터의 수직 높이를 증가시키고, 이에 따라 비트라인 전도막을 노출시키는 금속 콘택 형성 공정시 오픈되는 콘택 저면의 임계치수(Critical Dimension; 이하 CD라 함)의 감소는 불가피하게 된다. 콘택 저면의 CD 감소는 콘택 저항을 증가시키며, 심할 경우 콘택 낫 오픈(Contact not open)을 유발하게 된다. 콘택 낫 오픈 방지를 위한 과도 식각은 콘택 개구부 상부를 찌그러뜨리는 문제를 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하부에 배리어막을 갖는 도전패턴과 전기적으로 콘택되는 금속배선을 형성하는 깊은 콘택홀 형성 공정에서 콘택 되는 면적을 충분히 확보하고 콘택 낫 오픈을 방지할 수 있는 반도체 소자의 깊은 콘택홀 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 전도막/전도성 배리어막의 적층 구조를 갖는 도전패턴을 형성하는 단계; 상기 도전패턴 상에 절연막을 형성하는 단계; 및 상기 절연막을 선택적으로 식각하여 후속 금속 배선과 콘택이 이루어질 상기 전도막을 노출시키는 콘택홀을 형성하되, 상기 전도막에 펀치 스루가 발생하도록 하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역 및 주변영역을 포함하는 기판 상에 비트라인 전도막/배리어막의 적층 구조를 갖는 비트라인을 형성하는 단계; 상기 비트라인 상에 제1층간절연막을 형성하는 단계; 상기 비트라인 상부의 셀영역에 상부전극/유전막/하부전극이 적층된 구조의 캐패시터를 형성하는 단계; 상기 캐패시터 상에 제2층간절연막을 형성하는 단계; 및 상기 주변영역에서 상기 제2층간절연막과 상기 제1층간절연막을 선택적으로 식각하여 후속 금속 배선과 콘택이 이루어질 상기 비트라인 전도막을 노출시키는 콘택홀을 형성하되, 상기 비트라인 전도막에 펀치 스루가 발생하도록 하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
본 발명은 하부에 배리어막을 갖는 도전패턴과 전기적으로 콘택되는 금속배 선을 형성하는 반도체 소자의 깊은 콘택홀 형성 공정에서, 콘택되는 하부의 도전패턴에 펀치 스루를 발생시키고 배리어막에 식각 멈춤을 한다.
이로 인해, 금속 콘택의 접촉 면적을 증가시켜 콘택 저항을 감소시킬 수 있으며, 콘택 낫 오픈을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 주변영역에서의 비트라인 금속 배선 형성을 위한 콘택홀이 형성된 공정 단면을 나타내는 바, 이를 참조하여 본 발명의 깊은 콘택홀 형성 공정을 상세히 설명한다.
후술하는 본 발명의 실시예에서는 반도체소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속 배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
먼저, 기판(400) 상에 도전층(401)을 형성한다. 도전층(401)은 셀영역의 콘택 플러그나, 주변영역에서의 게이트 전도막 또는 소스/드레인 접합 등을 포함한다.
도전층(400)이 형성된 전체 구조 상부에 층간절연막(402)을 형성한다. 도 4 에 도시된 실시예는 반도체 소자의 주변영역을 나타내는 바, 이 때 셀영역에서는 셀콘택 플러그가 형성되어 있다.
층간절연막(402)을 식각하여 도전층(401) 즉, 게이트 전도막과 소스/드레인 접합을 노출시키는 오픈부(도시하지 않음)를 형성한다. 이어서, 셀영역의 층간절연막(402)을 식각하여 셀콘택 플러그를 노출시키는 오픈부(도시하지 않음)를 형성한다.
이어서, 오픈부가 형성된 프로파일을 따라 제1배리어막(403)과 제2배리어막(404)을 차례로 형성한다. 제1배리어막(403)과 제2배리어막(404)으로는 Ti, TiN, TiAlN, Ta, TaN 등을 사용한다.
제2배리어막(404) 상에 비트라인 전도막(405)과 하드마스크용 물질막을 차례로 형성한 다음, 비트라인 패턴 형성을 위한 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 비트라인 하드마스크(406)/비트라인 전도막(405)의 적층 구조를 갖는 비트라인을 형성한다.
비트라인 전도막(405)으로는 주로 텅스텐이 사용되고, 비트라인 하드마스크(406)로는 실리콘 질화막 또는 실리콘 산화질화막 등의 질화막 계열의 절연막이 주로 사용된다.
이어서, 셀영역에서 스토리지노드용 콘택 플러그를 형성한 다음, 캐패시터를 형성한다.
캐패시터는 스택형, 컨캐이브형 또는 실린더형 등 다양한 형상으로 구현이 가능하며, 통상의 상부전극/유전막/하부전극의 구조를 갖는다.
이 때, 주변영역에서는 캐패시터 산화막(컨캐이브형일 경우)과 층간절연막 및 식각정지막이 적층되거나, 층간절연막과 식각정지막이 적층된 상당히 두꺼운 절연막 구조(407)를 이룰 것이다.
층간절연막(402) 및 캐패시터 산화막 등은 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등을 단독 또는 조합하여 형성한 것이다.
절연막 구조(407) 상에 캐패시터 상부전극과 제1금속 배선 및 비트라인 전도막 금속배선 간의 전기적 연결을 위한 금속 콘택 형성용 마스크 패턴(408)을 형성한다.
마스크 패턴(408)은 포토레지스트 패턴의 단독 구조 포토레지스트 패턴/반사방지막 구조 또는 포토레지스트 패턴/반사방지막/희생 하드마스크 구조를 모두 포함한다.
ArF 포토리소그라피 공정 등과 같이 고해상도를 요구하는 경우에는 포토레지스트 패턴의 두께를 크게 가져갈 수 없으므로 희생 하드마스크의 사용이 거의 필수적이다.
희생 하드마스크는 피식각층인 절연막 구조(407)와 선택비를 갖는 재료를 이용한다.
희생 하드마스크는 질화막, 폴리실리콘막, Al막, W막, WSix(x는 1 내지 2) 막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막, 아모르포스 카본막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용한다.
아울러,반사방지막은 노광시 하부 즉, 희생 하드마스크의 광반사도가 높음으로 인해 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 희생 하드마스크와 포토레지스트의 접착력을 향상시킬 목적으로 사용한다. 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기계열(Organic)의 물질을 이용한다.
이어서, 마스크 패턴(408)을 식각마스크로 절연막 구조(407)을 식각하여 콘택이 이루어질 비트라인 전도막(405)에서 펀치 스루가 발생하도록 식각 공정을 실시하여 제2배리어막(404)을 노출시키는 콘택홀(409)을 형성한다.
이 때, 캐패시터 상부전극 또한 펀치 스루가 발생하여 금속 콘택이 이루어질 부분이 노출되며, 그 하부에는 하부의 어택을 방지하기 위해 더미 패턴이 형성되어 있다.
이 때, 비트라인 전도막(405) 내부에서 식각 멈춤을 하거나, 제2배리어막(404)을 노출시킬 수도 있다.
비트라인 전도막(405)에 대한 펀치 스루를 유도함에 따라 노출되는 면적이 종래의 하부 면적 뿐만이 아니라 원통 형태의 측면까지 노출되므로 후속 금속 콘택 시 콘택되는 면적이 증가하게 되며, 이로 인해 콘택 저항을 낮출 수 있다.
제2배리어막(444)을 노출시키는 타겟을 진행함으로 인해 비트라인 전도막(405)에 대해 충분한 식각이 이루어지므로 비트라인 전도막(405)의 식각되는 면적 또한 증가한다.
도 5는 금속 콘택 형성을 위한 식각 공정을 통해 노출되는 비트라인 전도막의 면적을 종래기술과 본발명을 비교 도시한 사진이다.
도 5의 (a)에 도시된 종래기술에 비해 도 5의 (b)에 도시된 본 발명의 경우노출되는 타겟을 제2배리어막(44)으로 함으로 인해 비트라인 전도막(405)에 대한 식각이 보다 많이 이루어져 비트리인 전도막(405)이 펀치 스루되는 콘택홀의 면적이 증가함을 알 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 그 하부에 배리어막을 갖는 도전패턴과 금속배선 간의 연결을 위한 깊은 콘택홀 형성 공정에서, 식각시 노출되는 타겟을 배리어막으로 함으로써, 콘택되는 부분을 증가시킬 수 있으며, 타겟이 하부로 향함에 따라 도전패턴의 식각되는 부분이 증가하여 추가적인 콘택 면적을 증가시켜 콘택 저항을 감소시킬 수 있으며, 콘택 낫 오픈을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 비트라인 금속 배선 공정을 그 예로 하였으나, 게이트전극 패턴, 콘택 패드 또는 금속배선 등과의 콘택홀 형성 공정 등 콘택홀을 형성하는 모든 공정으로 응용이 가능하다.
상술한 바와 같은 본 발명은, 깊은 콘택홀 형성시 콘택 면적을 충분히 확보하여 콘택 저항을 줄일 수 있어, 반도체 소자의 성능을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 기판 상에 전도막/전도성 배리어막의 적층 구조를 갖는 도전패턴을 형성하는 단계;
    상기 도전패턴 상에 절연막을 형성하는 단계; 및
    상기 절연막을 선택적으로 식각하여 후속 금속 배선과 콘택이 이루어질 상기 전도막을 노출시키는 콘택홀을 형성하되, 상기 전도막에 펀치 스루가 발생하도록 하는 단계
    를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전패턴은 비트라인인 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  3. 셀영역 및 주변영역을 포함하는 기판 상에 비트라인 전도막/배리어막의 적층 구조를 갖는 비트라인을 형성하는 단계;
    상기 비트라인 상에 제1층간절연막을 형성하는 단계;
    상기 비트라인 상부의 셀영역에 상부전극/유전막/하부전극이 적층된 구조의 캐패시터를 형성하는 단계;
    상기 캐패시터 상에 제2층간절연막을 형성하는 단계; 및
    상기 주변영역에서 상기 제2층간절연막과 상기 제1층간절연막을 선택적으로 식각하여 후속 금속 배선과 콘택이 이루어질 상기 비트라인 전도막을 노출시키는 콘택홀을 형성하되, 상기 비트라인 전도막에 펀치 스루가 발생하도록 하는 단계
    를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 콘택홀을 형성하는 단계에서, 상기 배리어막에서 식각 멈춤이 일어나도록 하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  5. 제 3 항에 있어서,
    콘택홀을 형성하는 단계에서,
    상기 캐패시터의 상부전극과 금속 배선의 연결을 위한 콘택홀도 같이 형성하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  6. 제 5 항에 있어서,
    캐패시터는 컨캐이브 형상이며,
    상기 캐패시터를 형성하는 단계 전에, 상기 상부전극과 금속 배선의 열결을 위한 콘택홀 하부의 상기 제1층간절연막 내에 상기 상부전극의 펀치 스루 발생시 식각 멈춤을 위한 더미 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 배리어막은 Ti, TiN, TiAlN, Ta 및 TaN으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
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