KR20060033582A - 반도체소자의 깊은 콘택홀 형성 방법 - Google Patents

반도체소자의 깊은 콘택홀 형성 방법 Download PDF

Info

Publication number
KR20060033582A
KR20060033582A KR1020040082757A KR20040082757A KR20060033582A KR 20060033582 A KR20060033582 A KR 20060033582A KR 1020040082757 A KR1020040082757 A KR 1020040082757A KR 20040082757 A KR20040082757 A KR 20040082757A KR 20060033582 A KR20060033582 A KR 20060033582A
Authority
KR
South Korea
Prior art keywords
hard mask
film
conductive
forming
contact hole
Prior art date
Application number
KR1020040082757A
Other languages
English (en)
Inventor
김영찬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040082757A priority Critical patent/KR20060033582A/ko
Publication of KR20060033582A publication Critical patent/KR20060033582A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

본 발명은, 노출되는 전도막과 동일한 막을 포함하는 희생 하드마스크를 사용하는 깊은 콘택홀 형성 공정에서 비교적 간단한 공정에 의해 이루어지며, 희생 하드마스크의 제거시 전도막의 어택을 방지할 수 있는 반도체 소자의 깊은 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 전도막과 동일한 물질로 이루어진 희생 하드마스크용 물질막을 형성하는 단계; 상기 희생 하드마스크용 물질막을 선택적으로 식각하여 패턴 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계; 상기 희생 하드마스크를 식각마스크로 상기 절연막을 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 상기 희생 하드마스크와 식각선택비를 갖는 전도성 어택방지막을 형성하는 단계; 상기 콘택홀의 내벽과 저면을 제외한 상기 희생 하드마스크 상부의 상기 전도성 어택방지막을 제거하는 단계; 및 상기 희생 하드마스크를 제거하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
깊은 콘택홀, 텅스텐, 희생 하드마스크, 전도성 어택방지막, 비트라인.

Description

반도체소자의 깊은 콘택홀 형성 방법{METHOD FOR FABRICATION OF DEEP CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 제1금속배선이 형성된 실린더형 캐패시터를 갖는 반도체 메모리 소자를 도시한 단면도.
도 2는 비트라인 전도막을 노출시키는 깊은 콘택홀이 형성된 반도체 소자를 도시한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 주변영역에서의 비트라인 금속배선 형성을 위한 깊은 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 기판 301 : 비트라인 전도막
302 : 비트라인 하드마스크 303 : 층간절연막
306 : 콘택홀 307b : 전도성 어택방지막
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 깊은 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정시 필요 요건(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)을 방지해야 하는 요건이 더 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 소자의 집적도는 증가하고 디자인 룰은 감소함에 따라 인접한 도전패턴(예컨대, 게이트전극) 사이의 거리가 감소하게 되며, 이와는 반대로 도전패턴의 두께는 증가함에 따라, 도전패턴의 높이와 도전패턴들 사이의 거리의 비를 나타내는 종횡비(Aspect ratio)는 점차 증가하게 된다.
그 대표적인 예가 반도체 메모리 소자 제조시 제1금속배선(M1) 형성 공정이다. 제1금속배선은 비트라인 또는 캐패시터의 상부전극과 연결되도록 형성하는 금속배선으로, 비트라인 형성 및 셀영역의 캐패시터 형성 후 주변영역에서 이루어진다.
도 1은 제1금속배선이 형성된 실린더(Cylinder)형 캐패시터를 갖는 반도체 메모리 소자를 도시한 단면도이다.
여기서, A는 셀영역을 나타내고, B는 주변영역을 나타낸다.
도 1을 참조하면, 필드영역과 액티브영역을 구분하기 위한 필드산화막(101, Fox)이 기판(100)에 국부적으로 형성되어 있다. 기판(100) 상에는 게이트 하드마스크(104)/게이트 전도막(103)/게이트 절연막(102)의 적층 구조를 갖고, 주변영역(B)에서 그 측면에 스페이서(107)를 갖는 복수의 게이트전극 패턴(G1 ∼ G6)이 형성되어 있다.
스페이서(107)를 포함한 복수의 게이트전극 패턴(G1 ∼ G6)의 프로파일을 따라 식각정지막(107)이 형성되어 있으며, 식각정지막(107)은 셀콘택 플러그(109) 형성을 위한 식각 공정에서 셀영역(A)의 게이트전극 패턴(G1 ∼ G5) 측면에 스페이서의 형상으로 남아 있게 된다.
복수의 게이트전극 패턴(G1 ∼ G6) 사이에는 제1층간절연막(108)과 셀콘택 플러그(109)가 게이트 하드마스크(104)와 평탄화되어 있다. 셀콘택 플러그(109)는 셀영역(A)에서 게이트전극 패턴 G1과 G2 사이, G2와 G3 사이 및 G4와 G5 사이에서 기판(100)의 불순물 확산영역(도시하지 않음)과 전기적으로 연결되어 있다.
셀콘택 플러그(109)를 포함한 전면에는 제2층간절연막(110)이 형성되어 있다. 주변영역(B)에서는 제2층간절연막(110)과 제1층간절연막(108)이 식각되어 소스/드레인(105)이 노출된 식각 프로파일과 제2층간절연막(110)과 게이트 하드마스크(104)가 식각되어 게이트 전도막(103)이 노출된 식각 프로파일을 따라 제1배리어막(111)과 제2배리어막(112)이 차례로 형성되어 있다. 제2배리어막(112) 상에는 비트라인 전도막(113)이 형성되어 있고, 비트라인 전도막(113) 상에는 비트라인 하드마스크(114)가 형성되어 있다. 비트라인 하드마스크(114)/비트라인 전도막(113)/제2배리어막(112)/제1배리어막(111)은 비트라인(B/L)을 이루고 있으며, 비트라인(B/L) 측벽에는 비트라인 스페이서(115)가 형성되어 있다. 제1배리어막(111)과 제2배리어막(112)으로는 각각 Ti막과 TiN막 등이 이용되고, 비트라인 전도막(113)으로는 텅스텐막이 이용된다.
한편, 도 1의 단면도에서는 셀영역(A)에서의 비트라인은 나타나지 않는다.
비트라인(B/L) 상에는 제3층간절연막(116)이 형성되어 있으며, 제3층간절연막(116)과 제2층간절연막(110)을 관통하여 셀콘택 플러그(109)와 콘택된 스토리지노드용 콘택 플러그(126)가 형성되어 있다. 제3층간절연막(116) 상에는 캐패시터 하부전극 형성시 스토리지노드용 콘택 플러그(126)를 포함한 하부의 어택을 방지하기 위한 식각정지막(117)이 형성되어 있으며, 식각정지막(117) 상에는 제4층간절연막(118)이 형성되어 있다.
제4층간절연막(118) 상에 실린더 형상의 하부전극(119)이 형성되어 있으며, 하부전극(119)은 이웃하는 하부전극(119)과 아이솔레이션되어 있다. 하부전극(119) 상에는 유전막(120)이 형성되어 있으며, 유전막(120) 상에는 상부전극(121)이 형성되어 있다. 도 1에서는 하부전극(119)과 유전막(120) 및 상부전극(121)으로 이루어진 실린더 형상의 두개의 캐패시터 Cap1과 Cap2가 형성되어 있다.
캐패시터 Cap1과 Cap2가 형성된 전면에 제5층간절연막(122)이 형성되어 있으며, 제5층간절연막(122)을 관통하여 상부전극(121)에 콘택된 금속 콘택 123a가 형성되어 있으며, 금속 콘택 123a 형성시 동시에 형성되며 제5층간절연막(122)과 제4층간절연막(118)과 식각정지막(117)과 제3층간절연막(116) 및 비트라인 하드마스크(114)를 관통하여 비트라인 전도막(113)에 콘택된 금속 콘택 123b가 형성되어 있다. 금속 콘택(123a, 123b) 상에는 배리어막(124)이 형성되어 있으며, 배리어막(124) 상에는 제1금속배선(125, M1)이 형성되어 있다.
제1금속배선(125, M1)과 콘택되는 금속 콘택(123a)과 비트라인 전도막(113)과 콘택되는 금속 콘택(123b)은 동일한 공정에 의해 이루어진다.
도 1에 도시된 금속 콘택 123a와 123b 형성을 위한 깊은 콘택홀 형성 공정시에는 식각 타겟이 30,000Å 정도로 매우 크다. 디자인 룰이 100nm 이하의 제품의 경우 포토레지스트의 두께가 5,000Å 이하로 한정되기 때문에 포토레지스트 만으로는 식각 마스크로서의 역할을 할 수 없다.
이를 보완하기 위해 희생 하드마스크가 도입되었으며, 포토레지스트는 희생 하드마스크 패터닝을 할 수 있을 정도만 확보하면 되므로 포토레지스트의 두께 감 소로 인한 패턴 변형을 방지할 수 있다.
희생 하드마스크 물질로는 텅스텐막과 폴리실리콘막이 주로 이용되고 있다. 폴리실리콘의 경우 증착 온도가 510℃ ∼ 530℃의 고온이므로, 금속 전극을 갖는 MIM(Metal Insulator Metal) 구조의 캐패시터에서는 캐패시터의 특성을 열화시킬 수 있으므로 사용하는 것이 불가능하다.
이로 인해, 깊은 콘택홀 형성시에는 텅스텐막을 희생 하드마스크로 사용되고 있다.
텅스텐을 희생 하드마스크를 사용하여 콘택홀을 형성하는 경우, 높은 식각 선택비로 인해 패턴 변형을 방지할 수 있는 장점이 있으나, 비트라인과 같이 노출되는 전도막이 텅스텐을 포함하는 막일 경우 희생 하드마스크 제거 공정에서 전도막에 대한 어택이 발생할 수 있다.
도 2는 비트라인 전도막을 노출시키는 깊은 콘택홀이 형성된 반도체 소자를 도시한 공정 단면도이다.
도 2를 참조하면, 비트라인 전도막(B/L)을 노출시키는 깊은 콘택홀(H)이 형성되어 있으며, 깊은 콘택홀(H) 형성시 식각마스크로 사용되며 텅스텐막을 포함하는 희생 하드마스크(HM)가 깊은 콘택홀(H) 주변에 배치되어 있다.
깊은 콘택홀(H)로 인해 텅스텐막으로 이루어진 비트라인 전도막(B/L)이 노출되어 있으므로, 전면식각 방식을 이용하는 희생 하드마스크(HM) 제거 공정에서 노출된 비트라인 전도막(B/L)과의 식각 선택비를 얻을 수 없어 도면부호 'X'의 부분에서 비트라인 전도막(B/L)에 대한 어택이 발생한다.
이러한 전도막의 어택을 방지하기 위해 콘택홀을 매립하도록 포토레지스트를 도포하고 상부의 희생 하드마스크를 제거한 후, 포토레지스트를 제거하는 방법 또한 사용되고 있다.
그러나, 이 방법에서는 포토레지스트의 도포와 제거 공정이 추가되어 공정이 복잡하다. 또한, 콘택홀에 매립된 포토레지스트의 제거시 완벽하게 이루어지지 않을 확률이 있으며, 콘택홀에 잔류하는 포토레지스트 레지듀(Residue)로 인해 콘택 저항이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노출되는 전도막과 동일한 막을 포함하는 희생 하드마스크를 사용하는 깊은 콘택홀 형성 공정에서 비교적 간단한 공정에 의해 이루어지며, 희생 하드마스크의 제거시 전도막의 어택을 방지할 수 있는 반도체 소자의 깊은 콘택홀 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도막 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 전도막과 동일한 물질로 이루어진 희생 하드마스크용 물질막을 형성하는 단계; 상기 희생 하드마스크용 물질막을 선택적으로 식각하여 패턴 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계; 상기 희생 하드마스 크를 식각마스크로 상기 절연막을 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 상기 희생 하드마스크와 식각선택비를 갖는 전도성 어택방지막을 형성하는 단계; 상기 콘택홀의 내벽과 저면을 제외한 상기 희생 하드마스크 상부의 상기 전도성 어택방지막을 제거하는 단계; 및 상기 희생 하드마스크를 제거하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 텅스텐을 포함하는 전도막과 상기 텅스텐을 포함하는 전도막 상에 하드마스크가 적층된 비트라인을 형성하는 단계; 상기 비트라인 상에 절연막을 형성하는 단계; 상기 절연막 상에 희생 하드마스크용 텅스텐을 포함하는 물질막을 형성하는 단계; 상기 희생 하드마스크용 텅스텐을 포함하는 물질막을 선택적으로 식각하여 패턴 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계; 상기 희생 하드마스크를 식각마스크로 상기 절연막과 상기 하드마스크를 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 상기 희생 하드마스크와 식각선택비를 갖는 전도성 어택방지막을 형성하는 단계; 상기 콘택홀의 내벽과 저면을 제외한 상기 희생 하드마스크 상부의 상기 전도성 어택방지막을 제거하는 단계; 및 상기 희생 하드마스크를 제거하는 단계를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법을 제공한다.
본 발명은 노출되는 전도막과 동일한 막을 포함하는 희생 하드마스크를 사용 하는 깊은 콘택홀 형성 공정 후, 콘택홀이 형성된 프로파일을 따라 희생 하드마스크과 식각선택비를 갖는 전도성 어택방지막을 형성한다.
전면식각을 실시하여 콘택홀이 형성되지 않은 부분의 전도성 어택방지막을 제거하는 바, 이 때 콘택홀 저면 및 측면에서는 고종횡비로 인해 전도성 어택방지막이 제거되지 않고 남는다.
전면식각 방식을 이용하여 희생 하드마스크를 제거할 때, 콘택홀 저면에서는 희생 하드마스크와 식각선택비를 갖는 전도성 어택방지막이 형성되어 있으므로 하부 전도막에 대한 어택없이 희생 하드마스크를 제거할 수 있다.
한편, 전도성 어택방지막은 전도성 물질막이므로 별도로 제거하지 않는다.
따라서, 깊은 콘택홀 형성 공정 후, 비교적 간단한 공정에 의해 희생 하드마스크의 제거시 전도막의 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
후술하는 본 발명의 실시예에서는 반도체소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
또한, 노출되는 전도막과 희생 하드마스크가 동일한 물질막일 경우의 모든 깊은 콘택홀 형성 공정에 적용이 가능하며, 패턴 형상은 홀-타입(Hole-type), 바-타입(Bar-type), 티타입(T-type) 등 다양한 형태에 적용이 가능하다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 주변영역에서의 비트라인 금속배선 형성을 위한 깊은 콘택홀 형성 공정을 도시한 단면도로서, 이하에서는 텅스텐을 포함하는 막을 전도막으로 사용하는 비트라인의 금속배선 형성을 위한 깊은 콘택홀 형성시 텅스텐을 포함하는 막을 희생 하드마스크로 사용하는 경우를 살펴 본다.
도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(300) 상에 비트라인(B/L)을 형성한다. 비트라인(B/L)은 질화막 계열의 절연막으로 이루어진 비트라인 하드마스크(302)와 텅스텐을 포함하는 비트라인 전도막(301)이 적층된 구조를 이루고 있으며, 통상 측벽에 스페이서를 가지나. 여기서는 도면의 간략화를 위해 생략하였다.
비트라인 전도막(301)은 소스/드레인 접합 또는 게이트 전도막 등과 전기적으로 접속된다.
이어서, 도면에 도시되지는 않았지만, 셀영역에서 스토리지노드용 콘택 플러그를 형성한 다음, 캐패시터를 형성한다.
캐패시터는 스택형, 컨캐이브형 또는 실린더형 등 다양한 형상으로 구현이 가능하며, 통상의 상부전극/유전막/하부전극의 구조를 갖는다.
이 때, 주변영역에서는 캐패시터 산화막(컨캐이브형일 경우)과 층간절연막 및 식각정지막이 적층되거나, 층간절연막과 식각정지막이 적층된 상당히 두꺼운 절연막 구조(303)를 이룰 것이다.
층간절연막 및 캐패시터 산화막 등은 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등을 단독 또는 조합하여 형성한 것이다.
절연막 구조(303) 상에 희생 하드마스크용 텅스텐막(304a)을 형성한다.
여기서는 희생 하드마스크용 텅스텐막(304a)만을 예로 들었으나, 텅스텐을 포함하는 막 예컨대, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 사용이 가능하다.
희생 하드마스크용 텅스텐막(304a) 상에 비트라인 전도막(301)과 금속배선 간의 전기적 연결을 위한 금속 콘택 형성용 포토레지스트 패턴(305)을 형성한다.
희생 하드마스크용 텅스텐막(304a)과 포토레지스트 패턴(305) 사이에 반사방지막을 사용하나, 도면의 간략화를 위해 생략하였다.
반사방지막은 노광시 하부 즉, 희생 하드마스크용 텅스텐막(304a)의 광반사도가 높음으로 인해 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 희생 하드마스크용 텅스텐막(304a)과 포토레지스트의 접착력을 향상시킬 목적으로 사용한다. 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기계열(Organic)의 물질을 이용하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(305)을 식각마스크로 희생 하드마스크용 텅스텐막(304a)을 식각하여 포토레지스트 패턴(305)의 패턴 형상이 전사된 희생 하드마스크(304b)를 형성한다.
희생 하드마스크용 텅스텐막(304a) 식각시에는 NF3, CF4, SF6 등의 플로린(Flourine)계 가스를 사용한다.
이어서, 포토레지스트 스트립(Photo resist strip) 공정을 실시하여 포토레지스트 패턴(305)을 제거한다.
도 3c에 도시된 바와 같이, 희생 하드마스크(304b)를 식각마스크로 절연막 구조(303)와 비트라인 하드마스크(302)을 식각하여 콘택이 이루어질 비트라인 전도막(301)을 노출시키는 깊은 콘택홀(306)을 형성한다.
절연막 구조(303)에 대한 식각이 이루어지면서 희생 하드마스크(304b)에 대한 식각선택비를 확보하기 위해 CxFy(x,y는 1 ∼ 10)와 CaHbFc(a,b,c는 1 ∼ 10)를 사용한다.
콘택홀(306)이 형성된 프로파일을 따라 전도성 어택방지막(307a)을 형성한다. 전도성 어택방지막(307a)은 텅스텐막으로 이루어진 희생 하드마스크(304b)와 식각 선택비를 가지면서 후속 금속배선 형성시 전도성 배리어막으로 사용될 수 있는 물질막을 사용한다. 전도성 어택방지막(307a)으로는, Ti, TiN, Ta, TaN, TiAlN, 폴리실리콘 등을 단독 또는 조합하여 사용한다.
도 3d에 도시된 바와 같이, 전면식각을 실시한다.
깊은 콘택홀(306)은 고종횡비를 가지므로 깊은 콘택홀(306) 주변의 전도성 어택방지막(307a)이 제거될 수 있는 타겟으로 실시할 경우 콘택홀(306) 측면과 저면에서는 제거되지 않고 도면부호 '307b'와 같이 남는다.
이 때, 희생 하드마스크(304b)에 대해 우수한 선각선택비를 얻을 수 있는 Cl2, BCl3 등 클로린(Chlorine)계 가스를 사용한다.
도 3e에 도시된 바와 같이, 전면식각을 실시하여 희생 하드마스크(304b)를 제거한다.
이 때, 전도성 어택방지막(307b)에 대해 우수한 선각선택비를 얻을 수 있는 플로린계 가스를 사용한다.
따라서, 비트라인 전도막(301)에 대한 어택없이 희생 하드마스크(304b)의 제거가 이루어진다.
전술한 바와 같이 이루어지는 본 발명은, 노출되는 전도막과 동일한 막질로 이루어진 희생 하드마스크를 사용하는 깊은 콘택홀 형성 공정 후, 콘택홀아 형성된 프로파일을 따라 전도성 어택방지막을 형성하고 전면식각을 실시하여 콘택홀 주변에서의 전도성 어택방지막을 제거하여 콘택홀 측면 및 저면에서 전도성 어택방지막이 잔류하도록 한 후, 전면식각을 통해 희생 하드마스크를 제거함으로써, 전도막의 어택없이 희생 하드마스크를 제거할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 비트라인 금속배선 공정을 그 예로 하였으나, 게이트전극 패턴, 콘택 패드 또는 금속배선 등과의 콘택홀 형성 공정 등 콘택홀을 형성하는 모든 공정으로 응용이 가능하다.
상술한 바와 같은 본 발명은, 깊은 콘택홀 형성시 희생 하드마스크 제거로 인한 노출되는 전도막의 어택을 방지할 수 있어, 반도체 소자의 성능 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 전도막 상에 절연막을 형성하는 단계;
    상기 절연막 상에 상기 전도막과 동일한 물질로 이루어진 희생 하드마스크용 물질막을 형성하는 단계;
    상기 희생 하드마스크용 물질막을 선택적으로 식각하여 패턴 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계;
    상기 희생 하드마스크를 식각마스크로 상기 절연막을 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 상기 희생 하드마스크와 식각선택비를 갖는 전도성 어택방지막을 형성하는 단계;
    상기 콘택홀의 내벽과 저면을 제외한 상기 희생 하드마스크 상부의 상기 전도성 어택방지막을 제거하는 단계; 및
    상기 희생 하드마스크를 제거하는 단계
    를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 전도막과 상기 희생 하드마스크용 물질막은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  3. 제 2 항에 있어서,
    상기 전도성 어택방지막은 Ti, TiN, Ta, TaN, TiAlN 및 폴리실리콘으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  4. 제 1 항에 있어서,
    상기 전도성 어택방지막을 제거하는 단계와 상기 희생 하드마스크를 제거하는 단계에서 전면식각 방식을 이용하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전도성 어택방지막을 100Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  6. 텅스텐을 포함하는 전도막과 상기 텅스텐을 포함하는 전도막 상에 하드마스 크가 적층된 비트라인을 형성하는 단계;
    상기 비트라인 상에 절연막을 형성하는 단계;
    상기 절연막 상에 희생 하드마스크용 텅스텐을 포함하는 물질막을 형성하는 단계;
    상기 희생 하드마스크용 텅스텐을 포함하는 물질막을 선택적으로 식각하여 패턴 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계;
    상기 희생 하드마스크를 식각마스크로 상기 절연막과 상기 하드마스크를 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 상기 희생 하드마스크와 식각선택비를 갖는 전도성 어택방지막을 형성하는 단계;
    상기 콘택홀의 내벽과 저면을 제외한 상기 희생 하드마스크 상부의 상기 전도성 어택방지막을 제거하는 단계; 및
    상기 희생 하드마스크를 제거하는 단계
    를 포함하는 반도체 소자의 깊은 콘택홀 형성 방법.
  7. 제 6 항에 있어서,
    상기 전도성 어택방지막은 Ti, TiN, Ta, TaN, TiAlN 및 폴리실리콘으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  8. 제 6 항에 있어서,
    상기 전도성 어택방지막을 제거하는 단계와 상기 희생 하드마스크를 제거하는 단계에서 전면식각 방식을 이용하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전도성 어택방지막을 100Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 하드마스크는 질화막을 포함하고,
    상기 절연막은 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, SOG(Spin On Glass)막 및 APL(Advanced Planarization Layer)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 깊은 콘택홀 형성 방법.
KR1020040082757A 2004-10-15 2004-10-15 반도체소자의 깊은 콘택홀 형성 방법 KR20060033582A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040082757A KR20060033582A (ko) 2004-10-15 2004-10-15 반도체소자의 깊은 콘택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040082757A KR20060033582A (ko) 2004-10-15 2004-10-15 반도체소자의 깊은 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20060033582A true KR20060033582A (ko) 2006-04-19

Family

ID=37142690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040082757A KR20060033582A (ko) 2004-10-15 2004-10-15 반도체소자의 깊은 콘택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20060033582A (ko)

Similar Documents

Publication Publication Date Title
KR100587635B1 (ko) 반도체소자의 제조 방법
KR100744672B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100672780B1 (ko) 반도체 소자 및 그 제조 방법
KR100685677B1 (ko) 반도체 소자 제조 방법
KR100616499B1 (ko) 반도체소자 제조 방법
KR100643568B1 (ko) 반도체소자의 깊은 콘택홀 형성 방법
KR20060000912A (ko) 반도체 소자 제조 방법
KR101057759B1 (ko) 반도체 장치 제조 방법
KR20060033582A (ko) 반도체소자의 깊은 콘택홀 형성 방법
US7268085B2 (en) Method for fabricating semiconductor device
KR100908827B1 (ko) 반도체소자의 전도패턴 형성 방법
KR100701425B1 (ko) 반도체소자 제조 방법
KR101073130B1 (ko) 반도체소자의 자기정렬콘택 형성 방법
KR100716651B1 (ko) 반도체 소자 제조 방법
KR100571627B1 (ko) 반도체 소자 제조 방법
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR20040057783A (ko) 반도체소자의 비트라인 형성 방법
KR20050063410A (ko) 반도체소자 제조방법
KR20060029007A (ko) 반도체 소자 제조 방법
KR20080060385A (ko) 반도체 소자 제조방법
KR20060038589A (ko) 반도체 소자의 플러그 형성 방법
KR20060029002A (ko) 반도체소자의 깊은 콘택홀 형성 방법
KR20060036705A (ko) 반도체 소자 제조 방법
KR20060022995A (ko) 반도체소자의 깊은 콘택홀 형성 방법
KR20060029005A (ko) 반도체소자의 깊은 콘택홀 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid