KR20010077260A - 반도체 메모리 장치의 비트 라인 형성 방법 - Google Patents

반도체 메모리 장치의 비트 라인 형성 방법 Download PDF

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KR20010077260A
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곽동화
박병준
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윤종용
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Abstract

본 발명은 반도체 메모리 장치의 비트 라인 형성 방법에 관한 것으로, 자기 정렬 콘택 형성 방법을 비트 라인 형성 공정에 적용함으로써 비트 라인과 비트 라인 콘택간의 오정렬 발생을 방지할 수 있는 비트 라인 형성 방법을 개시한다.
본 발명에 따르면, 자기 정렬 콘택 형성 방법을 비트 라인 형성 공정에 적용함으로써 비트 라인과 비트 라인 콘택간의 오정렬 발생을 방지할 수 있어 콘택 저항을 안정적으로 확보할 수 있다. 또한, 비트 라인과 비트 라인 스페이서로 인하여 발생하는 인접한 비트 라인 사이의 로딩 캐패시턴스(loading capacitance)를 줄일 수 있어 안정된 동작 회로 구현이 가능해진다. 그리고 다마신(damascene) 공정을 이용하여 비트 라인을 형성함으로써 인접한 비트 라인 사이의 층간 절연막 내부에 형성되는 기공을 제거할 수 있다.

Description

반도체 메모리 장치의 비트 라인 형성 방법{THE METHOD OF FORMING BIT LINE OF SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 비트 라인 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 그 내부에 다수의 반도체 장치들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(cell) 면적상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 반도체 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(design rule)이 감소하면서 셀(cell)의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.15㎛ 이하로 형성된다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
도면을 참조하면서 종래 방법에 따른 반도체 메모리 장치의 비트 라인 형성 방법을 살펴보기로 한다.
도 1은 종래 방법에 따라 형성된 반도체 메모리 장치의 비트 라인 콘택 및비트 라인을 나타내는 단면도이다.
도 1을 참조하면, 반도체 메모리 장치에서 비트 라인(bit line) 및 비트 라인 콘택(bit line contact)의 형성 방법은, 먼저 반도체 기판(100)상에 게이트 전극을 포함하는 게이트 패턴(gate pattern, 도면에 미도시)을 형성한다. 상기 게이트 패턴을 포함하는 반도체 기판 전면에 제 1 층간 절연막(102)을 형성한 다음, 자기 정렬 콘택 패터닝(Self-Aligned Contact patterning, SAC patterning)을 통하여 자기 정렬 콘택 패턴을 형성한다. 다음으로, 상기 자기 정렬 콘택 패턴상에 폴리 실리콘을 형성하고 평탄화하여 비트 라인 콘택 패드(bit line contact pad, 104) 및 스토리지 노드 콘택 패드(storage node contact pad, 도면에 미도시)를 형성한다.
다음으로 상기 비트 라인 콘택 패드(104) 및 스토리지 콘택 패드를 포함하는 반도체 기판 전면에 식각 정지층(106) 및 제 2 층간 절연막(108)을 형성하고 패터닝하여 비트 라인 콘택 홀을 형성한다. 상기 비트 라인 콘택 홀을 포함하여 반도체 기판 전면에 베리어 메탈(barrier metal, 110)을 형성한 다음, 상기 베리어 메탈(110)상에 비트 라인 콘택 홀을 채우도록 도전성 물질을 형성한다. 상기 제 2 층간 절연막상의 베리어 메탈 및 도전성 물질을 화학 기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 방법으로 평탄화하여 비트 라인 콘택(112)을 형성한다.
상기 비트 라인 콘택(112)을 포함하는 반도체 기판 전면에 베리어 메탈(114a), 도전막(114b) 및 절연막(114c)을 순차적으로 형성한다. 이때 상기 베리어 메탈(114a)은 티타늄 나이트라이드(TiN)으로 이루어지며, 오옴성 콘택(ohmic contact)을 형성하기 위하여 Ti/TiN의 이중층으로 형성할 수도 있다. 또한 상기 도전막(114b)은 금속, 예를 들면 텅스텐(W)으로 이루어지며, 절연막(114c)으로는 실리콘 질화막(SiN)을 사용한다. 상기 절연막(114c), 도전막(114b) 및 베리어 메탈(114a)을 차례로 패터닝하여 비트 라인 스택(bit line stack, 114)을 형성한다. 상기 비트 라인 스택(114)을 포함하는 반도체 기판 전면에 절연막을 콘포멀(conformal)하게 형성한 다음, 전면 식각하여 비트 라인 스페이서(bit line spacer, 116)를 형성한다. 상기 비트 라인 스페이서(116)는 실리콘 질화막으로 이루어진다. 상기 비트 라인 스택(114)을 포함하는 상기 반도체 기판 전면에 제 3 층간 절연막(118)을 형성한다.
그런데 상술한 스택(stack)형 비트 라인의 형성 방법에 있어서, 상기 비트 라인과 비트 라인 콘택 사이에 오정렬(misalign)이 발생하면 비트 라인 형성을 위한 패터닝시 비트 라인 콘택의 측벽이 식각되어 도 1의 Ⅰ부위와 같이 비트 라인 콘택의 측벽상에 형성된 베리어 메탈이 손상되는 문제가 발생한다. 이때, 상기 베리어 메탈의 손상 부위에서 저항이 높아질 수 있으며, 이로 인하여 콘택 저항이 높아지고 반도체 소자의 동작 특성이 저하된다.
또한 비트 라인 스택(114)의 양 측벽에 형성되는 비트 라인 스페이서(116)가 유전율이 높은 실리콘 질화막으로 이루어지므로, 인접한 비트 라인 사이에서 캐패시턴스(capacitance)가 발생한다. 이와 같이 형성되는 로딩 캐패시턴스(loadingcapacitance, CB)는 실리콘 질화막으로 이루어지는 비트 라인 스페이서(116)가 비트 라인을 따라 같은 방향으로 길게 형성되므로 높아진다. 이와 같이 로딩 캐패시턴스가 높아지면, 회로의 감지 장치에서 신호를 인지할 때 마진(margin)을 감소시켜 안정한 회로 동작을 어렵게 하는 문제점이 있다.
그리고 스택형 구조의 비트 라인을 형성할 때, 여러 막질이 적층되어 이루어지는 상기 비트 라인 스택(114)과 제 2 층간 절연막(108) 사이에 단차가 발생한다. 이와 같은 단차로 인하여 상기 비트 라인 스택(114)을 포함하는 반도체 기판 전면에 제 3 층간 절연막(118)을 형성할 때, 인접한 비트 라인 사이의 층간 절연막 내부에 기공(Ⅱ)이 형성되는 문제점이 발생한다. 이와 같은 층간 절연막 내부의 기공(Ⅱ)은 반도체 소자의 전기적 특성 및 반도체 장치의 동작 특성을 저하시키는 문제점을 야기한다.
본 발명은 상기 문제점들을 해소하기 위하여 반도체 메모리 장치의 비트 라인 및 비트 라인 콘택 형성시 자기 정렬 콘택 형성 방법 및 다마신(damascene) 공정을 적용하는 새로운 반도체 메모리 장치의 비트 라인 형성 방법을 제공하는 것을 목적으로 한다.
도 1은 종래 방법에 따라 형성된 반도체 메모리 장치의 비트 라인 콘택 및 비트 라인을 나타내는 단면도이다.
도 2는 비트 라인 콘택이 형성된 반도체 메모리 장치의 비트 라인을 나타내는 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 형성 공정을 도 2에 도시된 A1-A2를 따라 절개하여 순차적으로 나타낸 단면도들이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 형성 공정을 도 2에 도시된 B1-B2를 따라 절개하여 순차적으로 나타낸 단면도들이다.
* 도면의 주요 부분에 대한 간단한 설명
100, 300 : 반도체 기판 104, 304 : 비트 라인 콘택 패드
102, 108, 118, 302, 308, 312, 316 : 제 1 층간 절연막
106, 306, 310, 314, 318 : 식각 정지층
110 : 베리어 메탈 112, 506 : 비트 라인 콘택 플러그
114 : 비트 라인 스택 114b, 508 : 비트 라인
116, 502a, 502b : 비트 라인 스페이서
504a : 비트 라인 콘택 홀 504b : 비트 라인 홈
510 : 캡핑층(capping layer)
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 비트 라인 형성 방법은, 먼저 비트 라인 콘택 패드를 포함하는 반도체 기판상에 제 1 식각정지층, 제 1 층간 절연막, 제 2 식각 정지층, 제 2 층간 절연막, 제 3 식각 정지층, 제 3 층간 절연막 및 제 4 식각 정지층을 차례로 형성한다. 다음으로 상기 제 2 층간 절연막 상면이 노출되도록 상기 제 4 식각 정지층, 상기 제 3 층간 절연막, 상기 제 3 식각 정지층을 패터닝하여 비트 라인 패턴을 형성한다. 다음으로 상기 비트 라인 패턴 내부에서 노출된 상기 제 2 층간 절연막 및 상기 제 2 식각 저지층의 소정 부위를 연속적으로 식각하여 비트 라인 콘택 패턴을 형성한다. 다음으로, 상기 비트 라인 패턴 및 비트 라인 콘택 패턴의 내측벽에 절연막 스페이서들을 형성한다. 다음으로, 상기 절연막 스페이서들을 식각 정지층으로 하여 상기 비트 라인 패턴 내부에 노출된 상기 제 2 층간 절연막 및 제 2 식각 정지층을 식각하여 비트 라인 홈을 형성하는 동시에, 상기 제 1 층간 절연막 및 제 1 식각 정지층을 상기 비트 라인 콘택 패드가 노출되도록 식각하여 비트 라인 콘택 홀을 형성한다. 다음으로 상기 비트 라인 홈 및 상기 비트 라인 콘택 홀을 채우도록 반도체 기판 전면에 도전성 물질을 형성하고, 상기 도전성 물질을 전면 식각하여 비트 라인 콘택 및 비트 라인을 형성한 후에 상기 비트 라인을 포함하는 상기 결과물상에 캡핑층을 형성하고 상기 캡핑층의 상면을 기준으로 반도체 기판 전면을 평탄화한다.
본 발명의 바람직한 실시예에 따르면, 상기 식각 정지층은 실리콘 질화막 및 알루미나와 같이 산화막과 선택비를 가지는 물질로 이루어지며, 상기 절연막 스페이서 및 캡핑층은 실리콘 질화막으로 이루어진다.
(실시예)
이하 도면을 참조하면서 본 발명에 따른 반도체 메모리 장치의 비트 라인 형성 방법을 상세히 살펴보기로 한다.
도 2는 비트 라인 콘택이 형성된 반도체 메모리 장치의 비트 라인을 나타내는 평면도이다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 형성 공정을 도 2에 도시된 A1-A2를 따라 절개하여 순차적으로 나타낸 단면도들이다. 도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 형성 공정을 도 2에 도시된 B1-B2를 따라 절개하여 순차적으로 나타낸 단면도들이다.
도 2를 참조하면, 비트 라인 콘택 패드가 형성된 반도체 기판상에 상기 비트 라인 콘택 패드와 연결되도록 비트 라인 콘택을 형성한다. 상기 비트 라인 콘택의 상면과 연결되도록 상기 비트 라인 콘택을 포함하는 반도체 기판상에 도전막을 형성하고 패터닝하여 비트 라인을 형성한다. 이때 A1-A2는 상기 비트 라인 및 비트 라인 콘택이 함께 형성된 영역을 절개하도록 정의되며, B1-B2는 비트 라인만이 형성된 영역을 절개하도록 정의된다.
도 3a 및 도 4a를 참조하면, 반도체 기판(300)상에 셀 트랜지스터(도면에 미도시)를 통상의 방법으로 형성하고, 상기 셀 트랜지스터를 포함하는 반도체 기판 전면에 절연막(302)을 형성한다. 상기 절연막(302)을 통하도록 통상의 방법으로 비트 라인 콘택 패드(304)를 형성한다. CMP 공정을 통하여 상기 비트 라인 콘택 패드(304)의 상면이 노출되도록 상기 절연막(302)을 평탄화한다. 상기 절연막(302) 및 상기 비트 라인 콘택 패드(304)상에 제 1 식각 정지층(306), 제 1 층간 절연막(308), 제 2 식각 정지층(310), 제 2 층간 절연막(312), 제 3 식각정지층(314), 제 3 층간 절연막(316) 및 제 4 식각 정지층(318)을 차례로 형성한다. 이때 상기 식각 정지층들은 산화막에 대하여 식각 선택비가 우수한 실리콘 질화막(SiN)을 사용한다. 이때 상기 식각 정지층으로 산화막에 대해 식각 선택비를 가지는 산화알루미늄(Al2O3)을 사용할 수도 있다. 상기 제 1 식각 정지층(306)은 50Å 내지 200Å의 두께로 형성될 수 있다. 한편 상기 층간 절연막으로는 일반적으로 산화막을 사용한다.
도 3b 및 도 4b를 참조하면, 상기 제 2 층간 절연막(312) 상면이 노출되도록 상기 제 4 식각 정지층(318), 상기 제 3 층간 절연막(316), 상기 제 3 식각 정지층(314)을 패터닝하여 비트 라인 패턴을 형성한다. 이때 상기 비트 라인 패턴은 상기 비트 라인 콘택 패드의 상부에 형성된다.
도 3c를 참조하면, 상기 비트 라인 패턴 내부에서 노출된 상기 제 2 층간 절연막(312) 및 상기 제 2 식각 저지층(310)의 소정 부위를 연속적으로 식각하여 비트 라인 콘택 패턴을 형성한다. 상기 소정 부위란, 후속 비트 라인 콘택이 형성될 부위를 말하며, 상기 비트 라인 콘택 패드 상부에 위치한다. 따라서 상기 소정 부위는 상기 비트 라인 패턴과 달리 후속 비트 라인 콘택의 단면적과 같은 면적을 가지는, 상기 비트 라인 패턴 내부에서 노출된 상기 제 2 층간 절연막(312)상의 일부분을 말한다.
도 3c 및 도 4c를 참조하면, 상기 비트 라인 패턴 및 비트 라인 콘택 패턴을 포함하는 반도체 기판 전면에 절연막을 형성한다. 에치백(etch back) 공정을 통하여 상기 절연막을 전면 식각하여 상기 비트 라인 패턴 및 비트 라인 콘택 패턴의 측벽에 절연막 스페이서(502a, 502b)를 형성한다. 이때 상술한 비트 라인 패턴 및 비트 라인 콘택 패턴의 형상으로 인하여 도 4c에 도시된 비트 라인 패턴의 절연막 스페이서(502b)는 비트 라인 방향으로 길게 연장되어 이어지는 형태인 반면, 도 3c에 도시된 비트 라인 콘택 패턴의 절연막 스페이서(502a)는 상기 비트 라인 패턴의 절연막 스페이서(502b)의 일부분이 상기 비트 라인 콘택 패턴의 측벽으로 연장되어 있는 형태로 이루어지게 된다. 상기 절연막 스페이서(502a, 502b)는 후속 비트 라인 홈 및 비트 라인 콘택 홀의 형성시 식각 마스크로 사용되며, 산화막에 대해 식각 선택비를 가지는 실리콘 질화막 또는 산화 알루미늄으로 이루어진다.
도 3d 및 도 4d를 참조하면, 상기 비트 라인 패턴에 형성된 절연막 스페이서(502b)를 식각 마스크로 하여 상기 비트 라인 패턴 내부에 노출된 상기 제 2 층간 절연막(312) 및 제 2 식각 정지층(310)을 식각하여 비트 라인 홈(504b)을 형성하는 동시에, 상기 비트 라인 콘택 패턴에 형성된 절연막 스페이서(502a)를 식각 마스크로 하여 상기 비트 라인 콘택 패턴 내부에서 노출된 제 1 층간 절연막(308) 및 제 1 식각 정지층(306)을 상기 비트 라인 콘택 패드(304)가 노출되도록 식각하여 비트 라인 콘택 홀(504a)을 형성한다.
도 3e 및 도 4e를 참조하면, 상기 비트 라인 홈(504b) 및 상기 비트 라인 콘택 홀(504a)을 채우도록 반도체 기판 전면에 도전성 물질을 형성하고, 상기 도전성 물질을 전면 식각하여 비트 라인 콘택 플러그(506) 및 비트 라인(508)을 형성한다. 도 3e에 도시된 바와 같이 상기 비트 라인 콘택 플러그(506) 및 비트 라인(508)은순차적으로 형성되며, 비트 라인 콘택 플러그(506)가 형성된 후에 상기 비트 라인 콘택 플러그(506) 및 비트 라인 홈(504b)상에 비트 라인(508)이 형성된다. 이때 상기 비트 라인(508)은 상기 비트 라인(508)상에 형성될 후속으로 형성될 캡핑층의 형성 공간을 고려하여 상기 제 2 층간 절연막(312)보다 높지 않도록 형성되는 것이 바람직하다. 상기 도전성 물질은 텅스텐 등의 금속 물질로 이루어진다. 한편, 상기 도전성 물질을 형성하기 전에 상기 비트 라인 콘택 홀(504a) 및 비트 라인 홈(504b)에 베리어 메탈(도면에 미도시)을 형성할 수도 있다. 상기 베리어 메탈은 티타늄 나이트라이드(TiN)로 이루어지며, 오옴성 콘택(ohmic contact) 형성을 위하여 Ti/TiN의 이중층으로 형성할 수도 있다.
도 3f 및 도 4f를 참조하면, 상기 비트 라인(508)을 포함하는 상기 결과물상에 캡핑층(510)을 형성하고, 상기 캡핑층(510)의 상면을 기준으로 반도체 기판 전면을 평탄화한다. 이때 상기 비트 라인 스페이서(502a, 502b)의 상부가 함께 평탄화되어 상기 비트 라인 스페이서(502a, 502b)는 일부만 잔존한다. 상기 캡핑층(510)은 실리콘 질화막 또는 산화 알루미늄으로 형성되며, 300Å 내지 5000Å의 두께로 형성된다.
상술한 바와 같이 이루어지는 반도체 메모리 장치의 비트 라인의 형성 방법은 자기 정렬 콘택 형성 방법을 사용하여 비트 라인 콘택 및 비트 라인을 형성하게 되므로, 비트 라인 콘택과 비트 라인 사이의 오정렬 문제를 해소할 수 있다. 또한 비트 라인의 양 측벽에 질화막을 이용하여 형성하던 비트 라인 스페이서를 제거할 수 있으므로, 도전성 물질로 이루어지는 비트 라인 및 유전율이 높은 실리콘 질화막으로 형성되는 비트 라인 스페이서로 인하여 발생하던 인접한 비트 라인간의 로딩 캐패시턴스를 감소시켜 회로 동장의 안정성을 확보할 수 있게 된다. 또한 비트 라인 형성에 다마신 공정을 적용함으로써 비트 라인 사이의 층간 절연막 내부에서 기공이 형성되는 문제를 해소할 수 있게 된다.
본 발명에 따르면, 반도체 메모리 장치의 비트 라인 형성 공정에서 비트 라인과 비트 라인 콘택간의 오정렬 발생을 방지할 수 있어 콘택 저항을 안정적으로 확보할 수 있다. 또한, 비트 라인과 비트 라인 스페이서로 인하여 발생하는 인접한 비트 라인 사이의 로딩 캐패시턴스가 줄어들게 되므로 안정된 동작 회로 구현이 가능해진다. 그리고 다마신 공정을 이용하여 비트 라인을 형성함으로써 층간 절연막 내부에 형성되는 기공을 제거할 수 있게 된다.

Claims (3)

  1. 비트 라인 콘택 패드를 포함하는 반도체 기판상에 제 1 식각 정지층, 제 1 층간 절연막, 제 2 식각 정지층, 제 2 층간 절연막, 제 3 식각 정지층, 제 3 층간 절연막 및 제 4 식각 정지층을 차례로 형성하는 단계와,
    상기 제 2 층간 절연막 상면이 노출되도록 상기 제 4 식각 정지층, 상기 제 3 층간 절연막, 상기 제 3 식각 정지층을 패터닝하여 비트 라인 패턴을 형성하는 단계와,
    상기 비트 라인 패턴 내부에서 노출된 상기 제 2 층간 절연막 및 상기 제 2 식각 저지층의 소정 부위를 연속적으로 식각하여 비트 라인 콘택 패턴을 형성하는 단계와,
    상기 비트 라인 패턴 및 비트 라인 콘택 패턴의 내측벽에 절연막 스페이서들을 형성하는 단계와,
    상기 절연막 스페이서들을 식각 정지층으로 하여 상기 비트 라인 패턴 내부에 노출된 상기 제 2 층간 절연막 및 제 2 식각 정지층을 식각하여 비트 라인 홈을 형성하는 동시에, 상기 제 1 층간 절연막 및 제 1 식각 정지층을 상기 비트 라인 콘택 패드가 노출되도록 식각하여 비트 라인 콘택 홀을 형성하는 단계와,
    상기 비트 라인 홈 및 상기 비트 라인 콘택 홀을 채우도록 반도체 기판 전면에 도전성 물질을 형성하고, 상기 도전성 물질을 전면 식각하여 비트 라인 콘택 및 비트 라인을 형성하는 단계와,
    상기 비트 라인을 포함하는 상기 결과물상에 캡핑층을 형성하는 단계와,
    상기 캡핑층의 상면을 기준으로 반도체 기판 전면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지층은 실리콘 질화막 및 알루미나와 같이 산화막과 선택비를 가지는 물질로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 절연막 스페이서 및 캡핑층은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 형성 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406581B1 (ko) * 2001-12-15 2003-11-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7084056B2 (en) 2003-07-01 2006-08-01 Samsung Electronics Co., Ltd. Electrical interconnection, method of forming the electrical interconnection, image sensor having the electrical interconnection and method of manufacturing the image sensor
KR100655774B1 (ko) * 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100676597B1 (ko) * 2005-02-28 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US9142536B2 (en) 2012-11-13 2015-09-22 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9799551B2 (en) 2015-05-27 2017-10-24 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406581B1 (ko) * 2001-12-15 2003-11-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7084056B2 (en) 2003-07-01 2006-08-01 Samsung Electronics Co., Ltd. Electrical interconnection, method of forming the electrical interconnection, image sensor having the electrical interconnection and method of manufacturing the image sensor
KR100655774B1 (ko) * 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100676597B1 (ko) * 2005-02-28 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US7323385B2 (en) 2005-02-28 2008-01-29 Hynix Semiconductor Inc. Method of fabricating flash memory device
US7381617B2 (en) 2005-02-28 2008-06-03 Hynix Semiconductor, Inc. Method of fabricating flash memory device
US9142536B2 (en) 2012-11-13 2015-09-22 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9799551B2 (en) 2015-05-27 2017-10-24 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

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