KR20110003190A - 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자 - Google Patents

무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자 Download PDF

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Abstract

본 발명은 메탈 콘택과 플러그 간의 미스-얼라인에 의한 메탈 콘택과 플러그 간의 콘택 저항(Rc) 열화 방지 및 플러그 형성 공정 시에 Cu-Fill 공정 난이도를 감소시킬 수 있는 반도체 소자를 제공한다. 그 반도체 소자는 활성 영역 및 소자 분리막을 구비한 기판; 상기 기판 상부로 형성되고 상기 활성 영역에 전기적으로 연결된 메탈 콘택; 상기 메탈 콘택 상면에 무전해 도금(electroless plating)에 의해 형성된 랜딩 패드(landing pad); 및 상기 랜딩 패드 상부로 형성되고, 상기 랜딩 패드를 통해 상기 메탈 콘택에 전기적으로 연결된 플러그;를 포함한다.

Description

무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자{Semiconductor device comprising landing pad formed by electroless plating}
본 발명은 반도체 소자에 관한 것으로, 특히 메탈 콘택과 플러그 간의 Rc 열화 방지 및 플러그 형성 공정 난이도를 감소시킬 수 있는 반도체 소자에 관한 것이다.
현재, 반도체 소자가 미세해지면서, 메탈 콘택의 피치(pitch)는 지속적으로 감소하나, 포토 리소그라피 공정에서의 포토 미스-얼라인 마진은 일정 수준 이하로 관리하기 어렵게 때문에 메탈 콘택(MC2)과 그 상부로 형성되는 플러그(M1) 간의 미스-얼라인(Mis-Align)이 발생 가능성이 커지고 있으며, 실제로도 많은 미스-얼라인이 발생하고 있다.
이러한 미스-얼라인에 기인하여, 메탈 콘택과 플러그 간에 누설전류(LKG) 증가, 브레이크다운 전압(Breakdown Voltage: BV) 열화, 또는 TDDB(Time Dependent Dielectric Breakdown) 특성 열화 등이 우려되고 있다. 이러한 문제를 극복하기 위하여, BSH(Blocking SiN Hole) 기술(scheme)이 도입되고 있는데, 이러한 BSH 기술 적용 시 메탈 콘택(MC2)과 플러그(M1) 간의 미스-얼라인이 발생하더라도 인접 메탈 콘택과 플러그가 실리콘 나이트라이드(SiN)에 의해 분리되어 있기 때문에 앞서 메탈 콘택과 플러그 간의 LKG 증가나 BV 열화를 방지하거나 줄일 수 있다.
그러나, BSH 기술을 적용하여도 기본적으로 메탈 콘택(MC2)과 플러그(M1) 간의 미스-얼라인을 방지하지는 못하기 때문에, 미스-얼라인에 기인하여 메탈 콘택과 플러그 사이의 접촉 면적이 감소하여 메탈 콘택과 플러그 간의 콘택 저항(Rc)이 증가할 수 있다. 또한, 플러그 형성 시에 2개의 층(M1, MC3)에 대하여, 구리-충진(Cu-Fill)을 진행하여야 하기 때문에, 듀얼 다마신(Dual Damascene) 패턴에 Cu-Fill을 진행함으로써 Cu-Fill 공정 난이도가 증가하는 문제가 있다.
본 발명이 해결하고자 하는 과제는 메탈 콘택과 플러그 간의 미스-얼라인에 의한 메탈 콘택과 플러그 간의 콘택 저항(Rc) 열화 방지 및 플러그 형성 공정 시에 Cu-Fill 공정 난이도를 감소시킬 수 있는 반도체 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명은 활성 영역 및 소자 분리막을 구비한 기판; 상기 기판 상부로 형성되고 상기 활성 영역에 전기적으로 연결된 메탈 콘택; 상기 메탈 콘택 상면에 무전해 도금(electroless plating)에 의해 형성된 랜딩 패드(landing pad); 및 상기 랜딩 패드 상부로 형성되고, 상기 랜딩 패드를 통해 상기 메탈 콘택에 전기적으로 연결된 플러그;를 포함하는 반도체 소자를 제공한다.
본 발명에 있어서, 상기 랜딩 패드는 상기 메탈 콘택의 상면보다 넓게 형성될 수 있고, 상기 플러그는 BSH(Blocking SiN Hole) 공정 및 다마신(Damascene) 공정을 통해 형성될 수 있다. 또한, 상기 랜딩 패드는 Co, Ni, Pt, Pd, Rh, Ru, Re, Au, 및 Ag 중 어느 하나의 물질, 또는 상기 물질들의 합금으로 형성되거나, 또는 상기 물질 내에, P, B, W, Mn, 및 Mo 중 적어도 하나의 불순물이 포함되어 형성될 수 있다. 이러한 상기 랜딩 패드는 이중층(bi-layer) 또는 다중층(multi-layer)으로 형성될 있다.
본 발명에 있어서, 상기 랜딩 패드와 상기 플러그 사이에 무전해 도금에 의해 형성된 무전해 도금 플러그를 더 포함할 수 있다.
본 발명은 또한 상기 과제를 해결하기 위하여, 기판의 활성 영역에 전기적으로 연결되며, 지그재그 구조로 배치되어 층간 절연막에 의해 각각 둘러싸인 복수 개의 메탈 콘택; 상기 메탈 콘택 상면으로 무전해 도금에 의해 형성되되, 상기 메탈 콘택 상면보다 넓게 형성된 코발트(Co) 랜딩 패드; 및 상기 랜딩 패드 상부로 BSH 및 다마신 공정을 통해 형성되고, 상기 랜딩 패드를 통해 상기 메탈 콘택에 전기적으로 연결된 플러그;를 포함하는 반도체 소자를 제공한다.
본 발명에 의한 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자는 메탈 콘택 상면으로 무전해 도금(electroless plating)에 의한 랜딩 패드가 형성됨으로써, 메탈 콘택과 플러그 간의 미스-얼라인에 기인한 콘택 저항(Rc) 열화를 방지할 수 있다.
또한, 랜딩 패드 상부로 무전해 도금에 의한 무전해 도금 플러그가 형성됨으로써, Cu-Fill 공정을 싱글 다마신 패턴을 통해 수행할 수 있고, 그에 따라 플러그 형성을 위한 Cu-Fill 공정 난이도를 감소시킬 수 있다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도 면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자에 대한 단면도이다.
도 1을 참조하면, 본 실시예에 의한 반도체 소자는 기판(100), 기판 내 활성 영역(120)과 전기적으로 연결된 메탈 콘택(200), 메탈 콘택(200) 상면으로 무전해 도금(elecroless plating)을 통해 형성된 랜딩 패드(300, landing pad), 및 랜딩 패드(300) 상부로 형성된 플러그(500)를 포함한다.
기판(100) 내의 상부 영역으로는 소자 분리막(140)이 형성되어 있으며, 이러한 소자 분리막(140) 사이로 기판 표면에 인접하여 활성 영역(120)이 형성된다. 이러한 활성 영역(120)은 소스 및/또는 드레인 영역일 수 있다. 메탈 콘택(200)은 기판(100) 상부로 형성되며, 활성 영역(120)에 전기적으로 연결된다. 이러한 메탈 콘택(200)은 제1 층간 절연막(220) 내에 콘택 홀을 형성하고 텅스텐(W)과 같은 금속 물질을 채워 형성할 수 있다.
한편, 도면상 점선으로 보이는 부분 역시 메탈 콘택인데, 메탈 콘택이 평면상으로 보았을 때, 지그재그 형태로 형성되므로 단면상으로는 인접하는 앞 뒤로 위치하는 메탈 콘택은 드러나지 않는다. 이에 대해서는 도 5에 대한 설명부분에서 좀더 상세히 기술한다.
메탈 콘택(200) 상면으로는 무전해 도금에 의한 랜딩 패드(300)가 형성되는 데, 랜딩 패드(300)는 일반적으로 코발트(Co)로 형성될 수 있으나 그에 한정되는 것은 아니다. 예컨대, 랜딩 패드(300)는 Ni, Pt, Pd, Rh, Ru, Re, Au, 및 Ag 중 어느 하나의 물질이나 그러한 물질들의 합금으로 형성될 수 있다. 또한, 랜딩 패드(300)는 위와 같은 물질들 내에 P, B, W, Mn, 및 Mo 중 적어도 하나의 불순물이 포함되어 형성될 수도 있다. 더 나아가, 랜딩 패드(300)는 단일층에 한정되지 않고 이중층(bi-layer) 또는 다중층(multi-layer)으로 형성될 수 있음은 물론이다.
한편, 일반적으로 Co는 Cu 플러그 상부의 캡핑층으로 사용되어 Cu의 디퓨전을 방지하는 기능을 수행하므로, Co로 랜딩 패드(300)를 형성하는 경우에는 Cu의 디퓨전 방지라는 효과도 함께 가질 수 있다.
이러한 랜딩 패드(300)를 메탈 콘택 상면으로 형성하는 주된 이유는 상부에 형성되는 플러그(500)과의 접촉 면적을 충분히 확보하여 콘택 저항(Rc)을 줄이기 위함이다. 그에 따라, 랜딩 패드(300)의 넓이는 메탈 콘택(200)의 상면의 넓이보다는 커야 한다. 예컨대, 랜딩 패드(300)의 좌우 폭의 길이는 메탈 콘택(200) 상면의 좌우 폭의 길이의 1.5 ~ 2 배 정도가 바람직하나 반드시 이에 한정되는 것은 아니다.
랜딩 패드(300) 상부로는 다마신 패턴에 의한 Cu-Fill를 통해 플러그(500)가 형성된다. 한편, 전술한 바와 같이 메탈 콘택(200)과 플러그(500) 간의 LKG 증가나 BV 열화 방지를 위해 BSH 기술이 도입되어 플러그(500)는 하부 부분에서 실리콘 나이트라이드막(400)에 의해 전면이 둘러 싸여지고, 상부 부분에서는 제2 층간 절연막(520)에 의해 좌우 측면만이 둘러 싸여진다.
BSH 기술을 간단히 설명하면, 플러그 패턴 형성 시, 즉 플러그를 위한 홀 형성시에 먼저 스톱퍼(stopper)인 실리콘 나이트라이드막까지만 식각을 한 후, 메탈 콘택의 레티클 또는 식각 마스크를 그대로 이용하여 메탈 콘택 상부에 위치하는 실리콘 나이트라이막만 식각하여, 메탈 콘택과 플러그가 연결되게 함으로써, LKG 또는 BV 열화를 방지하는 기술이다.
본 실시예에 따른 반도체 소자는 메탈 콘택 상면으로 무전해 도금을 의한 랜딩 패드, 특히 코발트 랜딩 패드가 형성됨으로써, 플러그와의 접촉 면적을 넓게 확보하여 플러그와 메탈 콘택 사이의 미스-얼라인이 발생한 경우에도 플러그와 메탈 콘택 간의 콘택 저항을 현저히 줄임으로써, 콘택 저항 열화 문제를 해결할 수 있다.
도 2a ~ 2e는 도 1의 반도체 소자를 제조하는 방법을 보여주는 단면도들이다.
도 2a를 참조하면, 본 실시예의 반도체 소자는 먼저, 기판(100) 내의 활성영역(120)으로 연결된 메탈 콘택(200), 예컨대 텅스텐 메탈 콘택(200)이 형성되고 이러한 메탈 콘택(200)이 제1 층간 절연막(220)과 함께 CMP를 통해 평탄화된 후에, 메탈 콘택(200) 상면으로 랜딩 패드(300a)가 무전해 도금을 통해 성장되어 형성된다.
랜딩 패드(300a)는 전술한 바와 같이 여러 가지 무전해 도금 금속, 예컨대 Co, Ni, Pt, Pd, Rh, Ru, Re, Au, 및 Ag 중 어느 하나의 물질이나 그러한 물질들의 합금으로 형성될 수 있으며, 위와 같은 물질들 내에 P, B, W, Mn, 및 Mo 중 적어도 하나의 불순물이 포함되어 형성될 수 있다.
다만 Cu의 디퓨젼 방지라는 측면에서 Co로 랜딩 패드를 형성되는 것이 바람직하다. 또한, 랜딩 패드(300a)는 단일층에 한정되지 않고 이중층(bi-layer) 또는 다중층(multi-layer)으로 형성될 수도 있다. 이러한 랜딩 패드(300a)는 상면의 표면적이 메탈 콘택(200) 상면보다 넓게 형성되게 하여, 차후에 형성되는 플러그와의 접촉 면적을 넓게 확보하도록 하는 것이 바람직하다.
랜딩 패드(300a) 형성 후, 상부로 식각 시에 스톱퍼, 즉 식각 저지막 기능을 하는 실리콘 나이트라이드막(400a)이 증착을 통해 형성된다. 한편, 전술한 바와 같이 도면상 점선으로 보이는 부분은 드러나지 않은 메탈 콘택이다.
도 2b를 참조하면, 실리콘 나이트라이막(400a) 증착 후, 결과물 상면을 CMP를 통해 평탄화하여 최소 두께의 랜딩 패드(300b)만을 남기고 제거한다. 이때 실리콘 나이트라이드막(400b) 역시 동일한 두께가 남게 됨은 물론이다.
도 2c를 참조하면, CMP 후, 결과물 상부로 다시 실리콘 나이트라이드가 증착됨으로써, 소정 두께를 갖는 실리콘 나이트라이드막(400c)이 형성된다. 이와 같이 소정 두께로 실리콘 나이트라이드막(400b)를 다시 형성하는 이유는 BSH 적용하기 위함이다.
도 2d를 참조하면, 실리콘 나이트라이드막(400c) 상부로 실리콘 옥사이드와 같은 절연물질로 제2 층간 절연막(520)이 형성된 후, 제2 층간 절연막(520) 및 실리콘 나이트라이드막(400)이 식각되어 플러그 형성을 위한 홀(530)이 형성된다. 이러한 홀(530)의 형성은 포토 리소그라피 공정 및 앞서 설명한 BSH 기술을 통해 이 루어지는데 이미 알려져 있으므로 자세한 설명은 생략한다.
그에 따라, 홀(530) 하부는 랜딩 패드 상부로 실리콘 나이트라이드막 내에 형성된 홀을 가진 부분과 그렇지 않은 부분으로 나누어져 홀 하부에서 단차를 가지게 된다. 다만, 기존의 경우에는 BSH 기술을 통해 실리콘 나이트라이드막이 식각되어 메탈 콘택 상면이 노출되었지만, 본 실시예에서는 메탈 콘택 상면으로 랜딩 패드가 형성되어 있으므로, 실리콘 나이트라이드막이 식각되어 랜딩 패드가 노출되게 된다.
도 2e를 참조하면, 홀(530)에 ECP(Electro Chemical Plating) 등과 같은 Cu-Fill 공정을 통해 Cu가 충진된 후, CMP를 통해 평탄화되어 Cu 플러그(500)가 형성된다. 본 실시예에서는 실리콘 나이트라이드막(400)에 형성된 홀 부분도 Cu-Fill 공정을 통해 Cu가 충진되어야 하기 때문에, 듀얼 다마신 패턴에 대한 Cu-Fill 공정이 진행된다.
한편, 도시하지는 않았지만 Cu-Fill 공정 전에 홀 내부로 베리어 메탈을 더 형성할 수 있음은 물론이다. 이후의 공정은 기존 반도체 소자 공정과 동일하므로 그에 대한 설명은 생략한다.
도 3은 본 발명의 다른 실시예에 따른 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자에 대한 단면도이다.
도 3을 참조하면, 본 실시예의 반도체 소자는 도 1의 반도체 소자와 유사하나, 랜딩 패드(300)와 플러그(550) 사이에 무전해 도금에 의한 무전해 도금 플러그(350)가 더 형성된다. 즉, 본 실시예의 반도체 소자는 실리콘 나이트라이드 막(400)에 형성된 홀 부분에 Cu-Fill 공정을 통해 Cu가 충진되지 않고, 무전해 도금을 통해 Co 등과 같은 무전해 도금 물질이 충진된다는 점에서, 도 1의 반도체 소자와 다르다.
이와 같이 무전해 도금 플러그(350)가 실리콘 나이트라이드막(400) 내의 홀 부분에 형성됨으로써, 플러그 형성을 위한 전체 홀의 하부 단차가 존재하지 않게 되어, 이후 홀의 Cu 충진 시에 듀얼 다마신 패턴이 아닌 싱글 다마신 패턴에 기존 Cu-Fill 공정을 적용하여 Cu를 충진할 수 있는 장점을 갖는다. 그에 따라, 플러그 형성을 위한 Cu-Fill 공정 난이도를 현저히 감소시킬 수 있다.
한편, 무전해 도금을 통해 형성되는 무전해 도금 플러그(350)는 앞서 무전해 도금에 의한 랜딩 패드와 같이 Co, Ni, Pt, Pd, Rh, Ru, Re, Au, 및 Ag 중 어느 하나의 물질이나 그러한 물질들의 합금으로 형성될 수 있으며, 위와 같은 물질들 내에 P, B, W, Mn, 및 Mo 중 적어도 하나의 불순물이 포함되어 형성될 수 있다. 다만 Cu의 디퓨젼 방지라는 측면에서 Co로 무전해 도금 플러그가 형성되는 것이 바람직하다. 또한, 무전해 도금 플러그(350) 역시 단일층에 한정되지 않고 이중층(bi-layer) 또는 다중층(multi-layer)으로 형성될 수 있음은 물론이다.
본 실시예의 반도체 소자는 앞서 랜딩 패드 형성에 의한 콘택 저항 감소라는 이점과 함께 실리콘 나이트라이드막 내의 홀 부분에 무전해 도금 플러그가 형성됨으로써, 싱글 다마신 패턴에 의한 Cu-Fill 공정을 진행시킬 수 있다는 측면에서 플러그 형성을 위한 Cu-Fill 공정 난이도를 현저히 감소시킬 수 있다는 이점을 갖는다.
도 4a 및 4b는 도 3의 반도체 소자를 제조하는 방법을 보여주는 단면도들이다.
여기서, 도 3의 반도체 소자를 제조하는 공정과 도 1의 반도체 소자를 제조하는 공정에서 서로 일치하는 부분에 대해서는 그 설명을 생략한다. 그에 따라, 본 실시예의 반도체 소자 제조 공정 중, 도 1의 반도체 소자 제조 공정과 일치하는 도 2a ~ 2d까지 공정에 대한 도면과 설명은 생략된다.
도 4a를 참조하면, 플러그 형성을 위한 홀(530)이 BSH 기술을 통해 형성된 후에, 랜딩 패드(300)를 노출시키는 실리콘 나이트라이드막(400) 내에 형성된 홀 부분이 무전에 도금을 통해 Co와 같은 무전해 도금 물질에 의해 충진됨으로써, 무전해 도금 플러그(350)가 형성된다. 이와 같이 실리콘 나이트라이드막(400) 내에 형성된 홀에 무전해 도금 플러그(350)가 형성됨으로써, 플러그 형성을 위한 홀(530a) 전체의 하부 단차가 사라지게 된다.
도 4b를 참조하면, 무전해 도금 플러그(350) 상부 및 실리콘 나이트라이드막(400) 상부로 형성된 홀들로 Cu-Fill 공정을 통해 Cu가 충진되고, 결과물이 CMP를 통해 평탄화되어 플러그(550)가 형성된다. 전술한 바와 같이 플러그 형성을 위한 홀(530a)의 하부 단차가 없으므로 홀에 Cu 충진을 싱글 다마신 패턴에 기존 Cu-Fill 공정을 적용하여 용이하게 수행할 수 있고, 그에 따라, 플러그 형성을 위한 Cu-Fill 공정 난이도를 현저히 감소시킬 수 있음은 전술한 바와 같다. 이후의 공정은 역시 기존 반도체 소자 공정과 동일하므로 그에 대한 설명은 생략한다.
도 5는 도 1 또는 도 2의 반도체 소자에서 코발트 랜딩 패드가 형성되는 위 치를 보여주는 평면도이다.
도 5를 참조하면, 본 도면은 반도체 소자 제조 공정 중 플러그(500, 550) 형성 후의 반도체 소자의 상면을 보여주고 있는데, 반도체 소자 상면에 일 방향으로 달리는 다수의 플러그(500, 550)가 도시되어 있고 플러그 사이 사이로 제2 층간 절연막(520)이 노출된다. 한편, 점선으로 표시된 사각형은 랜딩 패드(300)가 위치하는 부분을 보여주는데, 도시된 바와 같이 랜딩 패드(300)가 지그재그 형태로 배치되고 있음을 알 수 있다.
이와 같이 랜딩 패드(300)가 지그재그로 배치되는 이유는 메탈 콘택이 서로 간의 마진 확보를 위해 지그재그 형태로 배치되기 때문이다. 즉 매탈 콘택이 지그재그로 형성되기 때문에 그러한 메탈 콘택 상부로 형성되는 랜딩 패드(300) 역시 지그재그 형태로 배치되어 형성됨은 당연하다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자에 대한 단면도이다.
도 2a ~ 2e는 도 1의 반도체 소자를 제조하는 방법을 보여주는 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자에 대한 단면도이다.
도 4a 및 4b는 도 3의 반도체 소자를 제조하는 방법을 보여주는 단면도들이다.
도 5는 도 1 또는 도 2의 반도체 소자에서 코발트 랜딩 패드가 형성되는 위치를 보여주는 평면도이다.
<도면에 주요부분에 대한 설명>
100: 기판 120: 활성 영역
140: 소자 분리막 220: 제1 층간 절연막
200: 메탈 콘택 300, 300a, 300b: 랜딩 패드
350: 무전해 도금 플러그
400, 400a, 400b, 400c: 실리콘 나이트라이드막
500, 550: 플러그 520: 제2 층간 절연막

Claims (10)

  1. 활성 영역 및 소자 분리막을 구비한 기판;
    상기 기판 상부로 형성되고 상기 활성 영역에 전기적으로 연결된 메탈 콘택;
    상기 메탈 콘택 상면에 무전해 도금(electroless plating)에 의해 형성된 랜딩 패드(landing pad); 및
    상기 랜딩 패드 상부로 형성되고, 상기 랜딩 패드를 통해 상기 메탈 콘택에 전기적으로 연결된 플러그;를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 랜딩 패드는 상기 메탈 콘택의 상면보다 넓게 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 플러그는 BSH(Blocking SiN Hole) 공정 및 다마신(Damascene) 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 랜딩 패드는 Co, Ni, Pt, Pd, Rh, Ru, Re, Au, 및 Ag 중 어느 하나의 물질, 또는 상기 물질들의 합금으로 형성되거나,
    상기 물질 내에, P, B, W, Mn, 및 Mo 중 적어도 하나의 불순물이 포함되어 형성된 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 랜딩 패드는 이중층(bi-layer) 또는 다중층(multi-layer)으로 형성된 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 랜딩 패드와 상기 플러그 사이에 무전해 도금에 의해 형성된 무전해 도금 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 플러그는 BSH(Blocking SiN Hole) 공정 및 싱글 다마신(Damascene) 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 무전해 도금 플러그는 Co, Ni, Pt, Pd, Rh, Ru, Re, Au, 및 Ag 중 어느 하나의 물질, 또는 상기 물질들의 합금으로 형성되거나,
    상기 물질 내에, P, B, W, Mn, 및 Mo 중 적어도 하나의 불순물이 포함되어 형성된 것을 특징으로 하는 반도체 소자.
  9. 기판의 활성 영역에 전기적으로 연결되며, 지그재그 구조로 배치되어 층간 절연막에 의해 각각 둘러싸인 복수 개의 메탈 콘택;
    상기 메탈 콘택 상면으로 무전해 도금에 의해 형성되되, 상기 메탈 콘택 상면보다 넓게 형성된 코발트(Co) 랜딩 패드; 및
    상기 랜딩 패드 상부로 BSH 및 다마신 공정을 통해 형성되고, 상기 랜딩 패드를 통해 상기 메탈 콘택에 전기적으로 연결된 플러그;를 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 코발트 랜딩 패드와 상기 플러그 사이에 무전해 도금에 의해 형성된 무전해 도금 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
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